JPH03122892A

JPH03122892A - メモリ制御回路

Info

Publication number: JPH03122892A
Application number: JP1260004A
Authority: JP
Inventors: Mitsuo Nakajima; 満雄中嶋; Kazuo Kondo; 和夫近藤; Tetsuya Wakuta; 哲也和久田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-10-06
Filing date: 1989-10-06
Publication date: 1991-05-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ビデオメモリを対象とするメモリ制御回路に
関する。

〔従来の技術〕

まずビデオメモリの基本的な４８成の一例を第８図に示
す。１は集積化したビデオメモリ、２はデータ入力端子
、３はデータ出力端子、４はシリアル−パラレル変換回
路、５は入力バノファ回路、６はメモリセルアレイ、７
は出力バッファ回路、８はパラレル−シリアル変換回路
、９はアドレス発生回路、１ｏは書き込みカウンタ、１
１は読み出しカウンタ、１２はリフレッシュカウンタ、
１３は優先順位回路、１４はメモリ駆動回路、１５はデ
コーダ、１６は書き込みアドレスリセット信号入力端子
、１７は読み出しアドレスリセット信号入力端子、１８
は書き込みクロック入力端子、１９は読み出しタロツク
入力端子、２０はリフレッシュクロック入力端子である
。

入力データＤＩＮはシリアル−パラレル変換回路４に１
ビツトずつ入力してｍビットまとめて入カバソファ回路
５に転送されたのち、メモリセルアレイ６に書き込まれ
る。またメモリセルアレイ６から読み出されるｍビット
のデータは出力バッファ回路７を介してパラレル−シリ
アル変換回路８から１ビツトずつ出力される。

この様にしてデータの入出力を行なう理由の１つは、メ
モリセルアレイ６に高集積化が容易なダイナミック型の
メモリセル（ＤＲＡＭ）を使用しており、ビデオ信号処
理において量子化されたビデオ信号データの周期がＤＲ
ＡＭのサイクルに比べて短いためである。つまり入力で
シリアル−パラレル変換、出力でパラレル−シリアル変
換を行ない、メモリセルのデータ入出力をｍビットまと
めて行なうことによりメモリセルの動作サイクルをデー
タ周期のｍ倍にして速度に対応している。

もう１つの理由はＤＲＡＭが書き込みと読み出しの動作
を同時に行なえないのに対して、ビデオ信号処理では入
出力同時処理が必要なためである。

またＤＲＡＭではリフレッシュ動作を周期的に行なう必
要もある。そこでシリアル−パラレル変換回路４の出力
に入カバソファ回路５を設け、シリアル−パラレル変換
回路４がｍビットのデータを入力した後、入力バッファ
回路５で保持しておき、次のｍビットのデータが転送さ
れるまでにメモリセルアレイ６に書き込む。

またパラレル−シリアル変換回路８の前に出力バッファ
回路７を設け、パラレル−シリアル変換回路８がｍビッ
トのデータを出力すると出力バッファ回路から次のｍビ
ットのデータを転送して出力し、そのデータがすべて出
力される前にメモリセルアレイ６からデータを読み出し
て出力バッファ回路７で保持しておく。

この様にして連続したデータの入出力を行なえる様にシ
リアル−パラレル変換のビット数ｍを設定しておく。す
なわちメモリの書き込み、読み出し、リフレッシュの動
作を時分割して行ない、連続したデータの入出力に破綻
が生じない様にしておく。

次にメモリの動作を時分割に実行する制御を行なう優先
順位回路１３の従来例を第９図に示して説明する。２１
ａは書き込み要求信号Ｗ、Ｒｅうの入力端子、２１ｂは
読み出し要求信号Ｒ，Ｒｅｑ。

の入力端子、２１ｃはリフレッシュ要求信号Ｒｅｆ、Ｒ
ｅｑ、の入力端子、２２ａから２２ｃはセット・リセッ
ト型フリップフロップ（以下Ｒ５ＦＦと記す）、２３ａ
から２３ｃはＮＡＮＤ回路、２４ａから２４ｃはＮ型Ｍ
ＯＳトランジスタ（以下ＮＭＯ３と記す）、２５ａから
２５ｃはＮＨＯ２のゲートへの信号入力端子、２６ａか
ら２６ｆはインバータ、２７ａは書き込みサイクル信号
出力端子、２７ｂは読み出しサイクル信号出力端子、２
７ｃはリフレッシュサイクル信号出力端子、２８ａから
２８ｃは遅延回路でＮＭＯ５２５ａがら２５ｃのゲート
へ入力する信号の”　Ｈｉ　ｇ　ｈ　”レベル期間より
も若干長い遅延を行なう。この回路によって図示せざる
各カウンタから出力される動作要求に従って時分割に各
サイクルを実行させており、特開昭６３−４６６９８号
公報にも記載されている。

次に第１０図は、第９図の優先順位回路の動作波形を示
す波形図である。同図において、φ１φ２．φ３はそれ
ぞれＮ　Ｍ　ＯＳ　２４　ａ　、　２４　ｂ　。

２４ｃのゲートに印加する信号、Ｗは書き込みサイクル
信号、Ｒは読み出しサイクル信号でそれぞれ“Ｈｉｇｈ
”レベルのときにそのサイクルを実行する。以下リフレ
ッシュ要求は発生しない（Ｒｅｆ、Ｒｅｑ、を”Ｌｏｗ
”レベルに固定する）ものとして動作順に説明する。

時刻ｔ□において、書き込み要求と読み出し要求が発生
してＷ、Ｒｅｑ、とＲ，Ｒｅｑ、が“Ｈｉ　ｇ　ｈ”レ
ベルになったとすると、Ｒ５ＦＦ２２ａ、２２ｂのＱ出
力がセットされ“Ｈｉ　ｇ　ｈ　”レベルになる。

その時点で何のサイクルも実行していないとするとＷ、
Ｒ，ＲＥＦは“Ｌｏｗ”レベルであり、インバータ２６
ｂ、２６ｄ、２６ｆの入力信号は１′Ｈｉｇｈ”レベル
になっている。

従ってＮＡＮＤ回路２３ａ、２３ｂの出力レベルａ、ｂ
は、Ｒ５ＦＦ２２ａ、２２ｂのＱ出力がｒｒ　１４　ｉ
ｇｈｎレベルになったことによりＬＬ　Ｌ　０ｗ１１レ
ベルになる。

時刻し２において、φ１が”Ｈｉｇｈ”レベルになると
ＮＭＯＳ２４ａがオンしてＷが“Ｈｉ　ｇ　ｈ　”レベ
ルになり書き込みサイクルを開始する。またＮＡＮＤ回
路２３ａの出力（Ｌｏｗレベル）はＮＭＯＳ２４ａを介
してＮＡＮＤ回路２３ｂ。

２３ｃの入力へ接続されているためＮＡＮＤ＠路２３ｂ
、２３ｃの出力は他の入力レベルに関係なく”Ｈｉｇｈ
’″レベルになる。従ってこの状態でφ２．φ３が“Ｈ
ｉ　ｇ　ｈ　”レベルになってもＲ２ＲＥＦは”Ｌｏｗ
”レベルのままになる。

書き込みサイクルを開始するとＲ８ＦＦ２２ａはリセッ
トされＱ出力が“Ｌｏｗ″レベルになる。これによって
ＮＡＮＤ回路２３ａ出力は時変ｊ１２／　において“Ｈ
ｉ　ｇ　１１　”レベルになる。

時刻ｔ３において、φ、が“Ｈｉ　ｇ　ｈ　”レベルに
なるとＷが”　Ｌ　ＯＷ”レベルになり書き込みサイク
ルが終了する。またＮＡＮＤ回路２３ｂ出力が”　Ｌ　
ｏ　ｗ”レベルになる。

時刻ｔ４において、φ２がＩｔ　Ｈｉ　ｇ）、　Ｉ＋レ
ベルになるとＮＭＯ８２４ｂがオンしてＲがＩＩ　Ｊ（
ｉ　ｇｈＩＴレベルになり読み出しサイクルを開始する
。またＮＡＮＤ回路２３ｂ出力の″ＬＯｗ″レベルはＮ
ＭＯ８２４ｂを介してＮ　Ａ　Ｎ　Ｄ　＠ｇ２３　ａ　
。

２３ｃに入力されているためＮＡＮＤ回路２３　ａ　。

２３ｃの出力は他の入力に関係な（”Ｈｉｇｈ”レベル
になる。従ってこの状態でφ３．φ、が”Ｈｉｇｈ”レ
ベルになってもＷ、ＲＥＦは“Ｌｏｗ”レベルのままに
なる。

時刻ｔ４　において、読み出しサイクルを開始するとＮ
ＭＯＳ２４ａがオフとなった後、Ｒ５ＦＦ２２ｂはリセ
ットされＱ出力は“Ｌｏｗ”レベルになり、ＮＡＮＤ　
＠路２３ｂ出力は”Ｈｉｇｈ”レベルになる。時刻し、
にφ２が“Ｈｉ　ｇ　ｈ　”レベルになり読み出しサイ
クルが終了する６以上の様にＷ、Ｒｅｑ、とＲ，Ｒｅｑ
、が同時に発生してもメモリのサイクルは時分割して順
番に実行される。この−例はＷ、Ｒａｑ、とＲ，Ｒｅｑ
、がφ１の前に発生した時の動作を示しているが、次に
φ２の前に発生した時の一例を第１１図に示す。動作は
以下の通りである。

時刻１□において、Ｗ、Ｒｅｑ、とＲ，Ｒａｑ。

が同時に”Ｈｉｇｈ”レベルになったとすると、Ｒ３Ｆ
Ｆ２２ａ、２２ｂのＱ出力は“Ｈｉ　ｇ　ｈ”レベルに
なる。この時、何のサイクルも実行されておらずＷ、Ｒ
，ＲＥＦが”　Ｌ　ｏ　ｗ　”レベルになっているため
、ＮＡＮＤ回路２３ａ、２３ｂ出力はＬＬ　Ｌ　０ｗ１
１レベルになる。

時刻ｔ２において、φ２が“Ｈｉ　ｇ　ｈ”レベルにな
ると、ＮＭＯ３２４ｂがオンしてＲが’Ｈｉｇｈ”レベ
ルになり読み出しサイクルを開始する。またＮＡＮＤ回
路２３ｂ出力（Ｌｏｗレベル）はＮＭＯＳ２４ａを介し
てＮＡＮＤ回路２３ａ。

２３ｃの入力へ接続されているためＮＡＮＤ回路２３ａ
、２３ｃの出力は他の入力レベルに関係なく”Ｈｉｇｈ
″ルベルになる。従ってこの状態でφ１．φ１が“Ｈｉ
　ｇ　ｈ　”レベルになってもＷ。

ＲＥＦは”　Ｌ　ｏ　ｗ”レベルのままになる。

読み出しサイクルを開始するとＲ５ＦＦ　２２　ｂは時
刻シ２′　においてリセットされＱ出力がＩｔ　Ｌ　０
ｗ１ルベルになる。これによってＮＡＮＤ回路２３ｂ出
力は“Ｈｉ　ｇ　ｈ”レベルになる。

時刻ｔ３において、φ２が”Ｈｉｇｈ”レベルになると
Ｒが”　Ｌ　ｏ　ｗ”レベルになり読み出しサイクルが
終了する。またＮＡＮＤ回路２３ａ出力が”　Ｌ　ＯＷ
　”レベルになる。

時刻ｔ４において、φ□が”Ｈｉｇｈ”レベルになると
ＮＭＯ８２４ａがオンしてＷが”Ｈｉｇｈ”レベルにな
り書き込みサイクルを開始する。書き込みサイクルを開
始すると時刻ｔ４′でＲ５ＦＦ２２ａはリセットされＱ
出力が“Ｌｏｗ”レベルになる。これによってＮＡＮＤ
回路２３ｂ出力は“Ｈｉｇｈ”レベルになる。

〔発明が解決しようとする課題〕

以上の様にこの第１１図の例においても同時に発生した
要求に対して時分割をしてメモリ動作を制御している。

ところが第１０図の例では書き込み、読み出しの順でサ
イクルを実行したのに対して、この第１１図の例では読
み出し、書き込みの順（逆の順）に実行する。説明しな
かったがリフレッシュの要求に対しても同様で、従来の
優先順位回路では各要求を時分割処理する時に要求が発
生するタイミングによって処理順が異なっている。

そうすると例えば書き込みアドレスと読み出しアドレス
が同一になっていて、同時に書き込みと読み出し要求が
出力された時、読み出したデータが書き込み動作前のも
のか、後のものか判断できないため、読み出しデータが
不定となり、メモリの使い方に制限が必要で使いにくい
ものであった。

また第１０図、第１１図で時刻ｔ３からｔ４の間は何の
サイクルも実行しない。つまり読み出しサイクルと書き
込みサイクルとの間に遊び時間が存在する。先に述べた
様にシリアル−パラレル変換のビット数ｍは、書き込み
、読み出し、リフレッシュの３サイクルを時分割して実
行し、データの同時入出力を実現できることを考慮して
決められている。従って各サイクルの間に何も実行しな
い遊び時間があると、その時間の考慮も必要となり、シ
リアル−パラレル変換のビット数ｍを大きくしなければ
ならず、回路規模の増大にもつながる。

本発明の目的は、メモリの読み出しデータの上記不定部
分をなくシ（つまり要求の発生タイミングにかかわらず
、要求の実行順位が一定に定まっており）使い易くする
とともに、上記実行サイクル間の遊び時間をなくし、回
路規模の郷小を可能にするビデオメモリを対象としたメ
モリ制御回路を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明では、ダイナミック
型のメモリセルアレイに対する書き込み。

読み出し、リフレッシュの動作要求を保持しておく動作
要求保持手段と、該動作要求保持手段から出力される動
作要求のうち少なくとも２種類の動作要求が同時に発生
したとき、任意の動作要求を第１の制御信号のタイミン
グで転送するとともに、他の動作要求の転送を禁止する
メモリ動作重み付は手段と、該メモリ動作重み付は手段
から転送される動作要求を第２の制御信号のタイミング
で保持してメモリの動作制御信号として出力するメモリ
動作信号発生手段により、メモリ制御回路を構成するこ
とにより達成される。

〔作用〕

ダイナミック型のメモリセルアレイに対する書き込み、
読み出し、リフレッシュの動作要求のうち少なくとも２
Ｗ１類が同時に発生したとき、まず動作要求保持手段に
おいて発生した動作要求を保持する。この保持した動作
要求はメモリ動作重み付は手段によって任意の１種類の
動作要求のみを第１の制御信号のタイミングでメモリ動
作信号発生手段へ転送する。また他の動作要求は転送し
ない様に制御する。メモリ動作信号発生手段へ転送され
た動作要求は、第２の制御信号のタイミングで保持され
ると同時にメモリの制御回路出力としてメモリセルアレ
イに与えられ動作を開始する。

動作が開始されると、動作要求保持手段のメモリの動作
を開始した要求をリセットする。次に再び第１の制御信
号が入力されると動作を行なわなかった残りの動作要求
のうち任意の動作要求をメモリ動作信号発生手段へ転送
する。また他の動作要求は転送しない様に制御する。こ
の状態で第２の制御信号が入力されると、前回の第２の
制御信号のタイミングから実行されていた動作が終了す
ると同時に、次の動作要求を保持して要求に対応しメモ
リの動作を開始させる。

以降、同様に動作要求に従ってメモリの動作を制御する
。すなわち上記構成によって例えば動作重み付は手段に
おいて３種類の動作要求のうち、読み出し要求を最も優
先して、次に書き込み要求、リフレッシュ要求の順に優
先する様にしておく。

こうすると同一アドレスの書き込み要求と読み出し要求
が同時に発生した時にはメモリ動作重み付は手段によっ
て読み出し動作が先に実行され、次に書き込み動作を行
なう様に制御する。この時メモリ動作重み付は手段は第
１の制御信号により動作するため、書き込み要求と読み
出し要求の発生するタイミングが第１の制御信号の同一
サイクル内でずれても同様に動作する。

従って必ず書き込み動作を行なう前のデータが読み出し
動作により得られるため、読み出しデータが不定になる
ことはない。またメモリ動作重み付は手段において書き
込み要求、読み出し要求、リフレッシュ要求の順に優先
する様にしておけば同一アドレスの書き込み要求と読み
出し要求が同時に発生すると、必ず書き込み動作後のデ
ータが読み出し動作によって得られる。従って読み出し
データが不定となることはない。

更にメモリ動作重み付は手段における各動作要求の優先
順は上記の場合に限らずどのように設定しておいても常
に設定した順番にメモリの動作が制御できるので読み出
したデータが不定となることはなく、使い易いメモリが
得られる。またメモリの書き込み動作と読み出し動作を
連続して実行するとき、それぞれの動作の開始と終了は
メモリ動作信号発生手段に加えられる第２の制御信号の
タイミングで制御する。従って第２の制御信号のタイミ
ングで書き込み動作が終了すると同時に読み出し動作を
開始する。またリフレッシュ動作との間でも同様に動作
する。これによってメモリの各動作を連続して実行する
際にそれぞれの動作の間に時間的なむだがなく効率良く
時分割動作を行なうことができるためシリアル−パラレ
ル変換のビット数ｍを小さくでき回路規模を小さくでき
る。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は本発明によるメモリ制御回路（優先順位回路）の一
実施例で、３０ａから３０ｃはクロック入力の立ち上が
りでＤ入力をＱ出力へ出力するクリア入力付きのＤフリ
ップフロップ（以下ＤＦＦと記す）、３１ａから３１ｃ
及び３３ａから３３ｃはＤＦＦ、３２ａから３２ｃはＡ
ＮＤ回路、３４ａはリフレッシュ要求（Ｒｅｆ、Ｒｅｑ
、）入力端子、３４ｂは書き込み要求（Ｗ、Ｒｅｑ、）
入力端子、３４ｃは読み出し要求（Ｒ＋　Ｒ６ｑ、）入
力端子、３５ａはリフレッシュサイクル信号（ＲＥＦ）
出力端子、３５ｂは書き込みサイクル信号（Ｗ）出力端
子、３５ｃは読み出しサイクル信号（Ｒ）出力端子でＲ
ＥＦ、Ｗ、Ｒは”Ｈｉ　ｇ　ｈ　”レベルの時にそのサ
イクルを実行中であることを示す。３６．３７はそれぞ
れラッチタイミング信号φ□、φ２入力端子である。動
作例を第２図に示しＲＥＦ、Ｗ、Ｒがともに“Ｌｏｗ”
レベルであるとして動作順に説明する。

時刻１．において、Ｗ、Ｒｅｑ、とＲ，Ｒｅｑ。

が発生し、ＤＦＦ３０ｂ、３０ｃのＱ出力が“Ｈｉｇｈ
”レベルになる。

時刻ｔ２において、φ□が立ち上がりＤＦＦ３１ｂ。

３１ｃのＱ出力が“Ｈｉ　ｇ　ｈ　”レベルになる。そ
の時ＤＦＦ３１ｃのＱ出力は“Ｌｏｗ”レベルになるた
め、ＡＮＤ回路３２ｂ、３２ｃ、３２ａの出力は“Ｌｏ
ｗ”レベルになる。時刻ｔ、ではφ２が立ち上がりＤＦ
Ｆ３３ｃのＱ出力、すなわちＲが”　Ｈｉ　ｇ　ｈ　”
レベルになり読み出しサイクルをｆｆｉ始する。Ｒが“
Ｈｉ　ｇ　ｈ”レベルになるとＤＦＦ３０ｃをクリアし
てＱ出力を“Ｌｏｗ”レベルにする。時刻ｔ４ではφ、
が立ち上がりＤＦＦ３１ｃのＱ出力が“Ｌｏｗ”レベル
になる。ＤＦＦ３１ｃのＱ出力は“Ｈｉ　ｇ　ｈ”レベ
ルになりＮＡＮＤ回路３２ｂ出力は“Ｈｉｇｈ”レベル
になる。

時刻ｔ５において、φ２が立ち上がりＤＦＦ３３ｃのＱ
出力が“Ｌｏｗ”レベル、ＤＦＦ３３ｂのＱ出力すなわ
ちＷが”　Ｈｉ　ｇ　ｈ　”レベルになり、読み出しサ
イクルが終了して書き込みサイクルが始まる。Ｗが’Ｈ
ｉｇｈ”レベルになるとＤＦＦ３０ｂをクリアしてＱ出
力を“Ｌｏｗ”レベルにする。

時刻ｔ５ではφ、が立ち上がりＤＦＦ３１ｂのＱ出力を
”　Ｌ　ｏ　ｗ”レベルにする。そしてＡＮＤ回１３２
ｂ出力が”　Ｌ　ｏ　ｗ”レベルになる。時刻ｔ７では
φ２が立ち上がりＷが”　Ｌ　ｏ　ｗ　”レベルになっ
て書き込みサイクルが終了する。

以上の動作はφ、が立ち上がる前にＷ、Ｒｅｑ。

とＲ，Ｒｅｑ、が発生した時の一例である。次にφ２が
立ち上がる前にＷ、Ｒｅ喝とＲ，Ｒｅｑ。

が発生した時の動作例を第３図に示して動作順に説明す
る。

時刻１．において、Ｗ、Ｒｅｑ、とＲ，Ｒｅｑ。

が発生し、ＤＦＦ３０　ｂ　、　３０　ｃのＱ出力が”
Ｈｉ　ｇ　ｈ　”レベルになる。時刻ｔ２ではφ２が立
ち上がるがＤＦＦ３１ａから３１ｃのＱ出力は”Ｌｏｗ
”レベルのままであるのでＲＥＦ、Ｗ、Ｒは”　Ｌ　ｏ
　ｗレベルのままになっている。時刻ｔ３ではφ１が立
ち上がりＤＦＦ３１ｂ、３１ｃのＱ出力がｌｌＨｉ　ｇ
　ｈ　”レベルになる。その時ＤＦＦ３１ｃのＱ出力は
ＨＬ　ＯｗＩＴレベルになるので、ＡＮＤ回路３２ｂ。

３２ｃ、３２ａの出力は”　Ｌ　ｏ　ｗ”レベルになる
。

時刻ｔ４においてφ２が立ち上がりＤＦＦ３３ｃのＱ出
力、すなわちＲが“Ｈｉｇｈ”レベルになり読み出しサ
イクルを開始する。Ｒが“Ｈｉ　ｇ　ｈ　”レベルにな
るとＤＦＦ３０ＣをクリアしてＱ出力を“Ｌｏｗ”レベ
ルにする。時刻ｔ５ではφ□が立ち上がりＤＦＦ３１ｃ
のＱ出力が”　Ｌ　ｏ　ｗ”レベルになる。ＤＦＦ３１
ｃのＱ出力は“Ｈｉ　ｇ　ｈ　”レベルになるので、Ａ
ＮＤ回路３２ｂ出力は”Ｈｉ　ｇ　ｈ　”レベルになる
。時刻ｔ６でφ２が立ち上がりＤＦＦ３３ｃのＱ出力が
ＩＩ　Ｌ　ＯＷ１ルベル、ＤＦＦ３３ｂのＱ出力すなわ
ちＷが“Ｈｉ　ｇ　ｈ”レベルになり、読み出しサイク
ルが終了して書き込みサイクルが始まる６Ｗが１ＬＨｉ
ｇｈ”レベルになるとＤＦＦ３２ｂをクリアしてＱ出力
を”　Ｌ　ＯＷ　”レベルにする。時刻ｔ７ではφ、が
立ち上がりＤＦＦ３１ｂのＱ出力を”Ｌｏｗ”レベルに
する。そしてＮＡＮＤ回路３２ｂ出力が“Ｌｏｗ”レベ
ルになる。時刻ｔ、でφ２が立ち上がりＷが“Ｌｏｗ”
レベルになって書き込みサイクルが終了する。

以上の様に動作する。つまりこの動作例から明白なよう
に書き込み要求と読み出し要求が同時に発生したとき、
発生するタイミングに関係なく必ず読み出しサイクルを
行なった後に書き込みサイクルを行なう。また上記動作
例ではリフレッシュについて述べなかったがリフレッシ
ュ要求Ｒｅｆ。

Ｒｅｑ、がＷ、Ｒｅ　ｑ、、Ｒ，Ｒｅ　ｑｌと同時に発
生した時には次の様に動作する。

まずＤＦＦ３０　ａから３０ｃのＱ出力が”Ｈｉｇｈ”
レベルになる。その後のφ１の立ち上がりでＤＦＦ３１
ａから３１ｃのＱ出力が”Ｈｉｇｈ”レベルになる。そ
の時ＤＦＦ３１ｃのＱ出力は“Ｌｏｗレベルになるので
ＡＮＤ回路３２ｂ、３２ｃ。

３２ａの出力は”　Ｌ　ｏ　ｗ”レベルになる。

以降第２図の動作例と同様にφ２の立ち上がりから読み
出しサイクルを実行してＤＦＦ３０ｃをクリアする。次
にφ１が立ち上がるとＤＦＦ３１　ａ　。

３１ｂのＱ出力は“Ｈｉ　ｇｈ　”レベルが保持され、
ＤＦＦ３１ｃの出力は”　Ｌ　ＯＷ　”レベルになる。

この時ＤＦＦ３１ｂのＱ出力は”　Ｌ　ｏ　ｗ　”レベ
ルであるのでＡＮＤ回路３２ａの８力は”Ｌｏ’ｗ”レ
ベルになる。従って次にφ２が立ち上がると害き込みサ
イクルが実行され、書き込みサイクルが終了するとリフ
レッシュサイクルが実行される。

つまり本実施例によれば書き込み要求と読み出し要求と
リフレッシュ要求が同時に発生した時にもまず読み出し
動作を行ない、次に書き込み動作を行ない、最後にリフ
レッシュ動作を行なう。従って同一アドレスの書き込み
要求と読み出し要求が同時に発生したときには、書き込
み動作前のデータが読み出し動作によって得られる。す
なわち読み出しデータが不定となることはない。

また第２図の動作例にも示した通り、時刻ｔ５で読み出
しサイクルが終了すると直ちに書き込み動作を開始する
。従ってメモリの動作を効率良く時分割して実行するこ
とができる。また以上の説明で各動作要求が同時に発生
した時の例を説明したが、ラッチタイミング信号φ、の
１サイクル（信号の立ち上がり時刻から茨の立ち上がり
時刻まで）内で各動作要求がずれて発生したときにも同
様に動作するのは言うまでもない。従って各動作要求は
非同期に発生してもかまわない。また本実施例において
リフレッシュは最後に実行する。これはメモリセルが必
要とするリフレッシュ周期に対して、若干短い周期でリ
フレッシュが行なわれる様にリフレッシュ要求を出力す
ればよい。実際にＤＲＡＭにおいて読み出しや書き込み
に必要な時間は数１００ｎｓ程度であり、メモリセルが
必要とするリフレッシュ周期は数ｍｓであるため、リフ
レッシュ動作が読み出しや書き込み動作の後まで遅れて
も問題にはならない。

次に第４図に第１図の優先順位回路を用いて構成したビ
デオメモリの一実施例を示す。４０は直列に入力される
ｍビットの直列データ（ＤＩＮ）を並列データに変換す
る第２シリアル−パラレル変換回路、４１は第２シリア
ル−パラレル変換回路４０から出力されるｍビットの並
列データを入力して保持するリセットアドレスバッファ
、４２は出カバソファ回路７とリセットアドレスバッフ
ァ４１の出力データの一方を選択して出力するセレクタ
、４３は発振回路、４４は分周回路で、第６図と同一符
号のものは同一機能を有するものとする。

この実施例においてデータを連続して入出力する基本的
な動作は第６図と同様である。動作が異なるのはアドレ
スリセット入力が入った時で、まず端子１６へ書き込み
アドレスリセット信号ＷＲ５Ｔが入力されると、その時
点からｍビットのデータを第２シリアル−パラレル変換
口ｇ４０へ取り込み、ｍビットまとめてリセットアドレ
スバッファ４１で保持しておく。ＷＲ５Ｔが入力されて
（ｍ＋１）ビット目以降は第１シリアル−パラレル変換
回路４に入力され、ｍビットまとめて入力バッファ回路
５を介してメモリセルアレイ６の先頭アドレスから順に
書き込まれる。

次に端子１７へ読み出しアドレスリセット信号ＲＲ５Ｔ
が入力されると、セレクタ４２はリセットアドレスバッ
ファ４１の出力データを選択してｍビットまとめてパラ
レル−シリアル変換回路８へ転送して１ビツトずつ出力
する。それと同時にメモリセルアレイ６から最初のアド
レスのデータを読み出して出力バッファ回路７で保持し
ておく。

そしてパラレル−シリアル変換回路８がｍビットのデー
タ出力を終了すると、セレクタ４２で出力バッファ回路
７の出力データを選択してパラレル−シリアル変換回路
８へ転送して出力する。

第８図のビデオメモリでは読み出しアドレスリセット後
、最初のアドレスのデータをパラレル−シリアル変換口
１８から出力するまでに、メモリセルアレイ６からデー
タを読み出すための時間が必要であり遅延があった。し
かし本実施例のビデオメモリによると最初のアドレスの
ｍビットのデータはリセットアドレスバッファ４１に保
持しであるため、読み出しリセット直後に出力すること
ができる。また本発明による優先順位回路１３を用いた
ことにより、シリアル−パラレル変換のビット数ｍは次
の様に決定することができる。

まず発振回路４３はリフレッシュ制御及びメモリの動作
制御を行なうクロック信号ＭＣＬＫを発生する。分周回
路４４は優先順位回路１３とメモリ駆動回路１４の制御
信号を発生する。−例として端子１８から入力する書き
込みタロツクＷＣＬＫと端子１９から入力する読み出し
クロックＲＣＬＫの最大周波数を４ｆｓｃ（ｆｓｃはＮ
ＴＳＣ方式のビデオ信号色副搬送波周波数。

３．５８ＭＨｚ）とし、ＭＣＬＫを４ｆｓｃに固定する
。従ってメモリの各動作（書き込み、読み出し、リフレ
ッシュ）にＭＣＬＫの８サイクル分を割り当てると約５
６０ｎｓとなりＤＲＡＭの動作サイクルとして充分な値
となる。（この値はメモリセルの動作速度を考えて決定
するため、もっと高速で動作するメモリセルであれば少
なくてもかまわない）そうすると書き込み、読み出し、
リフレッシュの３種類の動作に必要な時間はＭＣＬＫの
２４サイクル分となる。つまりＭＣＬＫの２４サイクル
に１回ずつ３種類の動作が可能になる。

先に述べた様に本発明の優先順位回路１３によれば各動
作を連続して効率良く実行することができるため３つの
動作をＭＣＬＫの２４サイクル内で実行することができ
る。従ってシリアル−パラレル変換のビット数ｍは最／
Ｊ＼で２４にしておけばＷＣＬＫ、ＲＣＬＫが最高周波
数４ｆｓｃで連続したデータの入出力が可能になる。ま
たＷＣＬＫ。

ＲＣＬＫの最高周波数を８ｆｓｃとするとｍは４８にし
ておけばよい。以上の様にしてシリアル−パラレル変換
のビット数を決定できる。

次に第４図のビデオメモリの動作波形例を第５図に示し
て動作順に説明する。シリアル−パラレル変換のビット
数は一例として３２にした。

時刻上〇において、ＷＣＬＫの立ち上がりのタイミング
で入力データＤ、Ｎを第１シリアル−パラレル変換回路
４に取り込み、３１番目（最初のデータを０番目とした
）のデータを取り込むと。

３２ビツトまとめて入力バッファ回路５へ転送する。ま
た同時に（Ｋ）番地への書き込み要求Ｗ。

Ｒｅｑ、が出力される。

時刻Ｌ２においてＲＣＬＫの立ち上がりのタイミングで
パラレル−シリアル変換回路８からデータを出力して３
１番目が出力されると、（Ｋ−１）番地のデータが出力
バッファ回路７から転送される。また同時にメモリセル
の（Ｋ）番地からの読み出し要求Ｒ，Ｒｅｑ、が出力さ
れる。

時刻し３で優先順位回路１３の制御信号φ２が立ち上が
り、先に述べた様に読み出しサイクルを開始する。時刻
ｔ４で再びφ２が立ち上がり読み出しサイクルが終了し
て書き込みサイクルを開始する。

読み出した（Ｋ）番地のデータは出力バッファ回路７で
保持される。時刻１ｓでは書き込みサイクルが終了して
入力バッフ７回路５のデータをメモリセルアレイ６の（
Ｋ）番地へ書き込む。

以上の様に動作する。この動作例の様に（Ｋ）番地のＷ
、Ｒｅｑ、とＲ，Ｒｅｑ、がほとんど同時に出力された
時には必ず読み出し動作を先に行なうため、読み出され
るデータは書き込み動作前のデータになる。この例の様
なタイミングでＷ、Ｒｅｑ、とＲ，Ｒｅｑ、が発生する
ことは、特にＷＣＬＫとＲＣＬＫが非同期であると頻繁
に発生する。しかし本発明によれば読み出しデータが不
定となることはないので使い易くなる。

次に第６図に本発明の他の実施例を示す。第６図は本発
明の優先順位回路を用いて構成したビデオメモリのブロ
ック図で、７ａ、７ｂは第１．第２出カバソフア回路で
あり、第１図や第４図と同一符号のものは同一機能を有
する。

このビデオメモリにおいてデータを連続して入出力する
基本的な動作は第８図で説明したビデオメモリの一例と
同様で、シリアル−パラレル変換回路４に入力されるデ
ータはｍビットまとめて入力バッファ回路５を介してメ
モリセルアレイ６に書き込まれる。メモリセルアレイ６
からｍビットまとめて読み出されたデータは第１出力バ
ッファ回路７ａを介してパラレル−シリアル変換回路８
から１ビツトずつ出力される。

第１図のビデオメモリと動作が異なるのは、端子１７か
ら読み出しアドレスリセット信号ＲＲＳＴが入力された
時で次の様になる。ＲＲＳＴが入力されると読み出しア
ドレスがリセットされ０番地になる。同時に読み出し要
求が出力され、読み出し動作を実行してＯ番地のデータ
を第２出カバソフア回路７ｂに保持する。その後、パラ
レル−シリアル変換回路８に転送して出力する。すなわ
ちＲＲＳＴにより読み出したデータのみ第２出力バッフ
ァ回路７ｂを介して出力し、その他は第１出カバソフア
回路７ａを介して出力する。この様な回路猜成にすると
次の様な効果が得られる。

前にも述べたが第８図に示したビデオメモリの４Ｗ成に
よると読み出しアドレスリセット後、Ｏ番地のデータが
パラレル−シリアル変換回路８に転送され出力されるま
でに遅延がある。これはメモリセルアレイ６が時分割動
作を行なっているため読み出し要求後直ちに動作を実行
できるとは限らないことと、読み出し動作にも時間がか
かるためである。また読み出し動作終了までの時間は、
読み出しアドレスリセットのタイミングにより異なるた
めＯ番地のデータがパラレル−シリアル変換回路８から
出力される時間が異なってしまうと使用者にとって都合
が悪い。従って読み出しアドレスリセット後、Ｏ番地の
データを出力するまでの時間は、メモリセルからのデー
タ読み出しに最も時間がかかった時を考慮して決め、そ
れよりも早く読み出しが終了した時には決めた時間がく
るまで出力バッファ回路７で保持しておく。この様にな
っているとメモリセルからの読み出しが早く終了して０
番地のデータを出力バッファ回路７で保持している時に
パラレル−シリアル変換回路がｍビットのデータを出力
してしまうと、０番地のデータを出力する時間まで出力
するデータがないことになる。

ところが第６図に示した構成によると０番地のデータは
第２出力バッファ回路７ｂで保持するため、パラレル−
シリアル変換回路８がｍビットのデータを出力してしま
うと、第１出カバソフア回路７ａから次のデータを転送
して、Ｏ番地のデータを出力する時間まで連続してデー
タを出力することが可能になる。このビデオメモリにお
いて読み出し要求信号は○番地からの読み出し要求Ｒ０
Ｒｅｑ、２とその他の読み出し要求Ｒ，Ｒｅｑ、１の２
つに分けて別々に処理すると読み出したデータの転送を
制御するのに都合がよい。

この様な場合にも本発明の優先順位回路１３は第７図に
示す様に構成できる。動作はＲ，Ｒａｑ。

をＲ，Ｒｅｑ、１．Ｒ，Ｒｅｑ、２に分けた他は第１図
と全く同様であり、動作の優先順はＲ，Ｒｅｑ、２゜１
、Ｒｅｑ、１．す、Ｒｅ　Ｑｔｐ　Ｒｅ　ｆ　、Ｒｅ　
ｑ、の順にした一例である。この実施例においても第１
図の実施例と全く同様の効果が得られるのは言うまでも
ない。

〔発明の効果〕

本発明によれば、書き込み要求と読み出し要求が同時に
発生した時には読み出し動作を先に実行するので、読み
出しデータが不定となることがなく使い易くなる。また
メモリの時分割動作を効率良く行なうことができるので
シリアル−パラレル変換のビット数を少なくでき回路規
模が縮ノ」）できる。

【図面の簡単な説明】

第１図は本発明の一実施例の優先順位回路を示す回路図
、第２図、第３図はそれぞれ本発明の優先順位回路の動
作波形例を示す波形図、第４図は本発明の一実施例のビ
デオメモリを示すブロック図、第５図は本発明のビデオ
メモリの動作波形例を示す波形図、第６図は本発明の他
の実施例のビデオメモリを示すブロック図、第７図は本
発明の他の実施例の優先順位回路を示す回路図、第８図
はビデオメモリの基本的構成の一例を示すブロック図、
第９図は従来の優先順位回路を示す回路図、第１０図、
第１１図はそれぞれ従来の優先順位回路の動作波形例を
示す波形図である。３０ａから３０ｃ、３１ａから３１ｃ、３３ａから３３
　ｃ　−Ｄ　Ｆ　Ｆ　。３２ａから３２ｃ＝ＡＮＤ回路。４・・・第１シリアルパラレル変換回路。５・・・入力バッフ７回路。６・・・メモリセルアレイ。７・・・出カバソファ回路。８・・・パラレル−シリアル変換回路。第１図

Claims

【特許請求の範囲】１、ダイナミック型のメモリセルアレイに対して、互い
に非同期なタイミング関係で発生する書き込み、読み出
し、及びリフレッシュの３種類の動作要求のうち、少な
くとも２種類の動作要求が同時に発生したとき、任意に
予め定めた順番で、時分割して前記メモリセルアレイに
対し、その少なくとも２種類の動作要求が実行されるよ
うに、発生する動作要求を制御することを特徴とするメ
モリ制御回路。２、ダイナミック型のメモリセルアレイに対して実行す
る書き込み、読み出し、及びリフレッシュの３種類の動
作のうち、少なくとも２種類の動作を連続して実行する
とき、先行する動作の終了時刻と後行する動作の開始時
刻との間に空き時間が存在しないように動作の開始、終
了を制御することを特徴とするメモリ制御回路。３、ダイナミック型のメモリセルアレイに対して、互い
に非同期なタイミング関係で発生する書き込み、読み出
し、及びリフレッシュの３種類の動作要求のうち、少な
くとも２種類の動作要求が同時に発生したとき、任意に
予め定めた順番で、時分割して前記メモリセルアレイ対
し、その少なくとも２種類の動作要求が実行されるよう
に、発生する、動作要求を制御すると共に、前記ダイナ
ミック型のメモリセルアレイに対して実行する書き込み
、読み出し、及びリフレッシュの３種類の動作のうち、
少なくとも２種類の動作を連続して実行するとき、先行
する動作の終了時刻と後行する動作の開始時刻との間に
空き時間が存在しないように動作の開始、終了を制御す
ることを特徴とするメモリ制御回路。