JP2007066490A - 半導体記憶装置 - Google Patents

Abstract

【課題】外部アクセスの要求とリフレッシュの要求とを調停することの可能な疑似ＳＲＡＭを提供する。
【解決手段】外部アクセス要求信号／ＣＥ等に応じてアクセス待機信号／ＥＣＰを発生するアクセス待機回路２０と、アクセス待機信号／ＥＣＰのＬレベル及びビジー信号／ＢＵＳＹのＨレベルに応じてアクセス起動信号／ＡＥを発生するアクセス起動回路２１と、リフレッシュ要求信号／ＲＥＦＴに応じてリフレッシュ待機信号／ＲＥＦＰを発生するリフレッシュ待機回路２２と、アクセス待機信号／ＥＣＰのＨレベル、リフレッシュ待機信号／ＲＥＦＰのＬレベル及びビジー信号／ＢＵＳＹのＨレベルに応じてリフレッシュ起動信号／ＲＥＦＥを発生するリフレッシュ起動回路２３とを設ける。アレイ制御回路１２はアクセス起動信号／ＡＥに応じてアクセス動作を行い、リフレッシュ起動信号／ＲＥＦＥに応じてリフレッシュ動作を行う。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、さらに詳しくは、リフレッシュ動作が必要な疑似ＳＲＡＭ（ＰＳＲＡＭ；Pseudo Static Random Accesses Memory）又はＤＲＡＭ(Dynamic Random Accesses Memory)に関する。

従来、書き換え可能な半導体記憶装置としては、ＳＲＡＭ(Static Random Accesses Memory)及びＤＲＡＭが広く用いられている。

ＳＲＡＭは、基本的に６つのトランジスタからなるスタティックメモリセルを用いている。スタティックメモリセルは駆動能力及び復元能力を有するので、ＳＲＡＭは主として高速用途に使用される。

これに対し、ＤＲＡＭは、基本的に１つのトランジスタと１つのキャパシタとからなるダイナミックメモリセルを用いている。ダイナミックメモリセルはサイズが小さいので、ＤＲＡＭは主として大記憶容量を必要とするところに使用される。しかしながら、ダイナミックメモリセルは駆動能力及び復元能力を有していないので、ＤＲＡＭは、漏れ電流等による記憶の喪失を補償するために、規定のリフレッシュ周期以内にデータを読み出して同じデータを再び書き込むリフレッシュ動作を行う必要がある。

このリフレッシュ動作の制御を簡単にするために、セルフリフレッシュ機能を備えたＤＲＡＭも提供されている。このＤＲＡＭは、所定時間を計測するリフレッシュタイマと、リフレッシュが必要なアドレスを順次内部的に生成するリフレッシュアドレスカウンタとを内蔵している。このＤＲＡＭは外部からの指示に応じてセルフリフレッシュモードに入り、自動的にリフレッシュ動作を行う。したがって、リフレッシュ動作が通常のアクセス動作と競合しないように制御するのは、外部のメモリコントローラが受け持っている。

携帯電話に代表される携帯機器では、使いやすさと、必要な記憶容量がそれほど大きくなかったことから、これまでＳＲＡＭが多く使用されてきた。しかしながら、近年、画像等データ量の多い利用形態をサポートするために、疑似ＳＲＡＭが使用されるようになってきている。疑似ＳＲＡＭは、ＤＲＡＭと同じダイナミックメモリセルを用いながら、外部インターフェースや外部からの制御方法はＳＲＡＭと同じかほぼ同じ半導体記憶装置で、ＶＳＲＡＭ(Virtual Static Random Accesses Memory)とも呼ばれる。

疑似ＳＲＡＭはリフレッシュ動作が必要であるが、外部からリフレッシュを指示する必要がないように構成するのが一般的である。この場合、リフレッシュ動作が通常の読出動作や書込動作と競合する可能性があるため、外部からの読出指示や書込指示を妨げないように、リフレッシュ動作を制御する必要がある。すなわち、内部リフレッシュ動作に必要なリフレッシュ起動信号の発生やリフレッシュアドレスカウンタの制御等を、外部アクセスと調停しながら適切に行う必要がある。

このような制御を実現する１つの方法として、特開２００３−１８７５７５号公報（下記特許文献１）は、半導体記憶装置のリフレッシュ制御方法を開示している。この方法は、リフレッシュ動作に優先して実行される外部アクセス動作の動作期間中に、リフレッシュ動作の開始要求の発生回数を監視し、発生回数に応じてリフレッシュ動作における内部動作を制御している。この方法によれば、外部アクセスの実行中リフレッシュ動作は禁止される。この間、１回目のリフレッシュ動作開始要求に対してはリフレッシュ動作における内部動作を制御するが、２回目以降のリフレッシュ動作要求に対しては内部動作を禁止する。外部アクセス動作中でありリフレッシュ動作が禁止されている際にリフレッシュ動作開始要求が先行して複数回出力されても、内部動作のみが先行してしまうことはなく外部アクセス動作実行終了以降のリフレッシュ動作の実行を確実に行うことができる。

他の実現方法として、特開２００４−３１９０５３号公報（下記特許文献２）は、ロングサイクル制限を緩和することができる半導体メモリ装置を開示している。この半導体メモリ装置は、リフレッシュ動作を実行するためのリフレッシュ制御部を備える。リフレッシュ制御部は、リフレッシュタイミング信号発生部と、リフレッシュ要求信号発生部と、リフレッシュ実施信号発生部と、を備える。リフレッシュ要求信号発生部は、リフレッシュタイミング信号の発生回数をカウントする第１のカウンタと、リフレッシュ実施信号の発生回数をカウントする第２のカウンタと、を備え、２つの発生回数の差分が１以上である場合に、リフレッシュ要求信号を発生させる。リフレッシュ実施信号発生部は、該差分が２以上である場合には、リフレッシュタイミング信号の１周期内にリフレッシュ実施信号を２回以上発生可能である。

上記いずれの方法も制御が複雑で、したがって、そのための回路も複雑である。また、いずれの方法も、外部アクセスと内部発生のリフレッシュ要求との調停のみで動作を制御しているため、リフレッシュが可能になっても即座にリフレッシュを行うことができない。そのため、リフレッシュの効率が低下する。これは、データの転送速度を最大化しようとする近年の応用において、外部アクセスの効率を最大化しようとするときに障害となる。
特開２００３−１８７５７５号公報 特開２００４−３１９０５３号公報 特願２００３−３６５１６８号（未公開先願）

本発明の目的は、外部アクセスの要求とリフレッシュの要求とを調停することの可能な半導体記憶装置を提供することである。

課題を解決するための手段及び発明の効果

本発明による半導体記憶装置は、メモリセルアレイと、アレイ制御回路と、アクセス制御回路と、リフレッシュ制御回路とを備える。メモリセルアレイは、ダイナミックメモリセルを含む。アレイ制御回路は、外部アドレス信号に応じてメモリセルアレイにアクセスし、リフレッシュアドレス信号に応じてメモリセルアレイをリフレッシュする。アクセス制御回路は、外部からアクセスが要求された場合において、アレイ制御回路が動作中でないとき、アレイ制御回路によるアクセスを可能にする。リフレッシュ制御回路は、リフレッシュが要求された場合において、外部からアクセスが要求されていなくて、かつ、アレイ制御回路が動作中でないとき、アレイ制御回路によるリフレッシュを可能にする。

この半導体記憶装置においては、外部アクセスの要求があると、アレイ制御回路は、自身が動作中でなければ、外部アドレス信号に応じてメモリセルアレイにアクセスする。一方、リフレッシュの要求があると、アレイ制御回路は、外部アクセスの要求がなく、自身が動作中でなければ、リフレッシュアドレス信号に応じてメモリセルアレイをリフレッシュする。この半導体記憶装置は、このようにして外部アクセスの要求とリフレッシュの要求とを調停することができる。

好ましくは、アレイ制御回路はメモリセルアレイに対するアクセス又はリフレッシュ動作中にビジー信号を発生する。アクセス制御回路は、アクセス待機回路を含む。アクセス待機回路は、外部から与えられるアクセス要求信号に応じてアクセス待機信号を発生する。リフレッシュ制御回路は、リフレッシュ待機回路と、リフレッシュ起動回路とを含む。リフレッシュ待機回路は、リフレッシュ要求信号に応じてリフレッシュ待機信号を発生する。リフレッシュ起動回路は、アクセス待機信号の不活性、リフレッシュ待機信号の活性及びビジー信号の不活性に応じてリフレッシュ起動信号を発生する。アレイ制御回路はリフレッシュ起動信号に応じてリフレッシュ動作を行う。

この場合、アレイ制御回路が動作中であることを示すビジー信号と、外部アクセスの要求があることを示すアクセス待機信号と、リフレッシュの要求があることを示すリフレッシュ待機信号とに基づき、外部アクセスを優先しながら即座にリフレッシュを行うので、外部アクセス及びリフレッシュの効率を高くすることができる。

好ましくは、半導体記憶装置はさらに、アドレスカウンタを備える。アドレスカウンタは、リフレッシュ起動信号に応じてリフレッシュアドレス信号を発生する。

この場合、最初に述べた先行技術に比べてアドレスカウンタの制御が簡単になる。

好ましくは、半導体記憶装置はさらに、リフレッシュタイマを備える。リフレッシュタイマは、リフレッシュ要求信号を発生する。

この場合、リフレッシュの要求やリフレッシュアドレス信号を外部から与える必要がないので、この半導体記憶装置は疑似ＳＲＡＭとして機能し得る。

好ましくは、リフレッシュタイマは、アドレスカウンタがあらかじめ定められた数のリフレッシュアドレス信号を連続的に発生し終えるまでリフレッシュ要求信号を活性化し続ける。

この場合、アレイ制御回路はバーストリフレッシュを行うが、バーストリフレッシュ中に外部アクセスの要求があれば、バーストリフレッシュを中断し、外部アクセスの要求を優先することができる。

本発明によるリフレッシュ制御方法は、ダイナミックメモリセルを含むメモリセルアレイを備えた半導体記憶装置におけるリフレッシュ制御方法であって、メモリセルアレイに対するアクセス又はリフレッシュ動作中にビジー信号を発生するステップと、外部から与えられるアクセス要求信号に応じてアクセス待機信号を発生するステップと、リフレッシュ要求信号に応じてリフレッシュ待機信号を発生するステップと、アクセス待機信号の不活性、リフレッシュ待機信号の活性及びビジー信号の不活性に応じてリフレッシュ起動信号を発生するステップと、リフレッシュ起動信号に応じてリフレッシュ動作を行うステップとを含む。

このリフレッシュ制御方法によれば、アレイ制御回路が動作中であることを示すビジー信号と、外部アクセスの要求があることを示すアクセス待機信号と、リフレッシュの要求があることを示すリフレッシュ待機信号とに基づき、外部アクセスを優先しながら即座にリフレッシュを行うので、外部アクセス及びリフレッシュの効率を高くすることができる。

以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。なお、信号の前に付された／（スラッシュ）は、その信号が論理ロウレベルで活性であることを示す。以下、論理ロウを「Ｌ」と記し、論理ハイを「Ｈ」と記す。

［第１の実施の形態］
図１を参照して、本発明の第１の実施の形態による疑似ＳＲＡＭ１０は、メモリセルアレイ１１と、アレイ制御回路１２と、入出力回路１３と、アクセス制御回路１４と、リフレッシュタイマ１５と、リフレッシュ制御回路１６と、リフレッシュアドレスカウンタ１７と、パワーオンリセット回路１８とを備える。

メモリセルアレイ１１は、行列に配置された複数のダイナミックメモリセル１９を含む。各ダイナミックメモリセル１９はトランジスタ（図示せず）とキャパシタ（図示せず）とからなり、電荷をキャパシタに蓄積することで１ビットのデータを記憶する。メモリセルアレイ１１はさらに、行に配置された複数のワード線（図示せず）と、列に配置された複数のビット線対（図示せず）とを含む。ダイナミックメモリセル１９は、ワード線とビット線対との交差点に対応して配置される。

アレイ制御回路１２は、外部から与えられたｎビットの外部アドレス信号Ａ１〜Ａｎに応じてメモリセルアレイ１１にアクセスする。具体的には、アレイ制御回路１２は、データＤ１〜Ｄｍをメモリセルアレイ１１に書き込んだり、メモリセルアレイ１１からデータＤ１〜Ｄｍを読み出したりする。アレイ制御回路１２はまた、リフレッシュアドレスカウンタ１７から与えられたｎビットのリフレッシュアドレス信号ＲＡ１〜ＲＡｎに応じてメモリセルアレイ１１をリフレッシュする。具体的には、アレイ制御回路１２は、一旦メモリセルアレイ１１からデータを読み出し、再び同じデータをメモリセルアレイ１１に書き込む。アレイ制御回路１２はまた、動作中にビジー信号／ＢＵＳＹを発生する。

アレイ制御回路１２は、周知の構成を有するので特に図示しないが、具体的には、プリデコーダ、行デコーダ、列デコーダ、列選択ゲート、センス増幅回路、デコーダ及びセンス増幅回路用の制御回路などからなる。

入出力回路１３は、データＤ１〜Ｄｍの入出力、外部アドレス信号Ａ１〜Ａｎの入力、制御信号の入力などを行う。制御信号は、チップイネーブル信号／ＣＥ、書込イネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなどのアクセス要求信号を含む。

アクセス制御回路１４は、外部からアクセスが要求された場合において、アレイ制御回路１２が動作中でないとき、アレイ制御回路１２によるメモリセルアレイ１１へのアクセスを可能にする。アクセス制御回路１４は、外部から要求されたアクセスを待機させるアクセス待機回路２０と、アレイ制御回路１２のアクセス動作を起動させるアクセス起動回路２１とを含む。アクセス待機回路２０は、チップイネーブル信号／ＣＥ、書込イネーブル信号／ＷＥ又は出力イネーブル信号／ＯＥに応じてアクセス待機信号／ＥＣＰを発生する。アクセス起動回路２１は、アクセス待機信号／ＥＣＰの活性（Ｌレベル）及びビジー信号／ＢＵＳＹの不活性（Ｈレベル）に応じてアクセス起動信号／ＡＥを発生する。アレイ制御回路１２は、アクセス起動信号／ＡＥに応じてアクセス動作を行う。

リフレッシュタイマ１５は、リフレッシュ制御回路１６にリフレッシュを要求する。具体的には、リフレッシュタイマ１５は、規定のリフレッシュ周期でリフレッシュ要求信号／ＲＥＦＴを発生する。

リフレッシュ制御回路１６は、リフレッシュが要求された場合において、外部からアクセスが要求されていなくて、かつ、アレイ制御回路１２が動作中でないとき、アレイ制御回路１２によるメモリセルアレイ１１のリフレッシュを可能にする。リフレッシュ制御回路１６は、リフレッシュタイマ１５から要求されたリフレッシュを待機させるリフレッシュ待機回路２２と、アレイ制御回路１２のリフレッシュ動作を起動させるリフレッシュ起動回路２３とを含む。リフレッシュ待機回路２２は、リフレッシュ要求信号／ＲＥＦＴに応じてリフレッシュ待機信号／ＲＥＦＰを発生する。リフレッシュ起動回路２３は、アクセス待機信号／ＥＣＰの不活性（Ｈレベル）、リフレッシュ待機信号／ＲＥＦＰの活性（Ｌレベル）及びビジー信号／ＢＵＳＹの不活性（Ｈレベル）に応じてリフレッシュ起動信号／ＲＥＦＥを発生する。アレイ制御回路１２は、リフレッシュ起動信号／ＲＥＦＥに応じてリフレッシュ動作を行う。

リフレッシュアドレスカウンタ１７は、リフレッシュ制御回路１６がリフレッシュを可能にしたとき、つまりリフレッシュ起動信号／ＲＥＦＥに応じてリフレッシュアドレス信号ＲＡ１〜ＲＡｎを発生する。

パワーオンリセット回路１８は、電源投入の直後にパワーオンリセット信号／ＲＥＳＥＴを発生する。パワーオンリセット信号／ＲＥＳＥＴは、アクセス待機回路２０、アクセス起動回路２１、リフレッシュ待機回路２２、リフレッシュ起動回路２３などに与えられる。

図２を参照して、アクセス待機回路２０は、ワンショットマルチバイブレータ２４と、ＲＳフリップフロップ回路２５と、インバータ２６とを含む。ＲＳフリップフロップ回路２５は、ＮＡＮＤ回路２７及び２８を含む。ワンショットマルチバイブレータ２４は、チップイネーブル信号／ＣＥの立ち下がりエッジをトリガとして所定幅のパルス信号／ＰＬＳを発生する。ＲＳフリップフロップ回路２５は、パルス信号／ＰＬＳがＬレベルのときセットされ、アクセス起動信号／ＡＥがＬレベルのときリセットされる。ＲＳフリップフロップ回路２５はまた、パワーオンリセット信号／ＲＥＳＥＴがＬレベルのときリセットされる。ＲＳフリップフロップ回路２５がセットされるとアクセス待機信号／ＥＣＰはＬレベルになり、ＲＳフリップフロップ回路２５がリセットされるとアクセス待機信号／ＥＣＰはＨレベルになる。

図３を参照して、アクセス起動回路２１は、インバータ２９と、ＮＡＮＤ回路３０と、ＲＳフリップフロップ回路３１と、インバータ３２とを含む。ＲＳフリップフロップ回路３１は、ＮＡＮＤ回路３３及び３４を含む。ＲＳフリップフロップ回路３１は、ビジー信号／ＢＵＳＹがＨレベルでかつアクセス待機信号／ＥＣＰがＬレベルのときセットされ、ビジー信号／ＢＵＳＹがＬレベルのときリセットされる。ＲＳフリップフロップ回路３１はまた、パワーオンリセット信号／ＲＥＳＥＴがＬレベルのときリセットされる。ＲＳフリップフロップ回路３１がセットされるとアクセス起動信号／ＡＥはＬレベルになり、ＲＳフリップフロップ回路３１がリセットされるとアクセス起動信号／ＡＥはＨレベルになる。

図４を参照して、リフレッシュ待機回路２２は、インバータ３５と、ＮＡＮＤ回路３６と、ＲＳフリップフロップ回路３７と、インバータ３８とを含む。ＲＳフリップフロップ回路３７は、ＮＡＮＤ回路３９及び４０を含む。ＲＳフリップフロップ回路３７は、リフレッシュ要求信号／ＲＥＦＴがＬレベルのときセットされ、リフレッシュ要求信号／ＲＥＦＴがＨレベルでかつリフレッシュ起動信号／ＲＥＦＥがＬレベルのときリセットされる。ＲＳフリップフロップ回路３７はまた、パワーオンリセット信号／ＲＥＳＥＴがＬレベルのときリセットされる。ＲＳフリップフロップ回路３７がセットされるとリフレッシュ待機信号／ＲＥＦＰはＬレベルになり、ＲＳフリップフロップ回路３７がリセットされるとリフレッシュ待機信号／ＲＥＦＰはＨレベルになる。

図５を参照して、リフレッシュ起動回路２３は、インバータ４１と、ＮＡＮＤ回路４２と、ＲＳフリップフロップ回路４３と、インバータ４４とを含む。ＲＳフリップフロップ回路４３は、ＮＡＮＤ回路４５及び４６を含む。ＲＳフリップフロップ回路４３は、ビジー信号／ＢＵＳＹがＨレベルで、アクセス待機信号／ＥＣＰがＨレベルでかつリフレッシュ待機信号／ＲＥＦＰがＬレベルのときセットされ、ビジー信号／ＢＵＳＹがＬレベルのときリセットされる。ＲＳフリップフロップ回路４３はまた、パワーオンリセット信号／ＲＥＳＥＴがＬレベルのときリセットされる。ＲＳフリップフロップ回路４３がセットされるとリフレッシュ起動信号／ＲＥＦＥはＬレベルになり、ＲＳフリップフロップ回路４３がリセットされるとリフレッシュ起動信号／ＲＥＦＥはＨレベルになる。

次に、上述した擬似ＳＲＡＭ１０の分散リフレッシュ動作を説明する。

図６の（ａ）を参照して、リフレッシュタイマ１５がリフレッシュ要求信号／ＲＥＦＴをＬレベルにすると、リフレッシュ待機回路２２がリフレッシュ待機信号／ＲＥＦＰをＬレベルにする。ビジー信号／ＢＵＳＹがＨレベルでかつアクセス待機信号／ＥＣＰがＨレベルの場合に、リフレッシュ待機信号／ＲＥＦＰがＬレベルになると、リフレッシュ起動回路２３はリフレッシュ起動信号／ＲＥＦＥをＬレベルにする。

リフレッシュ起動信号／ＲＥＦＥがＬレベルになると、リフレッシュ待機回路２２はリフレッシュ待機信号／ＲＥＦＰをＨレベルにリセットするとともに、アレイ制御回路１２はリフレッシュアドレスカウンタ１７から出力されているリフレッシュアドレス信号ＲＡ１〜ＲＡｎを取り込んで保持し、そのリフレッシュアドレス信号ＲＡ１〜ＲＡｎに応じてメモリセルアレイ１１をリフレッシュし、かつビジー信号／ＢＵＳＹをＬレベルにする。ビジー信号／ＢＵＳＹがＬレベルになると、リフレッシュ起動回路２３はリフレッシュ起動信号／ＲＥＦＥをＨレベルにリセットする。

リフレッシュアドレスカウンタ１７は、リフレッシュ起動信号／ＲＥＦＥがＨレベルになると、次のリフレッシュサイクルに備えてリフレッシュアドレス信号ＲＡ１〜ＲＡｎを更新して保持する。リフレッシュが終了すると、アレイ制御回路１２はビジー信号／ＢＵＳＹをＨレベルにリセットする。

図示されていないが、アレイ制御回路１２は、次のリフレッシュサイクルでリフレッシュ起動信号／ＲＥＦＥが再びＬレベルになったとき、リフレッシュアドレスカウンタ１７が保持して出力しているリフレッシュアドレス信号ＲＡ１〜ＲＡｎを取り込んで保持し、そのリフレッシュアドレス信号ＲＡ１〜ＲＡｎに応じてメモリセルアレイ１１をリフレッシュする。

図６の（ｂ）を参照して、上記と異なりここでは、アクセス待機回路２０がＬレベルのチップイネーブル信号／ＣＥに応じてアクセス待機信号／ＥＣＰをＬレベルにし、また、アレイ制御回路１２がビジー信号／ＢＵＳＹをＬレベルにしている。

この間に、リフレッシュタイマ１５がリフレッシュ要求信号／ＲＥＦＴをＬレベルにすると、上記と同様に、リフレッシュ待機回路２２がリフレッシュ待機信号／ＲＥＦＰをＬレベルにする。しかしながら、ビジー信号／ＢＵＳＹもアクセス待機信号／ＥＣＰもＬレベルになっているので、リフレッシュ待機信号／ＲＥＦＰがＬレベルになっても、リフレッシュ起動回路２３はリフレッシュ起動信号／ＲＥＦＥをＬレベルにせず、Ｈレベルを維持する。

その後、ビジー信号／ＢＵＳＹがＨレベルにリセットされると、アクセス起動回路２１がアクセス起動信号／ＡＥをＬレベルにする。アクセス起動信号／ＡＥがＬレベルになると、アクセス待機回路２０はアクセス待機信号／ＥＣＰをＨレベルにリセットするとともに、アレイ制御回路１２はビジー信号／ＢＵＳＹをＬレベルにする。

アレイ制御回路１２はアクセス動作を終了すると、ビジー信号／ＢＵＳＹをＨレベルにリセットする。このとき、アクセス待機信号／ＥＣＰはＨレベルになっているが、リフレッシュ待機信号／ＲＥＦＰはＬレベルになっているので、リフレッシュ起動回路２３はリフレッシュ起動信号／ＲＥＦＥをＬレベルにする。

リフレッシュ起動信号／ＲＥＦＥがＬレベルになると、リフレッシュ待機回路２２はリフレッシュ待機信号／ＲＥＦＰをＨレベルにリセットするとともに、アレイ制御回路１２はビジー信号／ＢＵＳＹをＬレベルにする。ビジー信号／ＢＵＳＹがＬレベルになると、リフレッシュ起動回路２３はリフレッシュ起動信号／ＲＥＦＥをＨレベルにリセットする。

リフレッシュアドレスカウンタ１７は、リフレッシュ起動信号／ＲＥＦＥに応じてリフレッシュアドレス信号ＲＡ１〜ＲＡｎを発生する。アレイ制御回路１２は、このリフレッシュアドレス信号ＲＡ１〜ＲＡｎに応じてメモリセルアレイをリフレッシュする。

このように、外部アクセスの要求を受け付けてからアレイ制御回路１２がその動作を終了するまでの間に、リフレッシュタイマ１５がリフレッシュを要求したとしても、その要求はペンディングにされ、アレイ制御回路１２はリフレッシュ動作を行わないが、外部アクセス動作を終了すると直ちにリフレッシュ動作を行う。

なお、このような構成では外部アクセスの要求が連続して発生するとリフレッシュ動作が待たされる可能性があるが、最短外部サイクル時間を内部サイクル時間よりも若干長く設定すれば、規定のリフレッシュ周期以内に確実にリフレッシュ動作を行うことができる。疑似ＳＲＡＭ１０の仕様で規定される最短のサイクル時間を「最短外部サイクル時間」という。また、アクセス用の時間とリフレッシュ用の時間とはほぼ同じで、この時間を「内部サイクル時間」という。詳細は特願２００３−３６５１６８号に開示されているので、ここに引用により援用する。

以上、本発明の第１の実施の形態によれば、チップイネーブル信号／ＣＥがＬレベルになり、外部アクセスの要求があると、アレイ制御回路１２は、自身が動作中でなければ、外部アドレス信号Ａ１〜Ａｎに応じてメモリセルアレイ１１にアクセスする。一方、リフレッシュタイマ１５がリフレッシュ要求信号／ＲＥＦＴをＬレベルにし、リフレッシュを要求すると、アレイ制御回路１２は、外部アクセスの要求がなく、自身が動作中でなければ、リフレッシュアドレス信号ＲＡ１〜ＲＡｎに応じてメモリセルアレイ１１をリフレッシュする。この疑似ＳＲＡＭ１０は、このようにして外部アクセスの要求とリフレッシュの要求とを調停することができる。

また、ビジー信号／ＢＵＳＹ、アクセス待機信号／ＥＣＰ及びリフレッシュ待機信号／ＲＥＦＰという３種類の信号を監視することにより、（１）現在実行中の動作、（２）外部アクセス動作、（３）リフレッシュ動作という優先順序で、各動作を調停しながら迅速に切り替えているため、外部アクセス及びリフレッシュの効率を高くすることができる。すなわち、アクセス起動回路２１とアレイ制御回路１２とがハンドシェイクし、かつ、リフレッシュ起動回路２３とアレイ制御回路１２とがハンドシェイクしているため、外部アクセス動作とリフレッシュ動作とを効率的に行うことができる。

具体的には、外部アクセスの要求が来ているときはリフレッシュ動作は待たされ、その際、リフレッシュアドレスカウンタ１７に対して特別な制御を行う必要がない。すなわち、リフレッシュアドレスカウンタ１７は、リフレッシュ要求信号／ＲＥＦＴではなく、リフレッシュ起動信号／ＲＥＦＥで制御される。また、アレイ制御回路１２が次の動作を行うことができる状態になり、外部アクセスが待たされていなければ、待機中のリフレッシュ動作は即座に実行され、時間を空費することがなく、高速データ転送をサポートすることができる。

また、アクセス起動信号／ＡＥとリフレッシュ起動信号／ＲＥＦＥとは別々に生成されるため、アレイ制御回路１２はそれぞれに応じた適切な動作を行い、電力消費を抑えることができる。すなわち、リフレッシュ動作においてはカラム系とデータ系の回路を動かす必要がないので、リフレッシュ動作の指示が来たときはカラム系とデータ系の回路の動作を抑止することによって、カラム系とデータ系に関わる電力消費を抑えることができる。

また、アクセス待機回路２０、アクセス起動回路２１、リフレッシュ待機回路２２、及びリフレッシュ起動回路２３という４種類の比較的簡単な論理回路を設けるだけでよく、リフレッシュの要求回数を計測するカウンタやリフレッシュの実施回数を計測するカウンタ（最初に述べた先行技術で採用されている）のように、大規模で複雑な回路を設ける必要がない。すなわち、リフレッシュの制御をリフレッシュ要求、リフレッシュ待機、リフレッシュ起動という３つのステージに分けることによって、全体の制御をより単純な構成で効率よく行うことができる。

［第２の実施の形態］
図７を参照して、本発明の第２の実施の形態においては、上記第１の実施の形態と異なり、リフレッシュアドレスカウンタ１７は、最後のリフレッシュアドレス信号ＲＡ１〜ＲＡｎを発生し終えると、リフレッシュ終了信号／ＭＡＸを発生する。リフレッシュタイマ１５は、リフレッシュ終了信号／ＭＡＸがＬレベルになるまで、リフレッシュ要求信号／ＲＥＦＴをＬレベルのまま維持する。

次に、この第２の実施の形態によるバーストリフレッシュ動作を説明する。

図８の（ａ）を参照して、リフレッシュタイマ１５がリフレッシュ要求信号／ＲＥＦＴをＬレベルにすると、リフレッシュ待機回路２２がリフレッシュ待機信号／ＲＥＦＰをＬレベルにする。上記第１の実施の形態と異なり、リフレッシュタイマ１５は、リフレッシュ終了信号／ＭＡＸがＬレベルになるまで、リフレッシュ要求信号／ＲＥＦＴをＬレベルのまま維持する。そのため、リフレッシュ起動信号／ＲＥＦＥがＬレベルになっても、リフレッシュ待機回路２２のＲＳフリップフロップ回路３７はリセットされない。したがって、リフレッシュ待機回路２２はリフレッシュ待機信号／ＲＥＦＰをＬレベルのまま維持する。

アレイ制御回路１２は、最初のリフレッシュアドレス信号ＲＡ１〜ＲＡｎに応じてリフレッシュを終了すると、ビジー信号／ＢＵＳＹをＨレベルにリセットする。このとき、アクセス待機信号／ＥＣＰはＨレベルで、リフレッシュ待機信号／ＲＥＦＰはＬレベルのままであるから、リフレッシュ起動回路２３はリフレッシュ起動信号／ＲＥＦＥをＬレベルにする。したがって、アレイ制御回路１２は、リフレッシュアドレスカウンタ１７で生成された次のリフレッシュアドレス信号ＲＡ１〜ＲＡｎに応じてリフレッシュを行う。

図８の（ｂ）を参照して、リフレッシュ待機信号／ＲＥＦＰがＬレベルを維持している間、つまりバーストリフレッシュ中に、チップイネーブル信号／ＣＥがＬレベルになり、外部からアクセスが要求されると、アクセス待機信号／ＥＣＰをＬレベルにする。

その後、アレイ制御回路１２が指定アドレスのリフレッシュを終了し、ビジー信号／ＢＵＳＹをＨレベルにリセットすると、アクセス起動回路２１はアクセス待機信号／ＥＣＰがＬレベルになっているので、アクセス起動信号／ＡＥをＬレベルにする。したがって、アレイ制御回路１２は通常のアクセス動作を行う。

図８の（ｃ）を参照して、リフレッシュアドレスカウンタ１７は、最後のリフレッシュサイクルに備えて最後のリフレッシュアドレス信号ＲＡ１〜ＲＡｎを発生し、さらにリフレッシュ終了信号／ＭＡＸをＬレベルにする。リフレッシュ終了信号／ＭＡＸがＬレベルになると、リフレッシュタイマ１５はリフレッシュ要求信号／ＲＥＦＴをＨレベルにリセットする。ただし、リフレッシュ起動信号／ＲＥＦＥはＨレベルであるから、リフレッシュ待機回路２２はリフレッシュ待機信号／ＲＥＦＰをＬレベルのまま維持する。

その後、アレイ制御回路１２が最後から２番目のアドレスのリフレッシュを終了し、ビジー信号／ＢＵＳＹをＨレベルにリセットすると、アクセス待機信号／ＥＣＰはＨレベルで、リフレッシュ待機信号／ＲＥＦＰはまだＬレベルのままであるから、リフレッシュ起動回路２３はリフレッシュ起動信号／ＲＥＦＥをＬレベルにする。これに応じて、アレイ制御回路１２は、前回のリフレッシュサイクルで生成された最後のリフレッシュアドレス信号ＲＡ１〜ＲＡｎに応じてメモリセルアレイをリフレッシュする。

このとき、リフレッシュ要求信号／ＲＥＦＴはＨレベルにリセットされているから、リフレッシュ起動信号／ＲＥＦＥがＬレベルになると、リフレッシュ待機回路２２はリフレッシュ待機信号／ＲＥＦＰをＨレベルにリセットする。

アレイ制御回路１２がビジー信号／ＢＵＳＹをＬレベルにし、これによりリフレッシュ起動回路２３がリフレッシュ起動信号／ＲＥＦＥをＨレベルにリセットすると、リフレッシュアドレスカウンタ１７は、リフレッシュ起動信号／ＲＥＦＥの立ち上がりエッジに応じて、次のバーストリフレッシュのための最初のリフレッシュアドレス信号ＲＡ１〜ＲＡｎを発生する。

以上、本発明の第２の実施の形態によれば、アレイ制御回路１２はバーストリフレッシュを行うが、バーストリフレッシュの最中に外部アクセスの要求があれば、バーストリフレッシュを中断し、外部アクセスの要求を優先することができる。

上記実施の形態は疑似ＳＲＡＭ１０なのでリフレッシュタイマ１５を内蔵しているが、リフレッシュタイマ１５はなくてもよい。この場合、リフレッシュ要求信号／ＲＥＦＴ又はこれに相当する信号は外部から与えられる。また、リフレッシュアドレスカウンタ１７もなくてもよい。リフレッシュアドレス信号ＲＡ１〜ＲＡｎは外部から与えられる。よって、本発明は疑似ＳＲＡＭだけでなくＤＲＡＭにも適用可能である。

上記実施の形態では、外部アクセス要求信号としてチップイネーブル信号／ＣＥに応じてアクセス待機信号／ＥＣＰを発生するアクセス待機回路２０を例示したが、書込イネーブル信号／ＷＥ、出力イネーブル信号／ＯＥなどの外部アクセス要求信号に応じてアクセス待機信号を発生する回路もアクセス待機回路２０と同様に構成される。

以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。

本発明の第１の実施の形態による疑似ＳＲＡＭの構成を示す機能ブロック図である。 図１中のアクセス待機回路の構成を示す回路図である。 図１中のアクセス起動回路の構成を示す回路図である。 図１中のリフレッシュ待機回路の構成を示す回路図である。 図１中のリフレッシュ起動回路の構成を示す回路図である。 図１に示した擬似ＳＲＡＭの分散リフレッシュ動作を示すタイミング図である。 本発明の第２の実施の形態による疑似ＳＲＡＭの構成を示す機能ブロック図である。 図２に示した擬似ＳＲＡＭのバーストリフレッシュ動作を示すタイミング図である。

符号の説明

１０ 擬似ＳＲＡＭ
１１ メモリセルアレイ
１２ アレイ制御回路
１３ 入出力回路
１４ アクセス制御回路
１５ リフレッシュタイマ
１６ リフレッシュ制御回路
１７ リフレッシュアドレスカウンタ
１８ パワーオンリセット回路
１９ ダイナミックメモリセル
２０ アクセス待機回路
２１ アクセス起動回路
２２ リフレッシュ待機回路
２３ リフレッシュ起動回路
３７，４３ ＲＳフリップフロップ回路
／ＣＥ チップイネーブル信号
／ＷＥ 書込イネーブル信号
／ＯＥ 出力イネーブル信号
／ＥＣＰ アクセス待機信号
／ＡＥ アクセス起動信号
／ＲＥＦＴ リフレッシュ要求信号
／ＲＥＦＰ リフレッシュ待機信号
／ＲＥＦＥ リフレッシュ起動信号
／ＢＵＳＹ ビジー信号
／ＭＡＸ リフレッシュ終了信号
／ＲＥＳＥＴ パワーオンリセット信号
Ａ１〜Ａｎ 外部アドレス信号
ＲＡ１〜ＲＡｎ リフレッシュアドレス信号

Claims (13)

1. ダイナミックメモリセルを含むメモリセルアレイと、
   外部アドレス信号に応じて前記メモリセルアレイにアクセスし、リフレッシュアドレス信号に応じて前記メモリセルアレイをリフレッシュするアレイ制御回路と、
   外部からアクセスが要求された場合において、前記アレイ制御回路が動作中でないとき、前記アレイ制御回路によるアクセスを可能にするアクセス制御回路と、
   リフレッシュが要求された場合において、外部からアクセスが要求されていなくて、かつ、前記アレイ制御回路が動作中でないとき、前記アレイ制御回路によるリフレッシュを可能にするリフレッシュ制御回路とを備えたことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置であって、
   前記アレイ制御回路は前記メモリセルアレイに対するアクセス又はリフレッシュ動作中にビジー信号を発生し、
   前記アクセス制御回路は、
   外部から与えられるアクセス要求信号に応じてアクセス待機信号を発生するアクセス待機回路を含み、
   前記リフレッシュ制御回路は、
   リフレッシュ要求信号に応じてリフレッシュ待機信号を発生するリフレッシュ待機回路と、
   前記アクセス待機信号の不活性、前記リフレッシュ待機信号の活性及び前記ビジー信号の不活性に応じてリフレッシュ起動信号を発生するリフレッシュ起動回路とを含み、
   前記アレイ制御回路は前記リフレッシュ起動信号に応じて前記リフレッシュ動作を行うことを特徴とする半導体記憶装置。
3. 請求項２に記載の半導体記憶装置であって、
   前記リフレッシュ待機回路は、
   前記リフレッシュ要求信号に応じてセットされ、前記リフレッシュ起動信号に応じてリセットされ、前記リフレッシュ待機信号を保持する第１のフリップフロップ回路を含むことを特徴とする半導体記憶装置。
4. 請求項３に記載の半導体記憶装置であってさらに、
   電源投入直後にパワーオンリセット信号を発生するパワーオンリセット回路を備え、
   前記第１のフリップフロップ回路は、前記パワーオンリセット信号の活性に応じてリセットされることを特徴とする半導体記憶装置。
5. 請求項２に記載の半導体記憶装置であって、
   前記リフレッシュ起動回路は、
   前記アクセス待機信号の不活性、前記リフレッシュ待機信号の活性及び前記ビジー信号の不活性に応じてセットされ、前記ビジー信号の活性に応じてリセットされ、前記リフレッシュ起動信号を保持する第２のフリップフロップ回路を含むことを特徴とする半導体記憶装置。
6. 請求項５に記載の半導体記憶装置であってさらに、
   電源投入直後にパワーオンリセット信号を発生するパワーオンリセット回路を備え、
   前記第２のフリップフロップ回路は、前記パワーオンリセット信号の活性に応じてリセットされることを特徴とする半導体記憶装置。
7. 請求項２に記載の半導体記憶装置であってさらに、
   前記リフレッシュ起動信号に応じて前記リフレッシュアドレス信号を発生するアドレスカウンタを備えたことを特徴とする半導体記憶装置。
8. 請求項７に記載の半導体記憶装置であってさらに、
   前記リフレッシュ要求信号を発生するリフレッシュタイマを備えたことを特徴とする半導体記憶装置。
9. 請求項８に記載の半導体記憶装置であって、
   前記リフレッシュタイマは、前記アドレスカウンタがあらかじめ定められた数のリフレッシュアドレス信号を連続的に発生し終えるまで前記リフレッシュ要求信号を活性化し続けることを特徴とする半導体記憶装置。
10. ダイナミックメモリセルを含むメモリセルアレイを備えた半導体記憶装置におけるリフレッシュ制御方法であって、
    前記メモリセルアレイに対するアクセス又はリフレッシュ動作中にビジー信号を発生するステップと、
    外部から与えられるアクセス要求信号に応じてアクセス待機信号を発生するステップと、
    リフレッシュ要求信号に応じてリフレッシュ待機信号を発生するステップと、
    前記アクセス待機信号の不活性、前記リフレッシュ待機信号の活性及び前記ビジー信号の不活性に応じてリフレッシュ起動信号を発生するステップと、
    前記リフレッシュ起動信号に応じて前記リフレッシュ動作を行うステップとを含むことを特徴とする半導体記憶装置におけるリフレッシュ制御方法。
11. 請求項１０に記載の半導体記憶装置におけるリフレッシュ制御方法であってさらに、
    前記リフレッシュ起動信号に応じてリフレッシュアドレス信号を発生するステップを含むことを特徴とする半導体記憶装置におけるリフレッシュ制御方法。
12. 請求項１１に記載の半導体記憶装置におけるリフレッシュ制御方法であってさらに、
    前記リフレッシュ要求信号を発生するステップを含むことを特徴とする半導体記憶装置におけるリフレッシュ制御方法。
13. 請求項１１に記載の半導体記憶装置におけるリフレッシュ制御方法であってさらに、
    前記リフレッシュ要求信号を発生するステップと、
    あらかじめ定められた数のリフレッシュアドレス信号を連続的に発生し終えるまで前記リフレッシュ要求信号を活性化し続けるステップとを含むことを特徴とする半導体記憶装置におけるリフレッシュ制御方法。
    
    

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