JP2004185733A - 半導体メモリ装置のリフレッシュ制御 - Google Patents
半導体メモリ装置のリフレッシュ制御 Download PDFInfo
- Publication number
- JP2004185733A JP2004185733A JP2002352264A JP2002352264A JP2004185733A JP 2004185733 A JP2004185733 A JP 2004185733A JP 2002352264 A JP2002352264 A JP 2002352264A JP 2002352264 A JP2002352264 A JP 2002352264A JP 2004185733 A JP2004185733 A JP 2004185733A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- signal
- generated
- timing signal
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Dram (AREA)
Abstract
【課題】半導体メモリ装置のロングレート制限を緩和する。
【解決手段】時刻ｔ２１１におけるリフレッシュタイミング信号ＲＦＴＭの発生に応じて出力Ｑ２０２Ｄが発生すると、これに応じてリフレッシュ要求信号ＲＦＲＥＱが発生し、時刻ｔ２２におけるＡＴＤ信号の発生に応じてリフレッシュ実行信号＃ＲＦが発生する。リフレッシュ要求信号ＲＦＲＥＱは、リフレッシュ実行信号＃ＲＦの発生によって解除されるまでその発生が維持される。リフレッシュ要求信号ＲＦＲＥＱの発生が解除されると、時刻ｔ２１２におけるリフレッシュタイミング信号ＲＦＴＭの発生に応じて発生していた出力Ｑ２０２Ｄに応じてリフレッシュ要求信号ＲＦＲＥＱが再び発生し、時刻ｔ２３におけるＡＴＤ信号の発生に応じてリフレッシュ実行信号＃ＲＦが発生する。このとき、出力Ｑ２０２Ｄの発生は、リフレッシュ要求信号ＲＦＲＥＱが発生するまで維持される。
【選択図】 図９
【解決手段】時刻ｔ２１１におけるリフレッシュタイミング信号ＲＦＴＭの発生に応じて出力Ｑ２０２Ｄが発生すると、これに応じてリフレッシュ要求信号ＲＦＲＥＱが発生し、時刻ｔ２２におけるＡＴＤ信号の発生に応じてリフレッシュ実行信号＃ＲＦが発生する。リフレッシュ要求信号ＲＦＲＥＱは、リフレッシュ実行信号＃ＲＦの発生によって解除されるまでその発生が維持される。リフレッシュ要求信号ＲＦＲＥＱの発生が解除されると、時刻ｔ２１２におけるリフレッシュタイミング信号ＲＦＴＭの発生に応じて発生していた出力Ｑ２０２Ｄに応じてリフレッシュ要求信号ＲＦＲＥＱが再び発生し、時刻ｔ２３におけるＡＴＤ信号の発生に応じてリフレッシュ実行信号＃ＲＦが発生する。このとき、出力Ｑ２０２Ｄの発生は、リフレッシュ要求信号ＲＦＲＥＱが発生するまで維持される。
【選択図】 図９
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ装置のリフレッシュ制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、一般的にＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、仮想ＳＲＡＭ（ＶＳＲＡＭ，Ｖｉｒｔｕａｌｌｙ Ｓｔａｔｉｃ ＲＡＭ）が知られている。仮想ＳＲＡＭ（「擬似ＳＲＡＭ（ＰＳＲＡＭ，Ｐｓｅｕｄｏ Ｓｔａｔｉｃ ＲＡＭ ）」とも呼ばれる）は、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラ（リフレッシュ制御部）を内蔵しており、リフレッシュ動作を内部で実行している。このため、仮想ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに仮想ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような仮想ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
従来の仮想ＳＲＡＭでは、半導体メモリ装置の動作状態に応じたリフレッシュ動作が実行されている。例えば、リフレッシュコントローラは、外部からのアクセスが実行される動作状態（以下、「オペレーションモード」と呼ぶ）の場合、リフレッシュタイマから発生するリフレッシュタイミング信号の発生後に、外部アクセスのタイミングを示す外部アクセスタイミング信号に応じてリフレッシュ実行タイミングを決定して、リフレッシュ動作を実行させている。また、外部からのアクセスが実行されない動作状態（以下、「スタンバイモード」と呼ぶ）の場合、リフレッシュタイミング信号の発生に応じてリフレッシュ実行タイミングを決定して、リフレッシュ動作を実行させている。
【０００５】
また、リフレッシュタイミング信号の発生サイクル（以下「リフレッシュサイクル」と呼ぶ）のサイクル時間（リフレッシュサイクルタイム）は、例えば、以下のように設定されている。すなわち、従来の仮想ＳＲＡＭでは、メモリセルを行単位でリフレッシュする構成となっている。このため、リフレッシュサイクルタイムをＴｒｃとし、メモリセルアレイの行数をｍ（ｍは１以上の整数）とすると、全てのメモリセルをリフレッシュするのに必要なリフレッシュタイムＴｓｕｍは、リフレッシュサイクルタイムＴｒｃをｍ倍した値（ｍ・Ｔｒｃ）となる。このとき、１つのメモリセルのリフレッシュは、リフレッシュタイムＴｓｕｍごとに１回実行されることになるため、リフレッシュサイクルタイムＴｒｃの値は、各メモリセルのリフレッシュがリフレッシュタイムＴｓｕｍごとに１回であってもデータ保持可能なように設定されている。
【０００６】
なお、仮想ＳＲＡＭにおけるリフレッシュ動作については、例えば、特許文献１に記載されている。
【０００７】
【特許文献１】
特開２００２−７４９４５号公報
【０００８】
【発明が解決しようとする課題】
ところで、従来の仮想ＳＲＡＭでは、外部アクセスタイミング信号は、外部から入力されるアドレスの変化に応じて発生させている。このため、仮に、リフレッシュタイミング信号が発生していても、アドレスの変化が発生しないと外部アクセスタイミング信号が発生しないので、リフレッシュ実行タイミングが決定されずにリフレッシュが延期されることになる。
【０００９】
リフレッシュが延期されると、その分だけリフレッシュタイムＴｓｕｍが長くなることになり、この結果、各メモリセルのリフレッシュの間隔が長くなって、データ保持できなくなる可能性が高くなる。この問題を解決するために、従来の仮想ＳＲＡＭでは、「所定時間以上連続で、同じアドレスをアクセスし続けてはいけない」という制限（「ロングレート制限」とも呼ぶ）を設けて対応していることが一般的である。通常、ロングレートの制限は、リフレッシュが延期されることのないように、リフレッシュサイクルタイムＴｒｃよりも長くならないように、リフレッシュサイクルタイムＴｒｃに等しい長さ以下に設定されている。
【００１０】
しかしながら、ＳＲＡＭにはロングレート制限がないため、従来の仮想ＳＲＡＭは、リフレッシュの透過性の点で改善の余地があり、このロングレート制限の緩和が望まれている。
【００１１】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想ＳＲＡＭのような半導体メモリ装置のロングレート制限を緩和することができる技術を提供することを目的とする。
【００１２】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明による半導体メモリ装置は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイと、外部装置からのアクセス動作の実行タイミングの決定に使用される外部アクセスタイミング信号を発生する外部アクセスタイミング信号発生部と、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部とを備えている。前記リフレッシュ制御部は、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマと、前記リフレッシュタイミング信号に応じて発生する所定のタイミング信号に従って前記リフレッシュ動作の開始要求を示すリフレッシュ要求信号を発生するリフレッシュ要求部と、前記リフレッシュ要求信号に少なくとも応じて、前記メモリセルアレイに前記リフレッシュ動作を実行させるリフレッシュ実行部とを備えている。そして、前記リフレッシュ実行部が、前記リフレッシュ要求信号の発生後に、前記外部アクセスタイミング信号によって前記リフレッシュ動作の実行タイミングを決定し、決定された前記実行タイミングに従って前記メモリセルアレイに前記リフレッシュ動作を実行させる特定のリフレッシュモードにおいて、前記リフレッシュ要求部は、第１番目の前記リフレッシュタイミング信号の発生後、前記外部アクセスタイミング信号が発生する前に第２番目の前記リフレッシュタイミング信号が発生した場合に、前記第１番目のリフレッシュタイミング信号に応じて発生した第１番目の前記所定のタイミング信号に従って第１番目の前記リフレッシュ要求信号を発生するとともに、第３番目の前記リフレッシュタイミング信号が発生するまでの期間内で、前記リフレッシュ実行部において、最初に発生した前記外部アクセスタイミング信号によって前記第１番目のリフレッシュ要求信号に対応する第１番目の前記実行タイミングが決定されるまで、前記第１番目のリフレッシュ要求信号の発生を維持する。また、前記第１番目の実行タイミングが決定されて前記第１番目のリフレッシュ要求信号を解除した後に、前記第２番目のリフレッシュタイミング信号に応じて発生していた第２番目の前記所定のタイミング信号に従って第２番目の前記リフレッシュ要求信号を発生するとともに、前記第２番目のリフレッシュ要求信号が発生するまで前記第２番目の所定のタイミング信号の発生を維持することができる。
【００１３】
上記構成の半導体メモリ装置によれば、第１番目のリフレッシュタイミング信号の発生後、外部アクセスタイミング信号が発生する前に第２番目のリフレッシュタイミング信号が発生した場合に、第３番目のリフレッシュタイミング信号が発生するまでの期間内で、最初に発生する外部アクセスタイミング信号によって第１番目のリフレッシュタイミング信号に対応する第１番目の実行タイミングを決定し、次に発生する外部アクセスタイミング信号によって第２番目のリフレッシュタイミング信号に対応する第２番目の前記実行タイミングを決定することができる。
【００１４】
これにより、第１番目のリフレッシュタイミング信号の発生後、外部アクセスタイミング信号が発生する前に第２番目のリフレッシュタイミング信号が発生した場合においても、第３番目のリフレッシュタイミング信号が発生するまでの期間内で、第１番目と第２番目のリフレッシュタイミング信号に対応する第１番目と第２番目の実行タイミングを決定してリフレッシュ動作を実行させることができるので、従来の課題で説明したリフレッシュ動作が延期されることによってリフレッシュタイムが長くなるという問題を解決することができる。この結果、「所定時間以上連続で、同じアドレスをアクセスし続けてはいけない」というロングレート制限を、リフレッシュタイミング信号が発生するサイクルの２倍まで緩和することが可能である。
【００１５】
なお、前記リフレッシュ要求部は、
前記リフレッシュタイミング信号の発生に応じて前記所定のタイミング信号を発生し、前記所定のタイミング信号発生時に前記リフレッシュ要求信号が既に発生していた場合には前記所定のタイミング信号の発生を維持する第１のフリップフロップ回路と、
前記所定のタイミング信号に従って前記リフレッシュ要求信号を発生し、前記リフレッシュ実行部で前記リフレッシュ実行タイミングが決定されるまで前記リフレッシュ要求信号の発生を維持する第２のフリップフロップ回路とを備えるように構成することが好ましい。
【００１６】
こうすれば、容易に上記発明のリフレッシュ要求回路を実現することが可能となる。
【００１７】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置のリフレッシュ制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００１８】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
Ｂ．半導体メモリ装置内部の全体構成：
Ｃ．リフレッシュコントローラの具体的な構成および動作：
Ｃ１．スタンバイサイクル時：
Ｃ２．通常のオペレーションサイクル時：
Ｃ３．ロングレートのオペレーションサイクル時：
Ｄ．電子機器への適用例：
【００１９】
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
図１は、本発明の半導体メモリ装置の一実施例としてのメモリチップ１０の端子構成を示す説明図である。メモリチップ１０は、以下のような端子を有している。
【００２０】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子（出力許可信号入力端子），
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２１】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００２２】
このメモリチップ１０は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な仮想ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１０の内部には、後述するリフレッシュコントローラ１００が内蔵されている。このリフレッシュコントローラ１００が本発明のリフレッシュ制御部に相当する。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。また、リフレッシュを「ＲＦ」と略す場合もある。
【００２３】
メモリチップ１０の内部には、入力されたアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路８０が設けられている。そして、メモリチップ１０内の回路は、アドレス遷移検出回路８０から供給されるアドレス遷移信号に基づいて動作する。例えば、外部アクセスと内部リフレッシュとの調停は、アドレス遷移信号に基づいて行われる。このアドレス遷移検出回路８０が本発明の外部アクセスタイミング信号発生部に相当する。なお、以下の説明では、アドレス遷移検出回路８０を「ＡＴＤ回路」と呼び、アドレス遷移信号ＡＴＤを「ＡＴＤ信号」と呼ぶ。
【００２４】
図１に示すチップセレクト信号＃ＣＳは、メモリチップ１０の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１０の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２５】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、内部の動作状態がオペレーションモードとなり、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２６】
チップセレクト信号＃ＣＳがＨレベルのときには、内部の動作状態がスタンバイモードとなり、スタンバイサイクルが行われる。スタンバイサイクルでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、後述するようにリフレッシュコントローラ１００で発生するリフレッシュアドレスで指定されたワード線は活性化される。
【００２７】
なお、リフレッシュ動作は、オペレーションサイクルでは第１のリフレッシュモードに従って実行され、スタンバイサイクルでは第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、後述するようにリフレッシュコントローラ１００でリフレッシュタイミング信号が発生した後に、ＡＴＤ信号に同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はＡＴＤ信号と非同期に行われるので、アドレスＡ０〜Ａ１９の入力は不要である。このように、このメモリチップ１０は、２つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【００２８】
なお、本明細書において、「ある信号がＡＴＤ信号に同期する」という文言は、その信号がＡＴＤ信号のエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、ＡＴＤ信号のエッジと一定の時間的な関係を保って発生することを意味している。
【００２９】
図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３０】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３１】
図３は、メモリチップ１０の動作の概要を示すタイミングチャートである。図３（ａ）〜図３（ｄ）は、外部からメモリチップ１０に供給される信号を示し、図３（ｅ）〜図３（ｈ）は内部で発生する信号を示している。図２に示した２つの動作状態（オペレーションモード、スタンバイモード）のいずれであるかは、図３（ａ）に示すチップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３２】
図３の最初の３つのサイクルでは、チップセレクト信号＃ＣＳがＬレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、図３（ｈ）に示すように、ＡＴＤ信号に同期して発生する外部アクセス実行信号＃ＥＸに従って読み出し（リードサイクル）または書き込み（ライトサイクル）が実行される。また、オペレーションサイクルでは、図３（ｃ）に示すライトイネーブル信号＃ＷＥのレベルに応じてリードサイクルとライトサイクルのいずれかが実行される。また、図３（ｄ）に示すアウトプットイネーブル信号＃ＯＥのレベルに応じて、具体的には、Ｌレベルになると入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。図３は、第１と第３番目のサイクルでリードサイクルが、第２番目のサイクルでライトサイクルが実行されている状態を示している。
【００３３】
ただし、図３（ｆ）に示すように、２番目のサイクルでは、後述するリフレッシュコントローラ１００に含まれるリフレッシュタイマがリフレッシュタイミング信号ＲＦＴＭを発生しているので、図３（ｇ）に示すように、３番目のサイクルにおいて、ＡＴＤ信号に同期して発生するリフレッシュ実行信号＃ＲＦに従ってリフレッシュが開始される。そして、外部アクセス実行信号＃ＥＸは、リフレッシュ実行信号＃ＲＦが非アクティブとなった後にＡＴＤ信号に同期して発生し、これに従って外部アクセスが実行される。
【００３４】
なお、ＡＴＤ信号の最短周期Ｔａｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ１０のオペレーションサイクルタイム（「オペレーションサイクル周期」とも呼ばれる）に相当する。オペレーションサイクルタイムＴａｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３５】
図３の４番目以降のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、動作状態がスタンバイモードとなり、スタンバイサイクルが実行されている状態を示している。なお、スタンバイサイクルでは、リフレッシュタイミング信号ＲＦＴＭが発生すると直ちにリフレッシュ実行信号＃ＲＦが発生し、リフレッシュ実行信号＃ＲＦに従ってリフレッシュ動作が開始される。リフレッシュタイミング信号ＲＦＴＭの発生周期Ｔｒｃは、リフレッシュサイクルタイム（「リフレッシュサイクル周期」とも呼ばれる）に相当する。リフレッシュサイクルタイムＴｒｃは、本例では、約３２μｓに設定されている。なお、図３（ｅ）に示すように、アドレスＡ０〜Ａ１９が変化しない場合には、ＡＴＤ信号は生成されない。
【００３６】
Ｂ．半導体メモリ装置内部の全体構成：
図４は、メモリチップ１０の内部構成を示すブロック図である。このメモリチップ１０は、入出力バッファ２０と、メモリセルアレイ３０と、アドレスバッファ４０とを備えている。入出力バッファ２０とメモリセルアレイ３０との間には列ゲート５０が設けられ、メモリセルアレイ３０とアドレスバッファ４０との間には行デコーダ６０および列デコーダ７０が設けられている。また、メモリチップ１０には、さらに、ＡＴＤ回路８０と、アクセスコントローラ９０と、リフレッシュコントローラ１００とが設けられている。
【００３７】
メモリセルアレイ３０の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ３０は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。なお、本例では、行方向に４０９６列、列方向に２５６×１６列（４０９６列）、すなわち、１メガワード（１６メガビット）のメモリセルがマトリクス状に配列されている。
【００３８】
行デコーダ６０は、アドレスバッファ４０から供給される１２ビットの行アドレスＡ８〜Ａ１９、または、リフレッシュコントローラ１００から供給される１２ビットのリフレッシュアドレスＲＡ８〜ＲＡ１９に従ってメモリセルアレイ３０内の４０９６本のワード線のうちの１本を選択して活性化する。なお、行アドレスＡ８〜Ａ１９とリフレッシュアドレスＲＡ８〜ＲＡ１９のいずれかの選択は、リフレッシュコントローラ１００から供給されるリフレッシュ実行信号＃ＲＦおよびアクセスコントローラ９０から供給される外部アクセス実行信号＃ＥＸに従って行われる。
【００３９】
列デコーダ７０は、供給される列アドレスＡ０〜Ａ７に従って列ゲート５０を介してメモリセルアレイ３０内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。なお、列デコーダ７０によるビット線対の選択も、外部アクセス実行信号＃ＥＸに従って行われる。なお、列ゲート５０には、読み出し回路や書き込み回路が含まれており、入出力バッファ２０とメモリセルアレイ３０との間のデータのやり取りを可能とする。また、列ゲート５０内には、図示しないプリチャージ回路やセンスアンプ、プリアンプなども設けられている。
【００４０】
アドレスバッファ４０は、外部装置から与えられた複数のアドレスを他の内部回路に供給する回路である。本例では、２０ビットのアドレスＡ０〜Ａ１９が与えられている。下位８ビットのアドレスＡ０〜Ａ７は列アドレスとして列デコーダ７０に供給され、上位１２ビットのアドレスＡ８〜Ａ１９は行アドレスとして行デコーダ６０に供給されている。従って、１２ビットの行アドレスＡ８〜Ａ１９と８ビットの列アドレスＡ０〜Ａ７とによって、１メガワード（１６メガビット）のメモリセルを有するメモリセルアレイ３０の中から１ワード（１６ビット）分のメモリセルが選択される。
【００４１】
選択されたメモリセルに対応する１ワード分のデータは、入出力バッファ２０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、メモリセルアレイ３０内の１ワード分のメモリセルに同時にアクセスすることが可能である。
【００４２】
ＡＴＤ回路８０は、外部装置から供給された２０ビットのアドレスＡ０〜Ａ１９の中のいずれかに変化があるか否か検出し、変化が検出されたときには、アドレス遷移信号ＡＴＤ（ＡＴＤ信号）を生成する。また、ＡＴＤ回路８０は、行アドレスＡ８〜Ａ１９の中のいずれかに変化があるか否か検出し、変化が検出されたときには、行アドレス遷移信号ＲＡＴ（以下、「ＲＡＴ信号」と呼ぶ）を生成する。
【００４３】
アクセスコントローラ９０は、外部装置から供給されるチップセレクト信号＃ＣＳ、ライトイネーブル信号＃ＷＥおよびアウトプットイネーブル信号＃ＯＥと、ＡＴＤ回路８０から供給されるＡＴＤ信号およびＲＡＴ信号と、リフレッシュコントローラ１００から供給されるリフレッシュ要求信号ＲＦＲＥＱとに基づいて、行デコーダ６０および列デコーダ７０の動作を制御するとともに、入出力バッファ２０におけるデータの入出力を制御して、メモリセルアレイ３０へのデータの書き込みあるいは読み出しを制御する。なお、リフレッシュ要求信号ＲＦＲＥＱではなく、リフレッシュ実行信号＃ＲＦを用いるようにしてもよい。具体的には、アクセスコントローラ９０は、チップセレクト信号＃ＣＳがＬレベルでオペレーションモードとなっている場合に、ＡＴＤ信号およびＲＡＴ信号に同期して外部アクセス実行信号＃ＥＸを発生し、外部アクセス実行信号＃ＥＸを行デコーダ６０および列デコーダ７０に供給して、それぞれの動作を制御する。ただし、リフレッシュコントローラ１００においてリフレッシュ要求信号ＲＦＲＥＱが発生している場合には、上述したように、リフレッシュ実行信号＃ＲＦに従ってリフレッシュが実行された後に、外部アクセス実行信号＃ＥＸを発生する。
【００４４】
図５は、リフレッシュコントローラ１００の内部構成を示すブロック図である。リフレッシュコントローラ１００は、リフレッシュタイマ１１０と、リフレッシュ要求回路１１２と、リフレッシュアドレス発生回路１１４と、リフレッシュ実行回路１１６とを備えている。なお、リフレッシュ要求回路１１２が本発明のリフレッシュ要求部に相当し、リフレッシュ実行回路１１６が本発明のリフレッシュ実行部に相当する。
【００４５】
リフレッシュコントローラ１００は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭ、ＡＴＤ回路８０から供給されるＡＴＤ信号、およびチップセレクト信号＃ＣＳに基づいてメモリセルアレイ３０の内部リフレッシュを制御する。
【００４６】
リフレッシュタイマ１１０は、一定のリフレッシュサイクル毎にリフレッシュタイミング信号ＲＦＴＭを発生する回路である。リフレッシュタイマ１１０は、例えばリングオシレータによって構成される。リフレッシュサイクルタイムＴｒｃは、上述したように約３２μｓに設定されている。
【００４７】
リフレッシュ要求回路１１２は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、リフレッシュ要求信号ＲＦＲＥＱを発生する。このリフレッシュ要求信号ＲＦＲＥＱは、リフレッシュアドレス発生回路１１４およびリフレッシュ実行回路１１６に供給される。また、アクセスコントローラ９０にも供給される。
【００４８】
リフレッシュアドレス発生回路１１４は、リフレッシュ要求信号ＲＦＲＥＱの発生に応じて１２ビットのリフレッシュアドレスＲＡ８〜ＲＡ１９を発生する。リフレッシュアドレス発生回路１１４は、例えば１２ビットのカウンタにより構成される。
【００４９】
リフレッシュ実行回路１１６は、リフレッシュ要求信号ＲＦＲＥＱの発生に応じてリフレッシュ実行信号＃ＲＦを発生する。具体的には、上述したように、チップセレクト信号＃ＣＳがＬレベルでオペレーションモードとなっている場合には、リフレッシュ要求信号ＲＦＲＥＱが発生した後に発生するＡＴＤ信号に同期してリフレッシュ実行信号＃ＲＦを発生する。また、チップセレクト信号＃ＣＳがＨレベルでスタンバイモードとなっている場合には、リフレッシュ要求信号ＲＦＲＥＱが発生すると、これに同期してリフレッシュ実行信号＃ＲＦを発生する。
【００５０】
なお、このリフレッシュ要求回路１１２とリフレッシュ実行回路１１６の構成および動作については、さらに後述する。
【００５１】
Ｃ．リフレッシュコントローラの具体的な構成および動作：
図６は、リフレッシュコントローラ１００に含まれるリフレッシュ要求回路１１２およびリフレッシュ実行回路１１６の内部構成を示すブロック図である。
【００５２】
リフレッシュ要求回路１１２は、２つのＲＳフリップフロップ（以下、単に「ＦＦ」と呼ぶ）回路２０２，２０４と、第１のＦＦ回路２０２を制御するための第１のセット信号生成回路２０６および第１のリセット信号生成回路２０８と、第２のＦＦ回路２０４を制御するための第２のセット信号生成回路２１０および第２のリセット信号生成回路２１２とを備えている。第１のＦＦ回路２０２のセット端子（＃Ｓ）には第１のセット信号生成回路２０６から供給される第１のセット信号＃Ｓ１が入力され、リセット端子（＃Ｒ）には第１のリセット信号生成回路２０８から供給される第１のリセット信号＃ＲＳＴ１が入力されている。また、第２のＦＦ回路２０４のセット端子（＃Ｓ）には第２のセット信号生成回路２１０から供給される第２のセット信号＃Ｓ２が入力され、リセット端子（＃Ｒ）には第２のリセット信号生成回路２１２から供給される第２のリセット信号＃ＲＳＴ２が入力されている。
【００５３】
第１のセット信号生成回路２０６は、遅延回路（Ｄｅｌａｙ）２０６ａとトリガ回路（Ｔｒｉｇｇｅｒ）２０６ｂとで構成されている。第１のセット信号生成回路２０６は、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジに同期したパルス信号をセット信号＃Ｓ１として第１のＦＦ回路２０２のセット端子（＃Ｓ）に供給する。
【００５４】
第１のリセット信号生成回路２０８は、２つのインバータ２０８ａ，２０８ｂと、２入力のＮＡＮＤゲート２０８ｃとで構成されている。ＮＡＮＤゲート２０８ｃには、リフレッシュタイミング信号ＲＦＴＭと、第２のＦＦ回路２０４の出力Ｑ２０４とがそれぞれ対応するインバータ２０８ａ，２０８ｂで反転されて入力されている。ＮＡＮＤゲート２０８ｃの出力は、第１のリセット信号＃ＲＳＴ１として第１のＦＦ回路２０２のリセット端子（＃Ｒ）に入力されている。なお、第２のＦＦ回路２０４の出力Ｑ２０４がリフレッシュ要求信号ＲＦＲＥＱとして利用される。
【００５５】
第１のリセット信号生成回路２０８は、リフレッシュタイミング信号ＲＦＴＭおよびリフレッシュ要求信号ＲＦＲＥＱに応じたパルス信号を発生して、第１のリセット信号＃ＲＳＴ１として第１のＦＦ回路２０２のリセット端子（＃Ｒ）に供給する。
【００５６】
第２のセット信号生成回路２１０は、２入力のＮＯＲゲート２１０ａと、遅延回路２１０ｂと、２入力のＮＡＮＤゲート２１０ｃとで構成されている。ＮＯＲゲート２１０ａには、リフレッシュタイミング信号ＲＦＴＭおよび第２のＦＦ回路２０４の出力Ｑ２０４（リフレッシュ要求信号ＲＦＲＥＱ）が入力されている。ＮＡＮＤゲート２１０ｃには、第１のＦＦ回路２０２の出力Ｑ２０２を遅延回路２１０ｂによって遅延した遅延出力Ｑ２０２Ｄ（以下、単に「第１のＦＦ回路２０２の遅延出力Ｑ２０２Ｄ」と呼ぶ）と、ＮＯＲゲート２１０ａの出力ＧＡＴＥ（以下、「ＧＡＴＥ信号」とも呼ぶ）とが入力されている。ＮＡＮＤゲート２１０ｃの出力は、第２のセット信号＃Ｓ２として第２のＦＦ回路２０４のセット端子（＃Ｓ）に入力されている。
【００５７】
第２のセット信号生成回路２１０は、リフレッシュタイミング信号ＲＦＴＭと、リフレッシュ要求信号ＲＦＲＥＱと、第１のＦＦ回路２０２の遅延出力Ｑ２０２Ｄとに応じたパルス信号を第２のセット信号＃Ｓ２として第２のＦＦ回路２０４のセット端子（＃Ｓ）に供給する。
【００５８】
第２のリセット信号生成回路２１２は、遅延回路２１２ａとトリガ回路２１２ｂとで構成される。第２のリセット信号生成回路２１２は、後述するリフレッシュ実行回路１１６から供給される正論理のリフレッシュ実行信号ＲＦ（第３のＦＦ回路２２０の出力Ｑ２２２）の立ち上がりエッジタイミングに応じたパルス信号を、第２のリセット信号＃ＲＳＴ２として第２のＦＦ回路２０４のリセット端子（＃Ｒ）に供給する。
【００５９】
第２のＦＦ回路の出力Ｑ２０４は、リフレッシュ要求信号ＲＦＲＥＱとしてリフレッシュ実行回路１１６に供給されている。
【００６０】
リフレッシュ実行回路１１６は、第３のＦＦ回路２２２と、１つのインバータ２２４と、第３のＦＦ回路２２２を制御するための第３のセット信号生成回路２２６および第３のリセット信号生成回路２２８とを備えている。第３のＦＦ回路２２２のセット端子（＃Ｓ）には第３のセット信号生成回路２２６から供給される第３のセット信号＃Ｓ３が入力され、リセット端子（＃Ｒ）には第３のリセット信号生成回路２２８から供給される第３のリセット信号＃ＲＳＴ３が入力されている。
【００６１】
第３のＦＦ回路の出力Ｑ２２２のインバータ２２４による反転出力がリフレッシュ実行信号＃ＲＦとして出力される。
【００６２】
第３のセット信号生成回路２２６は、パルス発生回路（Ｐｕｌｓｅ）２２６ａと、２入力のＮＯＲゲート２２６ｂと、インバータ２２６ｃと、２入力のＮＡＮＤゲート２２６ｄとで構成される。ＮＯＲゲート２２６ｂには、チップセレクト信号＃ＣＳと、ＡＴＤ信号の立ち上がりエッジタイミングに同期してパルス発生回路２２６ａによって生成されるパルス信号とが入力されている。ＮＡＮＤゲート２２６ｄには、リフレッシュ要求信号ＲＦＲＥＱと、ＮＯＲゲート２２６ｂの出力をインバータ２２６ｃで反転したリフレッシュクロック信号ＣＬＫＲＦとが入力されている。ＮＡＮＤゲート２２６ｄの出力は、第３のセット信号＃Ｓ３として第３のＦＦ回路２２２のセット端子（＃Ｓ）に入力されている。第３のセット信号生成回路２２６は、チップセレクト信号＃ＣＳの信号レベルに応じて、以下のように異なったパルス信号を生成し、第３のセット信号＃Ｓ３として第３のＦＦ回路２２２のセット端子（＃Ｓ）に供給する。
【００６３】
１）チップセレクト信号＃ＣＳがＬレベル（アクティブ）、すなわち、図２に示したようにオペレーションモードである場合には、第３のセット信号生成回路２２６は、リフレッシュ要求信号ＲＦＲＥＱがＨレベル（アクティブ）の時に発生するＡＴＤ信号の立ち上がりエッジタイミングに同期したパルス信号を第３のセット信号＃Ｓ３として出力する。
【００６４】
２）チップセレクト信号＃ＣＳがＨレベル（非アクティブ）、すなわち、図２に示したようにスタンバイモードである場合には、ＡＴＤ信号の有無に関わらず、リフレッシュ要求信号ＲＦＲＥＱの立ち上がりエッジタイミングに同期したパルス信号を第３のセット信号＃Ｓ３として出力する。
【００６５】
第３のリセット信号生成回路２２８は、遅延回路２２８ａとトリガ回路２２８ｂとで構成される。第３のリセット信号生成回路２２８は、リフレッシュ実行信号＃ＲＦとして出力されるインバータ２２４の出力の立下りエッジタイミングに同期したパルス信号を第３のリセット信号＃ＲＳＴ３として第３のＦＦ回路２２２のリセット端子（＃Ｒ）に供給する。
【００６６】
なお、リフレッシュ要求回路１１２やリフレッシュ実行回路１１６に含まれる各遅延回路や、トリガ回路、パルス発生は、それぞれの機能や性能を実現する種々の一般的な回路を利用することができるので、ここではその説明を省略する。
【００６７】
以下では、リフレッシュ要求回路１１２およびリフレッシュ実行回路１１６の具体的な動作を、（１）スタンバイモード、（２）通常のオペレーションサイクル、（３）ロングレートのオペレーションサイクルに分けて説明する。
【００６８】
Ｃ１．スタンバイモード：
図７は、スタンバイモードにおけるリフレッシュ動作の開始を示すタイミングチャートである。スタンバイモードでは、チップセレクト信号＃ＣＳ（図７（ａ））がＨレベル（非アクティブ）であるので、ＡＴＤ信号の状態に関わらず、すなわち、アドレスＡ０〜Ａ１９（図７（ｂ））の変化の有無に関わらず、リフレッシュ実行回路１１６（図６）では、第３のセット信号生成回路２２６（図６）のＮＡＮＤゲート２２６ｄに入力されるリフレッシュクロック信号ＣＬＫＲＦ（図７（ｋ））がＨレベルに保たれる。従って、リフレッシュ要求信号ＲＦＲＥＱ（図７（ｊ））がＮＡＮＤゲート２２６ｄで反転されて、第３のセット信号＃Ｓ３（図７（ｌ））として第３のＦＦ回路２２２に入力される。
【００６９】
時刻ｔ１では、リフレッシュタイマ１１０（図５）から供給されるリフレッシュタイミング信号ＲＦＴＭ（図７（ｄ））がＨレベルに立ち上がると、これによって、リフレッシュ動作を開始すべきことがリフレッシュ要求回路１１２（図６）に通知される。リフレッシュ要求回路１１２では、時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭがＨレベル（アクティブ）に立ち上がると、第１のセット信号生成回路２０６によって第１のセット信号＃Ｓ１（図７（ｇ））としてＬレベルに立ち下がるパルス信号が発生する。第１のセット信号＃Ｓ１が発生すると、これに応じて第１のＦＦ回路２０２の図示しない出力Ｑ２０２がＨレベルに立ち上がり、遅延出力Ｑ２０２Ｄ（図７（ｈ））もＨレベルに立ち上がる。また、リフレッシュタイミング信号ＲＦＴＭがＬレベル（非アクティブ）に立ち下がると、第１のリセット信号生成回路２０８によって第１のリセット信号＃ＲＳＴ１（図７（ｆ））としてＬレベルに立ち下がるパルス信号が発生する。第１のリセット信号＃ＲＳＴ１が発生すると、これに応じて第１のＦＦ回路２０２の出力Ｑ２０２がＬレベルに立ち下がり、遅延出力Ｑ２０２ＤもＬレベルに立ち下がる。
【００７０】
第２のセット信号生成回路２１０のＮＡＮＤゲート２１０ｃに入力されるＧＡＴＥ信号（図７（ｅ））は、リフレッシュ要求信号ＲＦＲＥＱ（図７（ｊ））がＬレベル（非アクティブ）で、リフレッシュタイミング信号ＲＦＴＭがＬレベル（非アクティブ）になると、Ｈレベルに変化する。そして、第１のＦＦ回路２０２の遅延出力Ｑ２０２ＤがＨレベルで、ＧＡＴＥ信号がＨレベルとなると、これに応じてＮＡＮＤゲート２１０ｃの出力である第２のセット信号＃Ｓ２（図７（ｉ））としてＬレベルに立ち下がるパルス信号が発生する。要するに、リフレッシュ要求信号ＲＦＲＥＱがＬレベル（非アクティブ）のときに、リフレッシュタイミング信号ＲＦＴＭがＬレベル（非アクティブ）になると、これに応じて第２のセット信号生成回路２１０により第２のセット信号＃Ｓ２が発生する。なお、遅延回路２１０ｂの遅延量は、リフレッシュタイミング信号ＲＦＴＭがＨレベルの間に遅延出力Ｑ２０２ＤがＨレベルに立ち上がり、リフレッシュ要求信号ＲＦＲＥＱがＨレベルになった後にＬレベルに立ち下がるようにして、ＧＡＴＥ信号がＨレベルになったときにセット信号＃Ｓ２が発生するように調整されている。
【００７１】
第２のセット信号＃Ｓ２が発生すると、これに応じて第２のＦＦ回路２０４の出力Ｑ２０４、すなわち、リフレッシュ要求信号ＲＦＲＥＱ（図７（ｊ））がＨレベル（アクティブ）に立ち上がる。
【００７２】
リフレッシュ要求信号ＲＦＲＥＱがＨレベル（アクティブ）になると、リフレッシュ実行回路１１６（図６）では、上述したように第３のセット信号＃Ｓ３としてＬレベルに立ち下がるパルス信号が発生し、これに応じて第３のＦＦ回路２２２の出力Ｑ２２２がＨレベルに立ち上がる。また、出力Ｑ２２２をインバータ２２４で反転したリフレッシュ実行信号＃ＲＦ（図７（ｍ））がＬレベル（アクティブ）に立ち下がって、リフレッシュ動作が直ちに開始される。
【００７３】
なお、リフレッシュ実行信号＃ＲＦがＬレベルになって第２のリセット信号生成回路２１２の遅延回路２１２ａで規定される一定の時間経過後に、第２のリセット信号生成回路２１２から第２のリセット信号＃ＲＳＴ２（図７（ｏ））が発生し、第２のＦＦ回路２０４がリセットされてリフレッシュ要求信号ＲＦＲＥＱがＬレベル（非アクティブ）になると、リフレッシュ要求が解除される。
【００７４】
また、リフレッシュ実行信号＃ＲＦがＬレベルになって第３のリセット信号生成回路２２８の遅延回路２２８ａで規定される一定の時間経過後に、第３のリセット信号生成回路２２８から第３のリセット信号＃ＲＳＴ３（図７（ｎ））が発生すると、第３のＦＦ回路２２２がリセットされてリフレッシュ実行信号＃ＲＦがＨレベル（非アクティブ）になると、リフレッシュ動作が終了される。
【００７５】
時刻ｔ２において再びリフレッシュタイミング信号ＲＦＴＭがＨレベルに立ち上がると、時刻ｔ１における場合と同様にしてリフレッシュ実行信号＃ＲＦが発生してリフレッシュ動作が実行される。
【００７６】
以上説明したように、本例のリフレッシュコントローラ１００では、スタンバイモード中にリフレッシュタイミング信号ＲＦＴＭが発生した場合、リフレッシュタイミング信号ＲＦＴＭの発生に応じてリフレッシュ要求信号ＲＦＲＥＱを発生させ、リフレッシュ要求信号ＲＦＲＥＱの発生に応じてリフレッシュ実行信号＃ＲＦを発生させてリフレッシュ動作を実行させることができる。
【００７７】
Ｃ２．通常のオペレーションサイクル：
図８は、通常のオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。通常のオペレーションサイクルにおいては、基本的にアドレスＡ０〜Ａ１９（図８（ｂ））は１サイクル周期（オペレーションサイクルタイム）Ｔａｃごとに変化し、これに応じてＡＴＤ信号（図８（ｃ））が発生する。時刻ｔ１１では、リフレッシュ要求信号ＲＦＲＥＱ（図８（ｊ））がＬレベル（非アクティブ）であるので、ＡＴＤ信号がＬレベル（非アクティブ）に立ち下がると、これに応じて外部アクセス実行信号＃ＥＸ（図８（ｐ））がＬレベル（アクティブ）に立ち下がる。そして、時刻ｔ２１においてＡＴＤ信号がＨレベル（アクティブ）に立ち上がると、これに応じて外部アクセス実行信号＃ＥＸがＨレベル（非アクティブ）に立ち上がる。これにより、リードまたはライトサイクルが実行される。
【００７８】
時刻ｔ１１から時刻ｔ１２までのオペレーションサイクル中の時刻ｔ１１１においてリフレッシュタイミング信号ＲＦＴＭ（図８（ｄ））がＨレベル（アクティブ）に立ち上がると、これに応じてリフレッシュ要求信号ＲＦＲＥＱ（図８（ｊ））がＨレベル（アクティブ）に立ち上がる。ここまでの動作は、図７に示したスタンバイモードにおける動作と同じである。
【００７９】
オペレーションサイクルでは、チップセレクト信号＃ＣＳ（図８（ａ））がＬレベル（アクティブ）であるので、第３のセット信号生成回路２２６のＮＡＮＤゲート２２６ｄに入力されるリフレッシュクロック信号ＣＬＫＲＦ（図８（ｋ））にはＡＴＤ信号に応じたパルス信号が発生する。ＮＡＮＤゲート２２６ｄの出力である第３のセット信号＃Ｓ３（図８（ｌ））には、リフレッシュ要求信号ＲＦＲＥＱ（図８（ｊ））がＨレベル（アクティブ）である場合において、リフレッシュクロック信号ＣＬＫＲＦの発生に応じたパルス信号が発生する。
【００８０】
従って、リフレッシュ要求信号ＲＦＲＥＱがＨレベル（アクティブ）になった後、次のＡＴＤ信号の立ち上がりエッチの時刻ｔ１２では、ＡＴＤ信号の変化に応じてリフレッシュクロック信号ＣＬＫＲＦがＨレベルに立ち上がり、これに応じて第３のセット信号＃Ｓ３としてＬレベルに立ち下がるパルス信号が発生する。第３のセット信号＃Ｓ３が発生すると、これに応じてリフレッシュ実行信号＃ＲＦ（図８（ｍ））がＬレベル（アクティブ）になって、リフレッシュ動作が開始される。
【００８１】
なお、第２のリセット信号＃ＲＳＴ２（図８（ｏ））および第３のリセット信号＃ＲＳＴ３（図８（ｎ））による動作は、図７に示したスタンバイモードにおける動作と同じである。
【００８２】
また、外部アクセス実行信号＃ＥＸ（図８（ｐ））は、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）からＨレベル（非アクティブ）になった後、Ｌレベル（アクティブ）になり、リードまたはライトサイクルが実行される
【００８３】
以上説明したように、リフレッシュコントローラ１００では、通常のオペレーションサイクル中にリフレッシュタイミング信号ＲＦＴＭが発生した場合、リフレッシュタイミング信号ＲＦＴＭの発生に応じてリフレッシュ要求信号ＲＦＲＥＱを発生させた後、次のオペレーションサイクルにおけるＡＴＤ信号の発生に同期してリフレッシュ実行信号＃ＲＦを発生させてリフレッシュ動作を実行させることができる。
【００８４】
Ｃ３．ロングレートのオペレーションサイクル：
図９は、ロングレートのオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。図８で説明した通常のオペレーションサイクルでは、オペレーションサイクルタイムＴａｃよりもリフレッシュサイクルタイムＴｒｃのほうがかなり長く、複数回のオペレーションサイクルに１回リフレッシュサイクルが実行される。これに対し、図９では、アドレスＡ０〜Ａ１９（図９（ｂ））が時刻ｔ２１の直前で変化してから時刻ｔ２２の直前で再び変化するまでのオペレーションサイクルの期間（オペレーションサイクルタイムＴａｃ’）中に、リフレッシュタイミング信号ＲＦＴＭが２回Ｈレベルに立ち上がり、リフレッシュサイクルが２回発生する場合、いわゆるロングレートのオペレーションサイクルの場合を示している。また、時刻ｔ２２以降では、オペレーションサイクルタイムＴａｃごとにアドレスＡ０〜Ａ１９が変化する通常のオペレーションサイクルの場合を示している。なお、チップセレクト信号＃ＣＳ（図９（ａ））はＬレベル（アクティブ）である。
【００８５】
ロングレートのオペレーションサイクル中の時刻ｔ２１１においてリフレッシュタイミング信号ＲＦＴＭ（図９（ｄ））がＨレベルに立ち上がると、通常のオペレーションサイクルの場合と同様に、これに応じてリフレッシュ要求信号ＲＦＲＥＱ（図９（ｊ））がＨレベルに立ち上がる。そして、リフレッシュタイミング信号ＲＦＴＭがＬレベルになると、第１のＦＦ回路２０２はリセットされ、これに応じて遅延出力Ｑ２０２ＤはＬレベルになる。
【００８６】
ロングレートのオペレーションサイクル中の時刻ｔ２１２においてリフレッシュタイミング信号ＲＦＴＭが再びＨレベルに立ち上がると、スタンバイモードにおける場合と同様に、第１のセット信号＃Ｓ１（図９（ｅ））が発生し、第１のＦＦ回路２０２がセットされて、これに応じて遅延出力Ｑ２０２Ｄ（図９（ｈ））がＨレベルに立ち上がる。
【００８７】
しかしながら、時刻ｔ２１２において再びリフレッシュタイミング信号ＲＦＴＭが発生しても、時刻ｔ２１１における１回目のリフレッシュタイミング信号ＲＦＴＭの発生によってリフレッシュ要求信号ＲＦＲＥＱがＨレベルとなっているので、リフレッシュタイミング信号ＲＦＴＭがＬレベルになっても第１のリセット信号＃ＲＳＴ１が発生しないため、第１のＦＦ回路２０２がリセットされず、遅延出力Ｑ２０２ＤはＨレベルに保たれる。
【００８８】
リフレッシュ要求信号ＲＦＲＥＱがＨレベル（アクティブ）になると、通常のオペレーションサイクルの場合と同様に、次のＡＴＤ信号（図９（ｃ））の立ち上がりエッジの時刻ｔ２２では、ＡＴＤ信号の変化に応じてリフレッシュクロック信号ＣＬＫＲＦ（図９（ｋ））としてＨレベルに立ち上がるパルス信号が発生し、これに応じて第３のセット信号＃Ｓ３（図９（ｌ））としてＬレベルに立ち下がるパルス信号が発生する。第３のセット信号＃Ｓ３が発生すると、リフレッシュ実行信号＃ＲＦ（図９（ｍ））がＬレベル（アクティブ）になって、時刻ｔ２１１におけるリフレッシュタイミング信号ＲＦＴＭの１回目の発生に対応するリフレッシュ動作が開始される。
【００８９】
なお、第２のリセット信号＃ＲＳＴ２（図９（ｏ））および第３のリセット信号＃ＲＳＴ３（図９（ｎ））による動作は、図７に示したスタンバイモードにおける動作と同じである。
【００９０】
また、外部アクセス実行信号＃ＥＸ（図９（ｐ））は、通常のオペレーションサイクルにおける場合と同様に、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）からＨレベル（非アクティブ）になった後、Ｌレベル（アクティブ）になり、リードまたはライトサイクルが実行される。
【００９１】
１回目のリフレッシュタイミング信号ＲＦＴＭの発生に応じてリフレッシュ実行信号＃ＲＦがＬレベルになって、第２のリセット信号生成回路２１２から第２のリセット信号＃ＲＳＴ２が発生すると、リフレッシュ要求信号ＲＦＲＥＱはＬレベル（非アクティブ）になり、リフレッシュ要求が解除される。
【００９２】
リフレッシュ要求信号ＲＦＲＥＱがＬレベルになると、第２のセット信号生成回路２１０のＮＡＮＤゲート２１０ｃに入力されるＧＡＴＥ信号がＨレベルになる。また、ＮＡＮＤゲート２１０ｃに入力される第１のＦＦ回路２０２の遅延出力Ｑ２０２Ｄも、上述したように時刻ｔ２１２における２回目のリフレッシュタイミング信号ＲＦＴＭの発生によってＨレベルに保たれている。これにより、第２のセット信号＃Ｓ２（図９（ｉ））としてＬレベルに立ち下がるパルス信号が発生する。
【００９３】
また、リフレッシュ要求信号ＲＦＲＥＱがＬレベルになると、第１のリセット信号生成回路２０８により第１のリセット信号＃ＲＳＴ１が発生し（Ｌレベルに立ち下がり）、これに応じて第１のＦＦ回路２０２がリセットされて、遅延出力Ｑ２０２ＤもＬレベルに立ち下がる。
【００９４】
第２のセット信号＃Ｓ２が発生すると、これに応じてリフレッシュ要求信号ＲＦＲＥＱが再びＨレベル（アクティブ）に立ち上がる。リフレッシュ要求信号ＲＦＲＥＱが再びＨレベルになると、通常のオペレーションサイクルの場合と同様に、次のＡＴＤ信号の立ち上がりエッジの時刻ｔ２３では、ＡＴＤ信号の変化に応じてリフレッシュクロック信号ＣＬＫＲＦがＨレベルに立ち上がり、これに応じて第３のセット信号＃Ｓ３としてＬレベルに立ち下がるパルス信号が発生する。第３のセット信号＃Ｓ３が発生すると、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）になって、時刻ｔ２１２におけるリフレッシュタイミング信号ＲＦＴＭの２回目の発生に対応するリフレッシュ動作が開始される。
【００９５】
以上説明したように、本例のリフレッシュコントローラ１００では、連続して同じアドレスがアクセスされるロングレートのオペレーションサイクル中に、リフレッシュタイミング信号ＲＦＴＭが２回発生した場合、その後アドレスＡ０〜Ａ１９の変化によって発生するＡＴＤ信号に同期して１回目のリフレッシュタイミング信号ＲＦＴＭの発生に対応するリフレッシ要求信号ＲＦＲＥＱを発生してリフレッシュ動作を開始させることができる。このとき、１回目のリフレッシュタイミング信号ＲＦＴＭの発生に対応するリフレッシュ要求信号ＲＦＲＥＱの発生が解除されて、２回目のリフレッシュタイミング信号ＲＦＴＭの発生に対応するリフレッシュ要求信号ＲＦＲＥＱが再び発生するまで、リフレッシュタイミング信号ＲＦＴＭの発生に応じてセットされる第１のＦＦ回路２０２の遅延出力Ｑ２０２ＤをＨレベルに保持することができる。これにより、１回目のリフレッシュタイミング信号ＲＦＴＭに対応するリフレッシュ要求信号ＲＦＲＥＱの解除後、再び２回目のリフレッシュタイミング信号ＲＦＴＭに対応するリフレッシュ要求信号ＲＦＲＥＱを発生させることができる。そして、その後発生するＡＴＤ信号に同期して２回目のリフレッシュタイミング信号ＲＦＴＭの発生に対応するリフレッシュ動作を開始させることができる。
【００９６】
従って、連続して同じアドレスがアクセスされるロングレートのオペレーションサイクル中に、リフレッシュタイミング信号ＲＦＴＭが２回発生した場合において、３回目のリフレッシュタイミング信号ＲＦＴＭが発生するまでの間に、アドレスＡ０〜Ａ１９を変化させて２回のオペレーションサイクルを発生させるようにすれば、３回目のリフレッシュタイミング信号ＲＦＴＭが発生するまでに２回のリフレッシュを実行することができる。これにより、全てのメモリセルをリフレッシュするのに必要なリフレッシュタイムＴｓｕｍを、ロングレートのオペレーションサイクルが発生しない場合のリフレッシュタイムと実効的に等しくすることができる。よって、本例のリフレッシュコントローラを用いれば、従来のロングレートの長さがリフレッシュサイクルタイムＴｒｃの長さに制限されていたのに比べて、リフレッシュサイクルタイムＴｒｃの２倍の長さまでその制限を緩和することができる。
【００９７】
Ｄ．電子機器への適用例：
図１０は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【００９８】
図１１は、図１０の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【００９９】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１０を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１００】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１０は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１０１】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の一実施例としてのメモリチップ１０の端子構成を示す説明図である。
【図２】チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１０の動作状態の区分を示す説明図である。
【図３】メモリチップ１０の動作の概要を示すタイミングチャートである。
【図４】メモリチップ１０の内部構成を示すブロック図である。
【図５】リフレッシュコントローラ１００の内部構成を示すブロック図である。
【図６】リフレッシュコントローラ１００に含まれるリフレッシュ要求回路１１２およびリフレッシュ実行回路１１６の内部構成を示すブロック図である。
【図７】スタンバイモードにおけるリフレッシュ動作の開始を示すタイミングチャートである。
【図８】通常のオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。
【図９】ロングレートのオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。
【図１０】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図１１】図１０の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
１０…メモリチップ
２０…入出力バッファ
３０…メモリセルアレイ
４０…アドレスバッファ
５０…列ゲート
６０…行デコーダ
７０…列デコーダ
８０…アドレス遷移検出（ＡＴＤ）回路
９０…アクセスコントローラ
１００…リフレッシュコントローラ
１１０…リフレッシュタイマ
１１２…リフレッシュ要求回路
１１４…リフレッシュアドレス発生回路
１１６…リフレッシュ実行回路
２０２…第１のＲＳフリップフロック回路（ＦＦ回路）
２０４…第２のＲＳフリップフロック回路（ＦＦ回路）
２０６…第１のセット信号生成回路
２０６ａ…遅延回路
２０６ｂ…トリガ回路
２０８…第１のリセット信号生成回路
２０８ａ，２０８ｂ…インバータ
２０８ｃ…ＮＡＮＤゲート
２１０…第２のセット信号生成回路
２１０ａ…ＮＯＲゲート
２１０ｂ…遅延回路
２１０ｃ…ＮＡＮＤゲート
２１２…第２のリセット信号生成回路
２１２ａ…遅延回路
２１２ｂ…トリガ回路
２２２…第３のＲＳフリップフロック回路（ＦＦ回路）
２２４…インバータ
２２６…第３のセット信号生成回路
２２６ａ…パルス発生回路
２２６ｂ…ＮＯＲゲート
２２６ｃ…インバータ
２２８…第３のリセット信号生成回路
２２８ａ…遅延回路
２２８ｂ…トリガ回路
７００…携帯電話機
７１０…本体部
７２０…蓋部
７２２…送話部
７１２…キーボード
７１４…液晶表示部
７１６…受話部
７１８…本体アンテナ部
７３０…ＣＰＵ
７３２…ＬＣＤドライバ
７４０…ＳＲＡＭ
７４２…ＶＳＲＡＭ
７４４…ＥＥＰＲＯＭ
【発明の属する技術分野】
この発明は、半導体メモリ装置のリフレッシュ制御に関する。
【０００２】
【従来の技術】
半導体メモリ装置としては、一般的にＤＲＡＭやＳＲＡＭが用いられている。良く知られているように、ＤＲＡＭはＳＲＡＭに比べて安価で大容量であるが、リフレッシュ動作が必要である。一方、ＳＲＡＭはリフレッシュ動作は不要で使い易いが、ＤＲＡＭに比べて高価であり、また容量が小さい。
【０００３】
ＤＲＡＭとＳＲＡＭの利点を両方備えるように開発された半導体メモリ装置として、仮想ＳＲＡＭ（ＶＳＲＡＭ，Ｖｉｒｔｕａｌｌｙ Ｓｔａｔｉｃ ＲＡＭ）が知られている。仮想ＳＲＡＭ（「擬似ＳＲＡＭ（ＰＳＲＡＭ，Ｐｓｅｕｄｏ Ｓｔａｔｉｃ ＲＡＭ ）」とも呼ばれる）は、ＤＲＡＭと同じダイナミック型のメモリセルを含むメモリセルアレイを備えているとともに、リフレッシュコントローラ（リフレッシュ制御部）を内蔵しており、リフレッシュ動作を内部で実行している。このため、仮想ＳＲＡＭに接続される外部装置（例えばＣＰＵ）は、リフレッシュ動作を意識せずに仮想ＳＲＡＭにアクセス（データの読み出しや書き込み）することが可能である。このような仮想ＳＲＡＭの特徴は、「リフレッシュの透過性」と呼ばれる。
【０００４】
従来の仮想ＳＲＡＭでは、半導体メモリ装置の動作状態に応じたリフレッシュ動作が実行されている。例えば、リフレッシュコントローラは、外部からのアクセスが実行される動作状態（以下、「オペレーションモード」と呼ぶ）の場合、リフレッシュタイマから発生するリフレッシュタイミング信号の発生後に、外部アクセスのタイミングを示す外部アクセスタイミング信号に応じてリフレッシュ実行タイミングを決定して、リフレッシュ動作を実行させている。また、外部からのアクセスが実行されない動作状態（以下、「スタンバイモード」と呼ぶ）の場合、リフレッシュタイミング信号の発生に応じてリフレッシュ実行タイミングを決定して、リフレッシュ動作を実行させている。
【０００５】
また、リフレッシュタイミング信号の発生サイクル（以下「リフレッシュサイクル」と呼ぶ）のサイクル時間（リフレッシュサイクルタイム）は、例えば、以下のように設定されている。すなわち、従来の仮想ＳＲＡＭでは、メモリセルを行単位でリフレッシュする構成となっている。このため、リフレッシュサイクルタイムをＴｒｃとし、メモリセルアレイの行数をｍ（ｍは１以上の整数）とすると、全てのメモリセルをリフレッシュするのに必要なリフレッシュタイムＴｓｕｍは、リフレッシュサイクルタイムＴｒｃをｍ倍した値（ｍ・Ｔｒｃ）となる。このとき、１つのメモリセルのリフレッシュは、リフレッシュタイムＴｓｕｍごとに１回実行されることになるため、リフレッシュサイクルタイムＴｒｃの値は、各メモリセルのリフレッシュがリフレッシュタイムＴｓｕｍごとに１回であってもデータ保持可能なように設定されている。
【０００６】
なお、仮想ＳＲＡＭにおけるリフレッシュ動作については、例えば、特許文献１に記載されている。
【０００７】
【特許文献１】
特開２００２−７４９４５号公報
【０００８】
【発明が解決しようとする課題】
ところで、従来の仮想ＳＲＡＭでは、外部アクセスタイミング信号は、外部から入力されるアドレスの変化に応じて発生させている。このため、仮に、リフレッシュタイミング信号が発生していても、アドレスの変化が発生しないと外部アクセスタイミング信号が発生しないので、リフレッシュ実行タイミングが決定されずにリフレッシュが延期されることになる。
【０００９】
リフレッシュが延期されると、その分だけリフレッシュタイムＴｓｕｍが長くなることになり、この結果、各メモリセルのリフレッシュの間隔が長くなって、データ保持できなくなる可能性が高くなる。この問題を解決するために、従来の仮想ＳＲＡＭでは、「所定時間以上連続で、同じアドレスをアクセスし続けてはいけない」という制限（「ロングレート制限」とも呼ぶ）を設けて対応していることが一般的である。通常、ロングレートの制限は、リフレッシュが延期されることのないように、リフレッシュサイクルタイムＴｒｃよりも長くならないように、リフレッシュサイクルタイムＴｒｃに等しい長さ以下に設定されている。
【００１０】
しかしながら、ＳＲＡＭにはロングレート制限がないため、従来の仮想ＳＲＡＭは、リフレッシュの透過性の点で改善の余地があり、このロングレート制限の緩和が望まれている。
【００１１】
この発明は、上述した従来の課題を解決するためになされたものであり、仮想ＳＲＡＭのような半導体メモリ装置のロングレート制限を緩和することができる技術を提供することを目的とする。
【００１２】
【課題を解決するための手段およびその作用・効果】
上記目的を達成するために、本発明による半導体メモリ装置は、ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイと、外部装置からのアクセス動作の実行タイミングの決定に使用される外部アクセスタイミング信号を発生する外部アクセスタイミング信号発生部と、前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部とを備えている。前記リフレッシュ制御部は、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマと、前記リフレッシュタイミング信号に応じて発生する所定のタイミング信号に従って前記リフレッシュ動作の開始要求を示すリフレッシュ要求信号を発生するリフレッシュ要求部と、前記リフレッシュ要求信号に少なくとも応じて、前記メモリセルアレイに前記リフレッシュ動作を実行させるリフレッシュ実行部とを備えている。そして、前記リフレッシュ実行部が、前記リフレッシュ要求信号の発生後に、前記外部アクセスタイミング信号によって前記リフレッシュ動作の実行タイミングを決定し、決定された前記実行タイミングに従って前記メモリセルアレイに前記リフレッシュ動作を実行させる特定のリフレッシュモードにおいて、前記リフレッシュ要求部は、第１番目の前記リフレッシュタイミング信号の発生後、前記外部アクセスタイミング信号が発生する前に第２番目の前記リフレッシュタイミング信号が発生した場合に、前記第１番目のリフレッシュタイミング信号に応じて発生した第１番目の前記所定のタイミング信号に従って第１番目の前記リフレッシュ要求信号を発生するとともに、第３番目の前記リフレッシュタイミング信号が発生するまでの期間内で、前記リフレッシュ実行部において、最初に発生した前記外部アクセスタイミング信号によって前記第１番目のリフレッシュ要求信号に対応する第１番目の前記実行タイミングが決定されるまで、前記第１番目のリフレッシュ要求信号の発生を維持する。また、前記第１番目の実行タイミングが決定されて前記第１番目のリフレッシュ要求信号を解除した後に、前記第２番目のリフレッシュタイミング信号に応じて発生していた第２番目の前記所定のタイミング信号に従って第２番目の前記リフレッシュ要求信号を発生するとともに、前記第２番目のリフレッシュ要求信号が発生するまで前記第２番目の所定のタイミング信号の発生を維持することができる。
【００１３】
上記構成の半導体メモリ装置によれば、第１番目のリフレッシュタイミング信号の発生後、外部アクセスタイミング信号が発生する前に第２番目のリフレッシュタイミング信号が発生した場合に、第３番目のリフレッシュタイミング信号が発生するまでの期間内で、最初に発生する外部アクセスタイミング信号によって第１番目のリフレッシュタイミング信号に対応する第１番目の実行タイミングを決定し、次に発生する外部アクセスタイミング信号によって第２番目のリフレッシュタイミング信号に対応する第２番目の前記実行タイミングを決定することができる。
【００１４】
これにより、第１番目のリフレッシュタイミング信号の発生後、外部アクセスタイミング信号が発生する前に第２番目のリフレッシュタイミング信号が発生した場合においても、第３番目のリフレッシュタイミング信号が発生するまでの期間内で、第１番目と第２番目のリフレッシュタイミング信号に対応する第１番目と第２番目の実行タイミングを決定してリフレッシュ動作を実行させることができるので、従来の課題で説明したリフレッシュ動作が延期されることによってリフレッシュタイムが長くなるという問題を解決することができる。この結果、「所定時間以上連続で、同じアドレスをアクセスし続けてはいけない」というロングレート制限を、リフレッシュタイミング信号が発生するサイクルの２倍まで緩和することが可能である。
【００１５】
なお、前記リフレッシュ要求部は、
前記リフレッシュタイミング信号の発生に応じて前記所定のタイミング信号を発生し、前記所定のタイミング信号発生時に前記リフレッシュ要求信号が既に発生していた場合には前記所定のタイミング信号の発生を維持する第１のフリップフロップ回路と、
前記所定のタイミング信号に従って前記リフレッシュ要求信号を発生し、前記リフレッシュ実行部で前記リフレッシュ実行タイミングが決定されるまで前記リフレッシュ要求信号の発生を維持する第２のフリップフロップ回路とを備えるように構成することが好ましい。
【００１６】
こうすれば、容易に上記発明のリフレッシュ要求回路を実現することが可能となる。
【００１７】
なお、本発明は、種々の形態で実現することが可能であり、例えば、半導体メモリ装置、半導体メモリ装置のリフレッシュ制御方法、および、半導体メモリ装置を備えた電子機器等の形態で実現することができる。
【００１８】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
Ｂ．半導体メモリ装置内部の全体構成：
Ｃ．リフレッシュコントローラの具体的な構成および動作：
Ｃ１．スタンバイサイクル時：
Ｃ２．通常のオペレーションサイクル時：
Ｃ３．ロングレートのオペレーションサイクル時：
Ｄ．電子機器への適用例：
【００１９】
Ａ．半導体メモリ装置の端子構成と動作状態の概要：
図１は、本発明の半導体メモリ装置の一実施例としてのメモリチップ１０の端子構成を示す説明図である。メモリチップ１０は、以下のような端子を有している。
【００２０】
Ａ０〜Ａ１９：アドレス入力端子（２０本），
＃ＣＳ：チップセレクト入力端子，
＃ＷＥ：ライトイネーブル入力端子，
＃ＯＥ：アウトプットイネーブル入力端子（出力許可信号入力端子），
ＩＯ０〜ＩＯ１５：入出力データ端子（１６本）。
【００２１】
なお、以下の説明では、端子名と信号名とに同じ符号を用いている。端子名（信号名）の先頭に「＃」が付されているものは、負論理であることを意味している。アドレス入力端子Ａ０〜Ａ１９と入出力データ端子ＩＯ０〜ＩＯ１５はそれぞれ複数本設けられているが、図１では簡略化されて描かれている。また、電源端子等の以下の説明で特に必要としない他の端子は省略されている。
【００２２】
このメモリチップ１０は、通常の非同期型ＳＲＡＭと同じ手順でアクセスすることが可能な仮想ＳＲＡＭ（ＶＳＲＡＭ）として構成されている。ただし、ＳＲＡＭと異なり、ダイナミック型のメモリセルが用いられているので、所定期間内にリフレッシュが必要となる。このため、メモリチップ１０の内部には、後述するリフレッシュコントローラ１００が内蔵されている。このリフレッシュコントローラ１００が本発明のリフレッシュ制御部に相当する。本明細書では、外部装置（制御装置）からのデータの読み出しや書き込みの動作を「外部アクセス」あるいは単に「アクセス」と呼び、内蔵されたリフレッシュコントローラによるリフレッシュ動作を「内部リフレッシュ」または単に「リフレッシュ」と呼ぶ。また、リフレッシュを「ＲＦ」と略す場合もある。
【００２３】
メモリチップ１０の内部には、入力されたアドレスＡ０〜Ａ１９の中のいずれか１ビット以上が変化したことを検出するためのアドレス遷移検出回路８０が設けられている。そして、メモリチップ１０内の回路は、アドレス遷移検出回路８０から供給されるアドレス遷移信号に基づいて動作する。例えば、外部アクセスと内部リフレッシュとの調停は、アドレス遷移信号に基づいて行われる。このアドレス遷移検出回路８０が本発明の外部アクセスタイミング信号発生部に相当する。なお、以下の説明では、アドレス遷移検出回路８０を「ＡＴＤ回路」と呼び、アドレス遷移信号ＡＴＤを「ＡＴＤ信号」と呼ぶ。
【００２４】
図１に示すチップセレクト信号＃ＣＳは、メモリチップ１０の動作状態を制御するための信号である。図２は、チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１０の動作状態の区分を示す説明図である。なお、本明細書において、「Ｈレベル」は２値信号の２つのレベルのうちの「１」レベルを意味し、「Ｌレベル」は「０」レベルを意味している。
【００２５】
チップセレクト信号＃ＣＳがＬレベル（アクティブ）のときは、内部の動作状態がオペレーションモードとなり、リード／ライト・オペレーションサイクル（以下、単に「オペレーションサイクル」または「リード／ライトサイクル」とも呼ぶ）が行われる。オペレーションサイクルでは、外部アクセスの実行が可能であり、適時、内部リフレッシュが実行される。
【００２６】
チップセレクト信号＃ＣＳがＨレベルのときには、内部の動作状態がスタンバイモードとなり、スタンバイサイクルが行われる。スタンバイサイクルでは、外部アクセスの実行が禁止されるため、すべてのワード線が非活性状態とされる。但し、内部リフレッシュが行われるときには、後述するようにリフレッシュコントローラ１００で発生するリフレッシュアドレスで指定されたワード線は活性化される。
【００２７】
なお、リフレッシュ動作は、オペレーションサイクルでは第１のリフレッシュモードに従って実行され、スタンバイサイクルでは第２のリフレッシュモードに従って実行される。第１のリフレッシュモードでは、後述するようにリフレッシュコントローラ１００でリフレッシュタイミング信号が発生した後に、ＡＴＤ信号に同期してリフレッシュ動作が開始される。一方、第２のリフレッシュモードでは、リフレッシュタイミング信号が発生すると直ちにリフレッシュ動作が開始される。第２のリフレッシュモードでのリフレッシュ動作はＡＴＤ信号と非同期に行われるので、アドレスＡ０〜Ａ１９の入力は不要である。このように、このメモリチップ１０は、２つの動作状態にそれぞれ適したリフレッシュモードに従ってリフレッシュを実行する。
【００２８】
なお、本明細書において、「ある信号がＡＴＤ信号に同期する」という文言は、その信号がＡＴＤ信号のエッジと同じ時刻に発生することを必ずしも意味している訳ではなく、ＡＴＤ信号のエッジと一定の時間的な関係を保って発生することを意味している。
【００２９】
図１に示すアドレスＡ０〜Ａ１９は、２０ビットであり、１メガワードのアドレスを指定する。また、入出力データＩＯ０〜ＩＯ１５は、１ワード分の１６ビットのデータである。すなわち、アドレスＡ０〜Ａ１９の１つの値は１６ビット（１ワード）に対応しており、一度に１６ビットの入出力データＩＯ０〜ＩＯ１５を入出力することができる。
【００３０】
オペレーションサイクルにおいては、ライトイネーブル信号＃ＷＥがＬレベルになるとライトサイクルが実行され、Ｈレベルになるとリードサイクルが実行される。また、アウトプットイネーブル信号＃ＯＥがＬレベルになると、入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。
【００３１】
図３は、メモリチップ１０の動作の概要を示すタイミングチャートである。図３（ａ）〜図３（ｄ）は、外部からメモリチップ１０に供給される信号を示し、図３（ｅ）〜図３（ｈ）は内部で発生する信号を示している。図２に示した２つの動作状態（オペレーションモード、スタンバイモード）のいずれであるかは、図３（ａ）に示すチップセレクト信号＃ＣＳの変化に応じて、随時判断される。
【００３２】
図３の最初の３つのサイクルでは、チップセレクト信号＃ＣＳがＬレベルであるので、動作状態がオペレーションモードとなり、オペレーションサイクルが実行されている。オペレーションサイクルでは、図３（ｈ）に示すように、ＡＴＤ信号に同期して発生する外部アクセス実行信号＃ＥＸに従って読み出し（リードサイクル）または書き込み（ライトサイクル）が実行される。また、オペレーションサイクルでは、図３（ｃ）に示すライトイネーブル信号＃ＷＥのレベルに応じてリードサイクルとライトサイクルのいずれかが実行される。また、図３（ｄ）に示すアウトプットイネーブル信号＃ＯＥのレベルに応じて、具体的には、Ｌレベルになると入出力データ端子ＩＯ０〜ＩＯ１５からの出力が可能になる。図３は、第１と第３番目のサイクルでリードサイクルが、第２番目のサイクルでライトサイクルが実行されている状態を示している。
【００３３】
ただし、図３（ｆ）に示すように、２番目のサイクルでは、後述するリフレッシュコントローラ１００に含まれるリフレッシュタイマがリフレッシュタイミング信号ＲＦＴＭを発生しているので、図３（ｇ）に示すように、３番目のサイクルにおいて、ＡＴＤ信号に同期して発生するリフレッシュ実行信号＃ＲＦに従ってリフレッシュが開始される。そして、外部アクセス実行信号＃ＥＸは、リフレッシュ実行信号＃ＲＦが非アクティブとなった後にＡＴＤ信号に同期して発生し、これに従って外部アクセスが実行される。
【００３４】
なお、ＡＴＤ信号の最短周期Ｔａｃ（すなわち、アドレスＡ０〜Ａ１９の変化の最短周期）は、このメモリチップ１０のオペレーションサイクルタイム（「オペレーションサイクル周期」とも呼ばれる）に相当する。オペレーションサイクルタイムＴａｃは、例えばランダムアクセスにおいては約５０ｎｓから約１００ｎｓの範囲の値に設定される。
【００３５】
図３の４番目以降のサイクルでは、チップセレクト信号＃ＣＳがＨレベルに立ち上がっているので、動作状態がスタンバイモードとなり、スタンバイサイクルが実行されている状態を示している。なお、スタンバイサイクルでは、リフレッシュタイミング信号ＲＦＴＭが発生すると直ちにリフレッシュ実行信号＃ＲＦが発生し、リフレッシュ実行信号＃ＲＦに従ってリフレッシュ動作が開始される。リフレッシュタイミング信号ＲＦＴＭの発生周期Ｔｒｃは、リフレッシュサイクルタイム（「リフレッシュサイクル周期」とも呼ばれる）に相当する。リフレッシュサイクルタイムＴｒｃは、本例では、約３２μｓに設定されている。なお、図３（ｅ）に示すように、アドレスＡ０〜Ａ１９が変化しない場合には、ＡＴＤ信号は生成されない。
【００３６】
Ｂ．半導体メモリ装置内部の全体構成：
図４は、メモリチップ１０の内部構成を示すブロック図である。このメモリチップ１０は、入出力バッファ２０と、メモリセルアレイ３０と、アドレスバッファ４０とを備えている。入出力バッファ２０とメモリセルアレイ３０との間には列ゲート５０が設けられ、メモリセルアレイ３０とアドレスバッファ４０との間には行デコーダ６０および列デコーダ７０が設けられている。また、メモリチップ１０には、さらに、ＡＴＤ回路８０と、アクセスコントローラ９０と、リフレッシュコントローラ１００とが設けられている。
【００３７】
メモリセルアレイ３０の構成は、典型的なＤＲＡＭのメモリセルアレイと同じである。すなわち、メモリセルアレイ３０は、１トランジスタ１キャパシタ型の複数のメモリセルがマトリクス状に配列されたものである。各メモリセルには、ワード線とビット線対（データ線対とも呼ばれる）とが接続されている。なお、本例では、行方向に４０９６列、列方向に２５６×１６列（４０９６列）、すなわち、１メガワード（１６メガビット）のメモリセルがマトリクス状に配列されている。
【００３８】
行デコーダ６０は、アドレスバッファ４０から供給される１２ビットの行アドレスＡ８〜Ａ１９、または、リフレッシュコントローラ１００から供給される１２ビットのリフレッシュアドレスＲＡ８〜ＲＡ１９に従ってメモリセルアレイ３０内の４０９６本のワード線のうちの１本を選択して活性化する。なお、行アドレスＡ８〜Ａ１９とリフレッシュアドレスＲＡ８〜ＲＡ１９のいずれかの選択は、リフレッシュコントローラ１００から供給されるリフレッシュ実行信号＃ＲＦおよびアクセスコントローラ９０から供給される外部アクセス実行信号＃ＥＸに従って行われる。
【００３９】
列デコーダ７０は、供給される列アドレスＡ０〜Ａ７に従って列ゲート５０を介してメモリセルアレイ３０内の複数組のビット線対の中の１ワード（１６ビット）分のビット線対を同時に選択する。なお、列デコーダ７０によるビット線対の選択も、外部アクセス実行信号＃ＥＸに従って行われる。なお、列ゲート５０には、読み出し回路や書き込み回路が含まれており、入出力バッファ２０とメモリセルアレイ３０との間のデータのやり取りを可能とする。また、列ゲート５０内には、図示しないプリチャージ回路やセンスアンプ、プリアンプなども設けられている。
【００４０】
アドレスバッファ４０は、外部装置から与えられた複数のアドレスを他の内部回路に供給する回路である。本例では、２０ビットのアドレスＡ０〜Ａ１９が与えられている。下位８ビットのアドレスＡ０〜Ａ７は列アドレスとして列デコーダ７０に供給され、上位１２ビットのアドレスＡ８〜Ａ１９は行アドレスとして行デコーダ６０に供給されている。従って、１２ビットの行アドレスＡ８〜Ａ１９と８ビットの列アドレスＡ０〜Ａ７とによって、１メガワード（１６メガビット）のメモリセルを有するメモリセルアレイ３０の中から１ワード（１６ビット）分のメモリセルが選択される。
【００４１】
選択されたメモリセルに対応する１ワード分のデータは、入出力バッファ２０を介して読み出され、あるいは書き込まれる。すなわち、外部装置は、１つのアドレスＡ０〜Ａ１９を入力することにより、メモリセルアレイ３０内の１ワード分のメモリセルに同時にアクセスすることが可能である。
【００４２】
ＡＴＤ回路８０は、外部装置から供給された２０ビットのアドレスＡ０〜Ａ１９の中のいずれかに変化があるか否か検出し、変化が検出されたときには、アドレス遷移信号ＡＴＤ（ＡＴＤ信号）を生成する。また、ＡＴＤ回路８０は、行アドレスＡ８〜Ａ１９の中のいずれかに変化があるか否か検出し、変化が検出されたときには、行アドレス遷移信号ＲＡＴ（以下、「ＲＡＴ信号」と呼ぶ）を生成する。
【００４３】
アクセスコントローラ９０は、外部装置から供給されるチップセレクト信号＃ＣＳ、ライトイネーブル信号＃ＷＥおよびアウトプットイネーブル信号＃ＯＥと、ＡＴＤ回路８０から供給されるＡＴＤ信号およびＲＡＴ信号と、リフレッシュコントローラ１００から供給されるリフレッシュ要求信号ＲＦＲＥＱとに基づいて、行デコーダ６０および列デコーダ７０の動作を制御するとともに、入出力バッファ２０におけるデータの入出力を制御して、メモリセルアレイ３０へのデータの書き込みあるいは読み出しを制御する。なお、リフレッシュ要求信号ＲＦＲＥＱではなく、リフレッシュ実行信号＃ＲＦを用いるようにしてもよい。具体的には、アクセスコントローラ９０は、チップセレクト信号＃ＣＳがＬレベルでオペレーションモードとなっている場合に、ＡＴＤ信号およびＲＡＴ信号に同期して外部アクセス実行信号＃ＥＸを発生し、外部アクセス実行信号＃ＥＸを行デコーダ６０および列デコーダ７０に供給して、それぞれの動作を制御する。ただし、リフレッシュコントローラ１００においてリフレッシュ要求信号ＲＦＲＥＱが発生している場合には、上述したように、リフレッシュ実行信号＃ＲＦに従ってリフレッシュが実行された後に、外部アクセス実行信号＃ＥＸを発生する。
【００４４】
図５は、リフレッシュコントローラ１００の内部構成を示すブロック図である。リフレッシュコントローラ１００は、リフレッシュタイマ１１０と、リフレッシュ要求回路１１２と、リフレッシュアドレス発生回路１１４と、リフレッシュ実行回路１１６とを備えている。なお、リフレッシュ要求回路１１２が本発明のリフレッシュ要求部に相当し、リフレッシュ実行回路１１６が本発明のリフレッシュ実行部に相当する。
【００４５】
リフレッシュコントローラ１００は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭ、ＡＴＤ回路８０から供給されるＡＴＤ信号、およびチップセレクト信号＃ＣＳに基づいてメモリセルアレイ３０の内部リフレッシュを制御する。
【００４６】
リフレッシュタイマ１１０は、一定のリフレッシュサイクル毎にリフレッシュタイミング信号ＲＦＴＭを発生する回路である。リフレッシュタイマ１１０は、例えばリングオシレータによって構成される。リフレッシュサイクルタイムＴｒｃは、上述したように約３２μｓに設定されている。
【００４７】
リフレッシュ要求回路１１２は、リフレッシュタイマ１１０から供給されるリフレッシュタイミング信号ＲＦＴＭに応じて、リフレッシュ要求信号ＲＦＲＥＱを発生する。このリフレッシュ要求信号ＲＦＲＥＱは、リフレッシュアドレス発生回路１１４およびリフレッシュ実行回路１１６に供給される。また、アクセスコントローラ９０にも供給される。
【００４８】
リフレッシュアドレス発生回路１１４は、リフレッシュ要求信号ＲＦＲＥＱの発生に応じて１２ビットのリフレッシュアドレスＲＡ８〜ＲＡ１９を発生する。リフレッシュアドレス発生回路１１４は、例えば１２ビットのカウンタにより構成される。
【００４９】
リフレッシュ実行回路１１６は、リフレッシュ要求信号ＲＦＲＥＱの発生に応じてリフレッシュ実行信号＃ＲＦを発生する。具体的には、上述したように、チップセレクト信号＃ＣＳがＬレベルでオペレーションモードとなっている場合には、リフレッシュ要求信号ＲＦＲＥＱが発生した後に発生するＡＴＤ信号に同期してリフレッシュ実行信号＃ＲＦを発生する。また、チップセレクト信号＃ＣＳがＨレベルでスタンバイモードとなっている場合には、リフレッシュ要求信号ＲＦＲＥＱが発生すると、これに同期してリフレッシュ実行信号＃ＲＦを発生する。
【００５０】
なお、このリフレッシュ要求回路１１２とリフレッシュ実行回路１１６の構成および動作については、さらに後述する。
【００５１】
Ｃ．リフレッシュコントローラの具体的な構成および動作：
図６は、リフレッシュコントローラ１００に含まれるリフレッシュ要求回路１１２およびリフレッシュ実行回路１１６の内部構成を示すブロック図である。
【００５２】
リフレッシュ要求回路１１２は、２つのＲＳフリップフロップ（以下、単に「ＦＦ」と呼ぶ）回路２０２，２０４と、第１のＦＦ回路２０２を制御するための第１のセット信号生成回路２０６および第１のリセット信号生成回路２０８と、第２のＦＦ回路２０４を制御するための第２のセット信号生成回路２１０および第２のリセット信号生成回路２１２とを備えている。第１のＦＦ回路２０２のセット端子（＃Ｓ）には第１のセット信号生成回路２０６から供給される第１のセット信号＃Ｓ１が入力され、リセット端子（＃Ｒ）には第１のリセット信号生成回路２０８から供給される第１のリセット信号＃ＲＳＴ１が入力されている。また、第２のＦＦ回路２０４のセット端子（＃Ｓ）には第２のセット信号生成回路２１０から供給される第２のセット信号＃Ｓ２が入力され、リセット端子（＃Ｒ）には第２のリセット信号生成回路２１２から供給される第２のリセット信号＃ＲＳＴ２が入力されている。
【００５３】
第１のセット信号生成回路２０６は、遅延回路（Ｄｅｌａｙ）２０６ａとトリガ回路（Ｔｒｉｇｇｅｒ）２０６ｂとで構成されている。第１のセット信号生成回路２０６は、リフレッシュタイミング信号ＲＦＴＭの立ち上がりエッジに同期したパルス信号をセット信号＃Ｓ１として第１のＦＦ回路２０２のセット端子（＃Ｓ）に供給する。
【００５４】
第１のリセット信号生成回路２０８は、２つのインバータ２０８ａ，２０８ｂと、２入力のＮＡＮＤゲート２０８ｃとで構成されている。ＮＡＮＤゲート２０８ｃには、リフレッシュタイミング信号ＲＦＴＭと、第２のＦＦ回路２０４の出力Ｑ２０４とがそれぞれ対応するインバータ２０８ａ，２０８ｂで反転されて入力されている。ＮＡＮＤゲート２０８ｃの出力は、第１のリセット信号＃ＲＳＴ１として第１のＦＦ回路２０２のリセット端子（＃Ｒ）に入力されている。なお、第２のＦＦ回路２０４の出力Ｑ２０４がリフレッシュ要求信号ＲＦＲＥＱとして利用される。
【００５５】
第１のリセット信号生成回路２０８は、リフレッシュタイミング信号ＲＦＴＭおよびリフレッシュ要求信号ＲＦＲＥＱに応じたパルス信号を発生して、第１のリセット信号＃ＲＳＴ１として第１のＦＦ回路２０２のリセット端子（＃Ｒ）に供給する。
【００５６】
第２のセット信号生成回路２１０は、２入力のＮＯＲゲート２１０ａと、遅延回路２１０ｂと、２入力のＮＡＮＤゲート２１０ｃとで構成されている。ＮＯＲゲート２１０ａには、リフレッシュタイミング信号ＲＦＴＭおよび第２のＦＦ回路２０４の出力Ｑ２０４（リフレッシュ要求信号ＲＦＲＥＱ）が入力されている。ＮＡＮＤゲート２１０ｃには、第１のＦＦ回路２０２の出力Ｑ２０２を遅延回路２１０ｂによって遅延した遅延出力Ｑ２０２Ｄ（以下、単に「第１のＦＦ回路２０２の遅延出力Ｑ２０２Ｄ」と呼ぶ）と、ＮＯＲゲート２１０ａの出力ＧＡＴＥ（以下、「ＧＡＴＥ信号」とも呼ぶ）とが入力されている。ＮＡＮＤゲート２１０ｃの出力は、第２のセット信号＃Ｓ２として第２のＦＦ回路２０４のセット端子（＃Ｓ）に入力されている。
【００５７】
第２のセット信号生成回路２１０は、リフレッシュタイミング信号ＲＦＴＭと、リフレッシュ要求信号ＲＦＲＥＱと、第１のＦＦ回路２０２の遅延出力Ｑ２０２Ｄとに応じたパルス信号を第２のセット信号＃Ｓ２として第２のＦＦ回路２０４のセット端子（＃Ｓ）に供給する。
【００５８】
第２のリセット信号生成回路２１２は、遅延回路２１２ａとトリガ回路２１２ｂとで構成される。第２のリセット信号生成回路２１２は、後述するリフレッシュ実行回路１１６から供給される正論理のリフレッシュ実行信号ＲＦ（第３のＦＦ回路２２０の出力Ｑ２２２）の立ち上がりエッジタイミングに応じたパルス信号を、第２のリセット信号＃ＲＳＴ２として第２のＦＦ回路２０４のリセット端子（＃Ｒ）に供給する。
【００５９】
第２のＦＦ回路の出力Ｑ２０４は、リフレッシュ要求信号ＲＦＲＥＱとしてリフレッシュ実行回路１１６に供給されている。
【００６０】
リフレッシュ実行回路１１６は、第３のＦＦ回路２２２と、１つのインバータ２２４と、第３のＦＦ回路２２２を制御するための第３のセット信号生成回路２２６および第３のリセット信号生成回路２２８とを備えている。第３のＦＦ回路２２２のセット端子（＃Ｓ）には第３のセット信号生成回路２２６から供給される第３のセット信号＃Ｓ３が入力され、リセット端子（＃Ｒ）には第３のリセット信号生成回路２２８から供給される第３のリセット信号＃ＲＳＴ３が入力されている。
【００６１】
第３のＦＦ回路の出力Ｑ２２２のインバータ２２４による反転出力がリフレッシュ実行信号＃ＲＦとして出力される。
【００６２】
第３のセット信号生成回路２２６は、パルス発生回路（Ｐｕｌｓｅ）２２６ａと、２入力のＮＯＲゲート２２６ｂと、インバータ２２６ｃと、２入力のＮＡＮＤゲート２２６ｄとで構成される。ＮＯＲゲート２２６ｂには、チップセレクト信号＃ＣＳと、ＡＴＤ信号の立ち上がりエッジタイミングに同期してパルス発生回路２２６ａによって生成されるパルス信号とが入力されている。ＮＡＮＤゲート２２６ｄには、リフレッシュ要求信号ＲＦＲＥＱと、ＮＯＲゲート２２６ｂの出力をインバータ２２６ｃで反転したリフレッシュクロック信号ＣＬＫＲＦとが入力されている。ＮＡＮＤゲート２２６ｄの出力は、第３のセット信号＃Ｓ３として第３のＦＦ回路２２２のセット端子（＃Ｓ）に入力されている。第３のセット信号生成回路２２６は、チップセレクト信号＃ＣＳの信号レベルに応じて、以下のように異なったパルス信号を生成し、第３のセット信号＃Ｓ３として第３のＦＦ回路２２２のセット端子（＃Ｓ）に供給する。
【００６３】
１）チップセレクト信号＃ＣＳがＬレベル（アクティブ）、すなわち、図２に示したようにオペレーションモードである場合には、第３のセット信号生成回路２２６は、リフレッシュ要求信号ＲＦＲＥＱがＨレベル（アクティブ）の時に発生するＡＴＤ信号の立ち上がりエッジタイミングに同期したパルス信号を第３のセット信号＃Ｓ３として出力する。
【００６４】
２）チップセレクト信号＃ＣＳがＨレベル（非アクティブ）、すなわち、図２に示したようにスタンバイモードである場合には、ＡＴＤ信号の有無に関わらず、リフレッシュ要求信号ＲＦＲＥＱの立ち上がりエッジタイミングに同期したパルス信号を第３のセット信号＃Ｓ３として出力する。
【００６５】
第３のリセット信号生成回路２２８は、遅延回路２２８ａとトリガ回路２２８ｂとで構成される。第３のリセット信号生成回路２２８は、リフレッシュ実行信号＃ＲＦとして出力されるインバータ２２４の出力の立下りエッジタイミングに同期したパルス信号を第３のリセット信号＃ＲＳＴ３として第３のＦＦ回路２２２のリセット端子（＃Ｒ）に供給する。
【００６６】
なお、リフレッシュ要求回路１１２やリフレッシュ実行回路１１６に含まれる各遅延回路や、トリガ回路、パルス発生は、それぞれの機能や性能を実現する種々の一般的な回路を利用することができるので、ここではその説明を省略する。
【００６７】
以下では、リフレッシュ要求回路１１２およびリフレッシュ実行回路１１６の具体的な動作を、（１）スタンバイモード、（２）通常のオペレーションサイクル、（３）ロングレートのオペレーションサイクルに分けて説明する。
【００６８】
Ｃ１．スタンバイモード：
図７は、スタンバイモードにおけるリフレッシュ動作の開始を示すタイミングチャートである。スタンバイモードでは、チップセレクト信号＃ＣＳ（図７（ａ））がＨレベル（非アクティブ）であるので、ＡＴＤ信号の状態に関わらず、すなわち、アドレスＡ０〜Ａ１９（図７（ｂ））の変化の有無に関わらず、リフレッシュ実行回路１１６（図６）では、第３のセット信号生成回路２２６（図６）のＮＡＮＤゲート２２６ｄに入力されるリフレッシュクロック信号ＣＬＫＲＦ（図７（ｋ））がＨレベルに保たれる。従って、リフレッシュ要求信号ＲＦＲＥＱ（図７（ｊ））がＮＡＮＤゲート２２６ｄで反転されて、第３のセット信号＃Ｓ３（図７（ｌ））として第３のＦＦ回路２２２に入力される。
【００６９】
時刻ｔ１では、リフレッシュタイマ１１０（図５）から供給されるリフレッシュタイミング信号ＲＦＴＭ（図７（ｄ））がＨレベルに立ち上がると、これによって、リフレッシュ動作を開始すべきことがリフレッシュ要求回路１１２（図６）に通知される。リフレッシュ要求回路１１２では、時刻ｔ１においてリフレッシュタイミング信号ＲＦＴＭがＨレベル（アクティブ）に立ち上がると、第１のセット信号生成回路２０６によって第１のセット信号＃Ｓ１（図７（ｇ））としてＬレベルに立ち下がるパルス信号が発生する。第１のセット信号＃Ｓ１が発生すると、これに応じて第１のＦＦ回路２０２の図示しない出力Ｑ２０２がＨレベルに立ち上がり、遅延出力Ｑ２０２Ｄ（図７（ｈ））もＨレベルに立ち上がる。また、リフレッシュタイミング信号ＲＦＴＭがＬレベル（非アクティブ）に立ち下がると、第１のリセット信号生成回路２０８によって第１のリセット信号＃ＲＳＴ１（図７（ｆ））としてＬレベルに立ち下がるパルス信号が発生する。第１のリセット信号＃ＲＳＴ１が発生すると、これに応じて第１のＦＦ回路２０２の出力Ｑ２０２がＬレベルに立ち下がり、遅延出力Ｑ２０２ＤもＬレベルに立ち下がる。
【００７０】
第２のセット信号生成回路２１０のＮＡＮＤゲート２１０ｃに入力されるＧＡＴＥ信号（図７（ｅ））は、リフレッシュ要求信号ＲＦＲＥＱ（図７（ｊ））がＬレベル（非アクティブ）で、リフレッシュタイミング信号ＲＦＴＭがＬレベル（非アクティブ）になると、Ｈレベルに変化する。そして、第１のＦＦ回路２０２の遅延出力Ｑ２０２ＤがＨレベルで、ＧＡＴＥ信号がＨレベルとなると、これに応じてＮＡＮＤゲート２１０ｃの出力である第２のセット信号＃Ｓ２（図７（ｉ））としてＬレベルに立ち下がるパルス信号が発生する。要するに、リフレッシュ要求信号ＲＦＲＥＱがＬレベル（非アクティブ）のときに、リフレッシュタイミング信号ＲＦＴＭがＬレベル（非アクティブ）になると、これに応じて第２のセット信号生成回路２１０により第２のセット信号＃Ｓ２が発生する。なお、遅延回路２１０ｂの遅延量は、リフレッシュタイミング信号ＲＦＴＭがＨレベルの間に遅延出力Ｑ２０２ＤがＨレベルに立ち上がり、リフレッシュ要求信号ＲＦＲＥＱがＨレベルになった後にＬレベルに立ち下がるようにして、ＧＡＴＥ信号がＨレベルになったときにセット信号＃Ｓ２が発生するように調整されている。
【００７１】
第２のセット信号＃Ｓ２が発生すると、これに応じて第２のＦＦ回路２０４の出力Ｑ２０４、すなわち、リフレッシュ要求信号ＲＦＲＥＱ（図７（ｊ））がＨレベル（アクティブ）に立ち上がる。
【００７２】
リフレッシュ要求信号ＲＦＲＥＱがＨレベル（アクティブ）になると、リフレッシュ実行回路１１６（図６）では、上述したように第３のセット信号＃Ｓ３としてＬレベルに立ち下がるパルス信号が発生し、これに応じて第３のＦＦ回路２２２の出力Ｑ２２２がＨレベルに立ち上がる。また、出力Ｑ２２２をインバータ２２４で反転したリフレッシュ実行信号＃ＲＦ（図７（ｍ））がＬレベル（アクティブ）に立ち下がって、リフレッシュ動作が直ちに開始される。
【００７３】
なお、リフレッシュ実行信号＃ＲＦがＬレベルになって第２のリセット信号生成回路２１２の遅延回路２１２ａで規定される一定の時間経過後に、第２のリセット信号生成回路２１２から第２のリセット信号＃ＲＳＴ２（図７（ｏ））が発生し、第２のＦＦ回路２０４がリセットされてリフレッシュ要求信号ＲＦＲＥＱがＬレベル（非アクティブ）になると、リフレッシュ要求が解除される。
【００７４】
また、リフレッシュ実行信号＃ＲＦがＬレベルになって第３のリセット信号生成回路２２８の遅延回路２２８ａで規定される一定の時間経過後に、第３のリセット信号生成回路２２８から第３のリセット信号＃ＲＳＴ３（図７（ｎ））が発生すると、第３のＦＦ回路２２２がリセットされてリフレッシュ実行信号＃ＲＦがＨレベル（非アクティブ）になると、リフレッシュ動作が終了される。
【００７５】
時刻ｔ２において再びリフレッシュタイミング信号ＲＦＴＭがＨレベルに立ち上がると、時刻ｔ１における場合と同様にしてリフレッシュ実行信号＃ＲＦが発生してリフレッシュ動作が実行される。
【００７６】
以上説明したように、本例のリフレッシュコントローラ１００では、スタンバイモード中にリフレッシュタイミング信号ＲＦＴＭが発生した場合、リフレッシュタイミング信号ＲＦＴＭの発生に応じてリフレッシュ要求信号ＲＦＲＥＱを発生させ、リフレッシュ要求信号ＲＦＲＥＱの発生に応じてリフレッシュ実行信号＃ＲＦを発生させてリフレッシュ動作を実行させることができる。
【００７７】
Ｃ２．通常のオペレーションサイクル：
図８は、通常のオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。通常のオペレーションサイクルにおいては、基本的にアドレスＡ０〜Ａ１９（図８（ｂ））は１サイクル周期（オペレーションサイクルタイム）Ｔａｃごとに変化し、これに応じてＡＴＤ信号（図８（ｃ））が発生する。時刻ｔ１１では、リフレッシュ要求信号ＲＦＲＥＱ（図８（ｊ））がＬレベル（非アクティブ）であるので、ＡＴＤ信号がＬレベル（非アクティブ）に立ち下がると、これに応じて外部アクセス実行信号＃ＥＸ（図８（ｐ））がＬレベル（アクティブ）に立ち下がる。そして、時刻ｔ２１においてＡＴＤ信号がＨレベル（アクティブ）に立ち上がると、これに応じて外部アクセス実行信号＃ＥＸがＨレベル（非アクティブ）に立ち上がる。これにより、リードまたはライトサイクルが実行される。
【００７８】
時刻ｔ１１から時刻ｔ１２までのオペレーションサイクル中の時刻ｔ１１１においてリフレッシュタイミング信号ＲＦＴＭ（図８（ｄ））がＨレベル（アクティブ）に立ち上がると、これに応じてリフレッシュ要求信号ＲＦＲＥＱ（図８（ｊ））がＨレベル（アクティブ）に立ち上がる。ここまでの動作は、図７に示したスタンバイモードにおける動作と同じである。
【００７９】
オペレーションサイクルでは、チップセレクト信号＃ＣＳ（図８（ａ））がＬレベル（アクティブ）であるので、第３のセット信号生成回路２２６のＮＡＮＤゲート２２６ｄに入力されるリフレッシュクロック信号ＣＬＫＲＦ（図８（ｋ））にはＡＴＤ信号に応じたパルス信号が発生する。ＮＡＮＤゲート２２６ｄの出力である第３のセット信号＃Ｓ３（図８（ｌ））には、リフレッシュ要求信号ＲＦＲＥＱ（図８（ｊ））がＨレベル（アクティブ）である場合において、リフレッシュクロック信号ＣＬＫＲＦの発生に応じたパルス信号が発生する。
【００８０】
従って、リフレッシュ要求信号ＲＦＲＥＱがＨレベル（アクティブ）になった後、次のＡＴＤ信号の立ち上がりエッチの時刻ｔ１２では、ＡＴＤ信号の変化に応じてリフレッシュクロック信号ＣＬＫＲＦがＨレベルに立ち上がり、これに応じて第３のセット信号＃Ｓ３としてＬレベルに立ち下がるパルス信号が発生する。第３のセット信号＃Ｓ３が発生すると、これに応じてリフレッシュ実行信号＃ＲＦ（図８（ｍ））がＬレベル（アクティブ）になって、リフレッシュ動作が開始される。
【００８１】
なお、第２のリセット信号＃ＲＳＴ２（図８（ｏ））および第３のリセット信号＃ＲＳＴ３（図８（ｎ））による動作は、図７に示したスタンバイモードにおける動作と同じである。
【００８２】
また、外部アクセス実行信号＃ＥＸ（図８（ｐ））は、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）からＨレベル（非アクティブ）になった後、Ｌレベル（アクティブ）になり、リードまたはライトサイクルが実行される
【００８３】
以上説明したように、リフレッシュコントローラ１００では、通常のオペレーションサイクル中にリフレッシュタイミング信号ＲＦＴＭが発生した場合、リフレッシュタイミング信号ＲＦＴＭの発生に応じてリフレッシュ要求信号ＲＦＲＥＱを発生させた後、次のオペレーションサイクルにおけるＡＴＤ信号の発生に同期してリフレッシュ実行信号＃ＲＦを発生させてリフレッシュ動作を実行させることができる。
【００８４】
Ｃ３．ロングレートのオペレーションサイクル：
図９は、ロングレートのオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。図８で説明した通常のオペレーションサイクルでは、オペレーションサイクルタイムＴａｃよりもリフレッシュサイクルタイムＴｒｃのほうがかなり長く、複数回のオペレーションサイクルに１回リフレッシュサイクルが実行される。これに対し、図９では、アドレスＡ０〜Ａ１９（図９（ｂ））が時刻ｔ２１の直前で変化してから時刻ｔ２２の直前で再び変化するまでのオペレーションサイクルの期間（オペレーションサイクルタイムＴａｃ’）中に、リフレッシュタイミング信号ＲＦＴＭが２回Ｈレベルに立ち上がり、リフレッシュサイクルが２回発生する場合、いわゆるロングレートのオペレーションサイクルの場合を示している。また、時刻ｔ２２以降では、オペレーションサイクルタイムＴａｃごとにアドレスＡ０〜Ａ１９が変化する通常のオペレーションサイクルの場合を示している。なお、チップセレクト信号＃ＣＳ（図９（ａ））はＬレベル（アクティブ）である。
【００８５】
ロングレートのオペレーションサイクル中の時刻ｔ２１１においてリフレッシュタイミング信号ＲＦＴＭ（図９（ｄ））がＨレベルに立ち上がると、通常のオペレーションサイクルの場合と同様に、これに応じてリフレッシュ要求信号ＲＦＲＥＱ（図９（ｊ））がＨレベルに立ち上がる。そして、リフレッシュタイミング信号ＲＦＴＭがＬレベルになると、第１のＦＦ回路２０２はリセットされ、これに応じて遅延出力Ｑ２０２ＤはＬレベルになる。
【００８６】
ロングレートのオペレーションサイクル中の時刻ｔ２１２においてリフレッシュタイミング信号ＲＦＴＭが再びＨレベルに立ち上がると、スタンバイモードにおける場合と同様に、第１のセット信号＃Ｓ１（図９（ｅ））が発生し、第１のＦＦ回路２０２がセットされて、これに応じて遅延出力Ｑ２０２Ｄ（図９（ｈ））がＨレベルに立ち上がる。
【００８７】
しかしながら、時刻ｔ２１２において再びリフレッシュタイミング信号ＲＦＴＭが発生しても、時刻ｔ２１１における１回目のリフレッシュタイミング信号ＲＦＴＭの発生によってリフレッシュ要求信号ＲＦＲＥＱがＨレベルとなっているので、リフレッシュタイミング信号ＲＦＴＭがＬレベルになっても第１のリセット信号＃ＲＳＴ１が発生しないため、第１のＦＦ回路２０２がリセットされず、遅延出力Ｑ２０２ＤはＨレベルに保たれる。
【００８８】
リフレッシュ要求信号ＲＦＲＥＱがＨレベル（アクティブ）になると、通常のオペレーションサイクルの場合と同様に、次のＡＴＤ信号（図９（ｃ））の立ち上がりエッジの時刻ｔ２２では、ＡＴＤ信号の変化に応じてリフレッシュクロック信号ＣＬＫＲＦ（図９（ｋ））としてＨレベルに立ち上がるパルス信号が発生し、これに応じて第３のセット信号＃Ｓ３（図９（ｌ））としてＬレベルに立ち下がるパルス信号が発生する。第３のセット信号＃Ｓ３が発生すると、リフレッシュ実行信号＃ＲＦ（図９（ｍ））がＬレベル（アクティブ）になって、時刻ｔ２１１におけるリフレッシュタイミング信号ＲＦＴＭの１回目の発生に対応するリフレッシュ動作が開始される。
【００８９】
なお、第２のリセット信号＃ＲＳＴ２（図９（ｏ））および第３のリセット信号＃ＲＳＴ３（図９（ｎ））による動作は、図７に示したスタンバイモードにおける動作と同じである。
【００９０】
また、外部アクセス実行信号＃ＥＸ（図９（ｐ））は、通常のオペレーションサイクルにおける場合と同様に、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）からＨレベル（非アクティブ）になった後、Ｌレベル（アクティブ）になり、リードまたはライトサイクルが実行される。
【００９１】
１回目のリフレッシュタイミング信号ＲＦＴＭの発生に応じてリフレッシュ実行信号＃ＲＦがＬレベルになって、第２のリセット信号生成回路２１２から第２のリセット信号＃ＲＳＴ２が発生すると、リフレッシュ要求信号ＲＦＲＥＱはＬレベル（非アクティブ）になり、リフレッシュ要求が解除される。
【００９２】
リフレッシュ要求信号ＲＦＲＥＱがＬレベルになると、第２のセット信号生成回路２１０のＮＡＮＤゲート２１０ｃに入力されるＧＡＴＥ信号がＨレベルになる。また、ＮＡＮＤゲート２１０ｃに入力される第１のＦＦ回路２０２の遅延出力Ｑ２０２Ｄも、上述したように時刻ｔ２１２における２回目のリフレッシュタイミング信号ＲＦＴＭの発生によってＨレベルに保たれている。これにより、第２のセット信号＃Ｓ２（図９（ｉ））としてＬレベルに立ち下がるパルス信号が発生する。
【００９３】
また、リフレッシュ要求信号ＲＦＲＥＱがＬレベルになると、第１のリセット信号生成回路２０８により第１のリセット信号＃ＲＳＴ１が発生し（Ｌレベルに立ち下がり）、これに応じて第１のＦＦ回路２０２がリセットされて、遅延出力Ｑ２０２ＤもＬレベルに立ち下がる。
【００９４】
第２のセット信号＃Ｓ２が発生すると、これに応じてリフレッシュ要求信号ＲＦＲＥＱが再びＨレベル（アクティブ）に立ち上がる。リフレッシュ要求信号ＲＦＲＥＱが再びＨレベルになると、通常のオペレーションサイクルの場合と同様に、次のＡＴＤ信号の立ち上がりエッジの時刻ｔ２３では、ＡＴＤ信号の変化に応じてリフレッシュクロック信号ＣＬＫＲＦがＨレベルに立ち上がり、これに応じて第３のセット信号＃Ｓ３としてＬレベルに立ち下がるパルス信号が発生する。第３のセット信号＃Ｓ３が発生すると、リフレッシュ実行信号＃ＲＦがＬレベル（アクティブ）になって、時刻ｔ２１２におけるリフレッシュタイミング信号ＲＦＴＭの２回目の発生に対応するリフレッシュ動作が開始される。
【００９５】
以上説明したように、本例のリフレッシュコントローラ１００では、連続して同じアドレスがアクセスされるロングレートのオペレーションサイクル中に、リフレッシュタイミング信号ＲＦＴＭが２回発生した場合、その後アドレスＡ０〜Ａ１９の変化によって発生するＡＴＤ信号に同期して１回目のリフレッシュタイミング信号ＲＦＴＭの発生に対応するリフレッシ要求信号ＲＦＲＥＱを発生してリフレッシュ動作を開始させることができる。このとき、１回目のリフレッシュタイミング信号ＲＦＴＭの発生に対応するリフレッシュ要求信号ＲＦＲＥＱの発生が解除されて、２回目のリフレッシュタイミング信号ＲＦＴＭの発生に対応するリフレッシュ要求信号ＲＦＲＥＱが再び発生するまで、リフレッシュタイミング信号ＲＦＴＭの発生に応じてセットされる第１のＦＦ回路２０２の遅延出力Ｑ２０２ＤをＨレベルに保持することができる。これにより、１回目のリフレッシュタイミング信号ＲＦＴＭに対応するリフレッシュ要求信号ＲＦＲＥＱの解除後、再び２回目のリフレッシュタイミング信号ＲＦＴＭに対応するリフレッシュ要求信号ＲＦＲＥＱを発生させることができる。そして、その後発生するＡＴＤ信号に同期して２回目のリフレッシュタイミング信号ＲＦＴＭの発生に対応するリフレッシュ動作を開始させることができる。
【００９６】
従って、連続して同じアドレスがアクセスされるロングレートのオペレーションサイクル中に、リフレッシュタイミング信号ＲＦＴＭが２回発生した場合において、３回目のリフレッシュタイミング信号ＲＦＴＭが発生するまでの間に、アドレスＡ０〜Ａ１９を変化させて２回のオペレーションサイクルを発生させるようにすれば、３回目のリフレッシュタイミング信号ＲＦＴＭが発生するまでに２回のリフレッシュを実行することができる。これにより、全てのメモリセルをリフレッシュするのに必要なリフレッシュタイムＴｓｕｍを、ロングレートのオペレーションサイクルが発生しない場合のリフレッシュタイムと実効的に等しくすることができる。よって、本例のリフレッシュコントローラを用いれば、従来のロングレートの長さがリフレッシュサイクルタイムＴｒｃの長さに制限されていたのに比べて、リフレッシュサイクルタイムＴｒｃの２倍の長さまでその制限を緩和することができる。
【００９７】
Ｄ．電子機器への適用例：
図１０は、本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。この携帯電話機７００は、本体部７１０と、蓋部７２０とを備えている。本体部７１０には、キーボード７１２と、液晶表示部７１４と、受話部７１６と、本体アンテナ部７１８とが設けられている。また、蓋部７２０には、送話部７２２が設けられている。
【００９８】
図１１は、図１０の携帯電話機７００の電気的構成を示すブロック図である。ＣＰＵ７３０には、バスラインを介して、キーボード７１２と、液晶表示部７１４を駆動するためのＬＣＤドライバ７３２と、ＳＲＡＭ７４０と、ＶＳＲＡＭ７４２と、ＥＥＰＲＯＭ７４４とが接続されている。
【００９９】
ＳＲＡＭ７４０は、例えば高速なキャッシュメモリとして利用される。また、ＶＳＲＡＭ７４２は、例えば画像処理用の作業メモリとして利用される。このＶＳＲＡＭ７４２（擬似ＳＲＡＭあるいは仮想ＳＲＡＭと呼ばれる）としては、上述したメモリチップ１０を採用することができる。ＥＥＰＲＯＭ７４４は、携帯電話機７００の各種の設定値を格納するために利用される。
【０１００】
携帯電話機７００の動作を一時的に停止させるときには、ＶＳＲＡＭ７４２をスヌーズ状態に維持しておくことができる。こうすれば、ＶＳＲＡＭ７４２が内部リフレッシュを自動的に行うので、ＶＳＲＡＭ７４２内のデータを消失させずに保持しておくことが可能である。特に、本実施例のメモリチップ１０は比較的大容量なので、画像データなどの大量のデータを長時間保持し続けることができるという利点がある。
【０１０１】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。
【図面の簡単な説明】
【図１】本発明の半導体メモリ装置の一実施例としてのメモリチップ１０の端子構成を示す説明図である。
【図２】チップセレクト信号＃ＣＳの信号レベルに応じたメモリチップ１０の動作状態の区分を示す説明図である。
【図３】メモリチップ１０の動作の概要を示すタイミングチャートである。
【図４】メモリチップ１０の内部構成を示すブロック図である。
【図５】リフレッシュコントローラ１００の内部構成を示すブロック図である。
【図６】リフレッシュコントローラ１００に含まれるリフレッシュ要求回路１１２およびリフレッシュ実行回路１１６の内部構成を示すブロック図である。
【図７】スタンバイモードにおけるリフレッシュ動作の開始を示すタイミングチャートである。
【図８】通常のオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。
【図９】ロングレートのオペレーションサイクルにおけるリフレッシュ動作の開始を示すタイミングチャートである。
【図１０】本発明による半導体メモリ装置を利用した電子機器の一実施例としての携帯電話機の斜視図である。
【図１１】図１０の携帯電話機７００の電気的構成を示すブロック図である。
【符号の説明】
１０…メモリチップ
２０…入出力バッファ
３０…メモリセルアレイ
４０…アドレスバッファ
５０…列ゲート
６０…行デコーダ
７０…列デコーダ
８０…アドレス遷移検出（ＡＴＤ）回路
９０…アクセスコントローラ
１００…リフレッシュコントローラ
１１０…リフレッシュタイマ
１１２…リフレッシュ要求回路
１１４…リフレッシュアドレス発生回路
１１６…リフレッシュ実行回路
２０２…第１のＲＳフリップフロック回路（ＦＦ回路）
２０４…第２のＲＳフリップフロック回路（ＦＦ回路）
２０６…第１のセット信号生成回路
２０６ａ…遅延回路
２０６ｂ…トリガ回路
２０８…第１のリセット信号生成回路
２０８ａ，２０８ｂ…インバータ
２０８ｃ…ＮＡＮＤゲート
２１０…第２のセット信号生成回路
２１０ａ…ＮＯＲゲート
２１０ｂ…遅延回路
２１０ｃ…ＮＡＮＤゲート
２１２…第２のリセット信号生成回路
２１２ａ…遅延回路
２１２ｂ…トリガ回路
２２２…第３のＲＳフリップフロック回路（ＦＦ回路）
２２４…インバータ
２２６…第３のセット信号生成回路
２２６ａ…パルス発生回路
２２６ｂ…ＮＯＲゲート
２２６ｃ…インバータ
２２８…第３のリセット信号生成回路
２２８ａ…遅延回路
２２８ｂ…トリガ回路
７００…携帯電話機
７１０…本体部
７２０…蓋部
７２２…送話部
７１２…キーボード
７１４…液晶表示部
７１６…受話部
７１８…本体アンテナ部
７３０…ＣＰＵ
７３２…ＬＣＤドライバ
７４０…ＳＲＡＭ
７４２…ＶＳＲＡＭ
７４４…ＥＥＰＲＯＭ
Claims (3)
- 半導体メモリ装置であって、
ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイと、
外部装置からのアクセス動作の実行タイミングの決定に使用される外部アクセスタイミング信号を発生する外部アクセスタイミング信号発生部と、
前記メモリセルアレイにリフレッシュ動作を実行させるリフレッシュ制御部と、を備え、
前記リフレッシュ制御部は、
前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマと、
前記リフレッシュタイミング信号に応じて発生する所定のタイミング信号に従って前記リフレッシュ動作の開始要求を示すリフレッシュ要求信号を発生するリフレッシュ要求部と、
前記リフレッシュ要求信号に少なくとも応じて、前記メモリセルアレイに前記リフレッシュ動作を実行させるリフレッシュ実行部と、を備え、
前記リフレッシュ実行部が、前記リフレッシュ要求信号の発生後に、前記外部アクセスタイミング信号によって前記リフレッシュ動作の実行タイミングを決定し、決定された前記実行タイミングに従って前記メモリセルアレイに前記リフレッシュ動作を実行させる特定のリフレッシュモードにおいて、
前記リフレッシュ要求部は、
第１番目の前記リフレッシュタイミング信号の発生後、前記外部アクセスタイミング信号が発生する前に第２番目の前記リフレッシュタイミング信号が発生した場合に、
前記第１番目のリフレッシュタイミング信号に応じて発生した第１番目の前記所定のタイミング信号に従って第１番目の前記リフレッシュ要求信号を発生するとともに、第３番目の前記リフレッシュタイミング信号が発生するまでの期間内で、前記リフレッシュ実行部において、最初に発生した前記外部アクセスタイミング信号によって前記第１番目のリフレッシュ要求信号に対応する第１番目の前記実行タイミングが決定されるまで、前記第１番目のリフレッシュ要求信号の発生を維持し、
前記第１番目の実行タイミングが決定されて前記第１番目のリフレッシュ要求信号を解除した後に、前記第２番目のリフレッシュタイミング信号に応じて発生していた第２番目の前記所定のタイミング信号に従って第２番目の前記リフレッシュ要求信号を発生するとともに、前記第２番目のリフレッシュ要求信号が発生するまで前記第２番目の所定のタイミング信号の発生を維持することを特徴とする半導体メモリ装置。 - 請求項１記載の半導体メモリ装置であって、
前記リフレッシュ要求部は、
前記リフレッシュタイミング信号の発生に応じて前記所定のタイミング信号を発生し、前記所定のタイミング信号発生時に前記リフレッシュ要求信号が既に発生していた場合には前記所定のタイミング信号の発生を維持する第１のフリップフロップ回路と、
前記所定のタイミング信号に従って前記リフレッシュ要求信号を発生し、前記リフレッシュ実行部で前記リフレッシュ実行タイミングが決定されるまで前記リフレッシュ要求信号の発生を維持する第２のフリップフロップ回路とを備える、半導体メモリ装置。 - ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイと、前記メモリセルアレイのリフレッシュ動作の実行タイミングの決定に使用されるリフレッシュタイミング信号を発生するリフレッシュタイマと、外部装置からのアクセス動作の実行タイミングの決定に使用される外部アクセスタイミング信号を発生する外部アクセスタイミング信号発生部とを有する半導体メモリ装置において、前記メモリセルアレイのリフレッシュを制御する方法であって、
前記リフレッシュタイミング信号に応じて発生する所定のタイミング信号に従って前記リフレッシュ動作の開始要求を示すリフレッシュ要求信号が発生した後に、前記外部アクセスタイミング信号によって前記リフレッシュ動作の実行タイミングを決定し、決定された前記実行タイミングに従って前記メモリセルアレイに前記リフレッシュ動作を実行させる特定のリフレッシュモードにおいて、
第１番目の前記リフレッシュタイミング信号の発生後、前記外部アクセスタイミング信号が発生する前に第２番目の前記リフレッシュタイミング信号が発生した場合に、
前記第１番目のリフレッシュタイミング信号に応じて発生した第１番目の前記所定のタイミング信号に従って第１番目の前記リフレッシュ要求信号を発生するとともに、第３番目の前記リフレッシュタイミング信号が発生するまでの期間内で、最初に発生した前記外部アクセスタイミング信号によって前記第１番目のリフレッシュ要求信号に対応する第１番目の前記実行タイミングが決定されるまで、前記第１番目のリフレッシュ要求信号の発生を維持し、
前記第１番目の実行タイミングが決定されて前記第１番目のリフレッシュ要求信号を解除した後に、前記第２番目のリフレッシュタイミング信号に応じて発生していた第２番目の前記所定のタイミング信号に従って第２番目の前記リフレッシュ要求信号を発生するとともに、前記第２番目のリフレッシュ要求信号が発生するまで前記第２番目の所定のタイミング信号の発生を維持することを特徴とするリフレッシュ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002352264A JP2004185733A (ja) | 2002-12-04 | 2002-12-04 | 半導体メモリ装置のリフレッシュ制御 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002352264A JP2004185733A (ja) | 2002-12-04 | 2002-12-04 | 半導体メモリ装置のリフレッシュ制御 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004185733A true JP2004185733A (ja) | 2004-07-02 |
Family
ID=32753921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002352264A Pending JP2004185733A (ja) | 2002-12-04 | 2002-12-04 | 半導体メモリ装置のリフレッシュ制御 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004185733A (ja) |
-
2002
- 2002-12-04 JP JP2002352264A patent/JP2004185733A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11297067A (ja) | １―ｔｓｒａｍ互換性メモリのための方法及び装置 | |
| JP2001357670A (ja) | 半導体記憶装置 | |
| US6518595B2 (en) | Semiconductor memory device for reducing power consumption during refresh | |
| JP2004259343A (ja) | 半導体記憶装置 | |
| JP2004342244A (ja) | 半導体メモリ装置および電子機器 | |
| US6597615B2 (en) | Refresh control for semiconductor memory device | |
| US6501699B2 (en) | Refresh control for semiconductor memory device | |
| US6545943B2 (en) | Activation of word lines in semiconductor memory device | |
| US7298661B2 (en) | Semiconductor memory device | |
| US20050235101A1 (en) | Memory controller, semiconductor integrated circuit device, semiconductor device, microcomputer, and electronic device | |
| US6930946B2 (en) | Refresh control and internal voltage generation in semiconductor memory device | |
| US6925023B2 (en) | Semiconductor memory device and electronic device | |
| JP2004220697A (ja) | 半導体メモリ装置のリフレッシュ制御 | |
| JPH07169266A (ja) | 半導体メモリ | |
| JP2004342219A (ja) | 半導体メモリ装置および電子機器 | |
| JP2004185733A (ja) | 半導体メモリ装置のリフレッシュ制御 | |
| JP2004185686A (ja) | 半導体記憶装置 | |
| JP4798843B2 (ja) | 半導体装置 | |
| JP2004342222A (ja) | 半導体メモリ装置および電子機器 | |
| US6741516B2 (en) | Semiconductor memory | |
| JP2004227624A (ja) | 半導体メモリ装置のパーシャルリフレッシュ | |
| JP2004246946A (ja) | 半導体メモリ装置 | |
| JP2007200359A (ja) | 記憶装置、アドレス制御方法及びシステム | |
| JP2002269981A (ja) | 半導体メモリ装置 | |
| JP4100403B2 (ja) | 半導体メモリ装置におけるリフレッシュ制御および内部電圧の生成 |