JPH07169266A

JPH07169266A - 半導体メモリ

Info

Publication number: JPH07169266A
Application number: JP5315456A
Authority: JP
Inventors: Hisakazu Kotani; 久和小谷; Hironori Akamatsu; 寛範赤松
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-12-15
Filing date: 1993-12-15
Publication date: 1995-07-04

Abstract

(57)【要約】【目的】外部からリフレッシュの制御の不要な大容量
高速シリアルアクセス半導体メモリを提供する。【構成】チップ内に、分割した複数個のメモリアレイ
１…を設け、所定のメモリアレイ１がメモリアレイ選択
回路５で選択されたときは、外部アドレス信号群１のア
ドレスにより、選択されたメモリアレイ１内のワード線
の選択を行う。これと同時に、選択されないメモリアレ
イ１…に対しては、チップ内に内蔵するセルフリフレッ
シュ用クロック発生回路６からセルフリフレッシュ用ワ
ード線基本クロック及びリフレッシュ用ワード線基本ク
ロック／ＲＡＳＦを出力して、選択されないメモリアレ
イ内のワード線の選択を行う。メモリアレイ１が選択さ
れる設定時間前でリフレッシュ停止信号を出力してリフ
レッシュ動作を強制的に停止し、メモリセルの不十分な
電荷再蓄積を防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリに関し、
特にリフレッシュ回路を有するものの改良に関するもの
である。

【０００２】

【従来の技術】半導体メモリの中で最も高集積化が可能
なダイナミックＲＡＭ（以下、ＤＲＡＭという）は、情
報を記憶する単位であるメモリセルが、１個のトランジ
スタと１個のキャパシタとから構成され、情報は前記キ
ャパシタに電荷を蓄積することによって記憶される。し
かしながら、その構造上、電荷のリークがあるため、定
期的に電荷を再蓄積するリフレッシュ動作が必要とな
る。

【０００３】このリフレッシュ動作は、メモリセルのト
ランジスタのゲートであるワード線を選択し、１本のワ
ード線につながる全キャパシタから同数のビット線に転
送された微小信号を同数のセンスアンプで増幅して、全
メモリセルのキャパシタに再充電することにより行われ
る。ワード線単位で１回の動作が終了し、定期的に全ワ
ード線を選択し、センスアンプを活性化する。通常、リ
フレッシュ動作中はノーマルリードライト動作を中断し
て行われる。従って、このノーマル動作の中断によりメ
モリ自体へのアクセスが禁止状態となり、システム自体
も待機状態となるため、システムの動作効率を低下させ
る欠点があった。更に、リフレッシュを行うための命令
もシステムが行うため、システム上の付加回路が増加
し、制御も複雑になるという課題があった。

【０００４】ところで、メモリセルへのリフレッシュ動
作が不可欠であるＤＲＡＭは、近年の開発動向として、
大容量化と高性能化が同時に進行しつつある。前者の大
容量化については、３年で４倍のペースで高集積化がな
され、最先端レベルでは、１チップ当り２５６Ｍビット
のものが開発されつつある。後者の高性能化としては、
高速化や低電力化が進展しており、例えば高速化につい
ては、従来のように、完全にランダムなアドレス指定を
想定した場合の高速化ではなく、先頭アドレスのみを指
定して外部クロックに同期して連続的にデータ入出力を
する形（以下シリアルアクセスと呼ぶ）での高速化が進
展している。クロックの周波数は１００ＭＨｚ前後とい
う高周波数が要望されつつあり、同時に製品レベルでも
出現しつつある。データをランダムではなく、シリアル
に高速アクセスするアプリケーションとしては、映像機
器において非常に要望されている。

【０００５】このような映像機器に使用される映像用メ
モリとして、従来、フィールドメモリが製品化されてい
るが、このフィールドメモリは現状最先端で４Ｍビット
の容量で５０〜１００ＭＨｚの周波数で動作する。この
映像用メモリでは、全ワード線を順次選択する関係上、
等価的にリフレッシュ動作をしていることになる。具体
的に４ＭビットＤＲＡＭを８ビット構成で５０ＭＨｚで
動作させる場合には、そのリフレッシュ周期のスペック
は１６ミリ秒であるところ、４Ｍビット全て読み出すの
に約１０ミリ秒しか要さないので、リフレッシュ動作が
不要であることが判る。

【０００６】しかしながら、２５６Ｍビットの容量で１
００ＭＨｚ動作をするチップが将来映像用等に要望され
ることが十分予測されるが、この場合に、例えば入出力
が１６ビット構成であって２５６Ｍビットの全てを読み
出そうとすると、１００ＭＨｚ動作で、約１６８ミリ秒
必要となる。前述の通りＤＲＡＭは定期的にリフレッシ
ュする必要があり、２５６ＭビットＤＲＡＭの場合はそ
のスペックは約１２８ミリ秒となることが予想されるの
で、シリアルアクセス動作を中断してリフレッシュを行
う必要があり、システムの動作サイクル時間の高速化の
阻害要因となることが十分予想される。

【０００７】以上述べたことをＤＲＡＭ各世代に対して
整理して下表に示す。同表では、ハイビジョンを想定し
て、データ転送速度が１．２Ｇビット／秒であることか
ら、動作周波数を８０ＭＨｚ、入出力を１６ビット構成
とし、このときのＤＲＡＭの容量、そのリフレッシュ期
間、及び全ビットアクセスに要する時間を示す。

【０００８】

【表１】上記表から判るように、１Ｍ〜６４Ｍの容量クラスのシ
リアルメモリにおいては、フルビットを順次アクセスす
れば、等価的にリフレッシュを行うことになるが、２５
６Ｍビットクラスの大容量メモリになると、ランダムア
クセスメモリ同様、シリアルアクセスメモリにおいて
も、リフレッシュが必要となり、その結果、リフレッシ
ュのためにシステムの動作効率が低下するという課題が
発生する。

【０００９】以上のような課題を解決する例として、従
来、仮想ＳＲＡＭがあった（例えば、参考文献：１９８
７ＩＥＥＥ International Ｓolid- Ｓtate Ｃircu
itsＣonference Ｄigest of Ｔechnical Ｐapers ，p
p２０−２１，Ｆeb １９８７、又は日経エレクトロニ
クス１９８７年４月６日号、pp１６７ー１８４）。この
仮想ＳＲＡＭは、内部でリフレッシュ信号を発生させ、
この信号の発生時にはノーマルアクセスを待機させて、
リフレッシュ動作を行わせる構成となっている。即ち、
仮想ＳＲＡＭでは、外部から見てリフレッシュ動作がな
く、全て内部制御で自動的にリフレッシュする構成（以
下、セルフリフレッシュという）であるが、結果的に外
部からのノーマルアクセスとセルフリフレッシュアクセ
スが競合した場合には、図１４（ａ）のタイミングチャ
ートに示すように、ノーマルアクセスを待たせ、リフレ
ッシュを優先させることとして、先ずリフレッシュ動作
のためにワード線を立ち挙げてセルフリフレッシュ動作
を行い、その後、ノーマルアクセスイネーブル信号／Ｃ
Ｅと外部アドレスとからワード線が選択されて、読み出
しデータが入出力ポートＩ／Ｏに現れる構成となってい
る。

【００１０】

【発明が解決しようとする課題】しかしながら、上記従
来のような仮想ＳＲＡＭの構成では、リフレッシュアク
セスを優先した後にノーマルアクセスを行う構成である
ため、ワード線のアクセス時間が遅くなる（以下、これ
をワード線遅延という）問題点を有しており、その結
果、上記従来例の図１４（ａ）及び（ｂ）からも判るよ
うに、リフレッシュアクセスがノーマルアクセスと競合
する場合には、読み出しデータが現れるまでの時間は長
くなり、仮想ＳＲＡＭのサイクル時間は、ノーマルアク
セスのサイクル時間とセルフリフレッシュのサイクル時
間の和がサイクル時間の保証値となって、長くなる欠点
が生じていた。

【００１１】以下、具体的に、ワード線の遅延が如何な
る悪影響を及ぼすかについて説明する。シリアルアクセ
スメモリにおいては、同一チップで高速の動作周波数と
低速の動作周波数との双方で使用する場合が多々あるの
で、以下、例えば高速の１００ＭＨｚ動作と低速の１０
ＭＨｚ動作とを交互に行なう場合について説明すると、
ＤＲＡＭのアクセス時間（ワード線のアクセスを含む）
は６０ｎｓ程度であるので、１００ＭＨｚ動作の場合に
は、メモリに対してアクセスを開始した後の６クロック
でデータが出力されるが、仮想ＳＲＡＭでは、ワード線
の遅延量は一般的に３０ｎｓ程度であるため、このワー
ド線遅延の３０ｎｓ程度の時間だけアクセス時間が遅れ
て、アクセスを開始した後の９クロックでデータが出力
されることになる。一方、１０ＭＨｚ動作の場合には、
前記１００ＭＨｚ動作の場合と同一のクロックタイミン
グにする必要がある関係上、ワード線遅延がなければ６
００ｎｓ（＝１００ｎｓ×６クロック）でデータ出力
し、ワード線遅延があれば９００ｎｓ（＝１００ｎｓ×
９クロック）でデータ出力する必要が生じる。従って、
ワード線遅延が大きい場合には、ワード線が遅延しない
場合に比して、データを遅延させるための回路をチップ
内部に余分に設ける必要が生じると共に、チップ外部に
おいても、データの取り込みタイミングを遅延させる回
路が余分に必要になるという課題があった。特に、以上
の説明では１００ＭＨｚ動作の場合に３クロック遅延す
る例を上げたが、５００ＭＨｚ動作では１５クロックの
遅延となるため、動作周波数が高速になるほど前記の課
題は顕著になる。

【００１２】本発明は上記問題点に鑑みてなされたもの
であり、その目的は、ワード線遅延を発生させないで外
部からリフレッシュ制御が不要な大容量高速シリアルア
クセス半導体メモリを提供することにある。

【００１３】

【課題を解決するための手段】以上の目的を達成するた
め、本発明では、ノーマルリード／ライト動作時に、こ
れと併行して同時に他のメモリセルに対して非同期にリ
フレッシュ動作を行う構成とする。

【００１４】すなわち、請求項１記載の発明の半導体メ
モリの具体的な構成は、外部クロックに同期して連続的
にデータを入出力することが可能な半導体メモリであっ
て、チップ内に複数個配置されたメモリアレイと、外部
から入力されるアドレス群に応じて前記複数個のメモリ
アレイのうち少くとも１個のメモリアレイを選択するメ
モリアレイ選択回路と、リフレッシュアドレス及びリフ
レッシュ用ワード線基本クロックを生成するリフレッシ
ュ用信号生成回路と、前記各メモリアレイに対応して前
記メモリアレイの個数と同数設けられたアドレス選択回
路とを設ける。そして、前記各アドレス選択回路を、対
応するメモリアレイが前記メモリアレイ選択回路により
選択されたとき、外部から入力されるアドレス群及びワ
ード線基本クロックにより前記選択されたメモリアレイ
内のワード線を選択する一方、対応するメモリアレイが
前記メモリアレイ選択回路により選択されないとき、前
記リフレッシュ用信号生成手段により生成されたリフレ
ッシュアドレス及びリフレッシュ用ワード線基本クロッ
クにより前記選択されないメモリアレイ内のワード線を
選択するように構成する。更に、前記各メモリアレイが
前記メモリアレイ選択回路により選択されていない状態
から選択された状態に切換わる時の設定時間前の時点を
予測する切換直前予測回路と、前記切換直前予測回路に
より予測された設定時間前の時点で前記リフレッシュ用
信号生成回路によるリフレッシュ用ワード線基本クロッ
クの生成を禁止するリフレッシュ禁止回路とを設ける構
成である。

【００１５】また、請求項６記載の発明の半導体メモリ
は、前記請求項１記載の発明の構成に加えて、メモリア
レイ選択回路により選択されたメモリアレイにおいて１
つのワード線上のデータのアクセスが終了したことを検
出するアクセス終了検出回路と、前記アクセス終了検出
回路によりアクセスの終了が検出された時以降で、前記
メモリアレイ選択回路によるメモリアレイの選択を停止
させて、アドレス選択回路によりリフレッシュ用信号生
成手段のリフレッシュアドレスに基づく前記メモリアレ
イのワード線の選択を行わせるノーマル動作停止制御回
路と、前記ノーマル動作停止制御回路によりメモリアレ
イの選択が停止されたとき、前記リフレッシュ用信号生
成手段のリフレッシュアドレスのインクリメント周期を
短く設定する周期設定回路とを設ける構成である。

【００１６】更に、請求項１１記載の発明の半導体メモ
リは、前記請求項１又は請求項６記載の発明の構成に加
えて、リフレッシュ用信号生成回路により生成されたリ
フレッシュ用ワード線基本クロックを、前記リフレッシ
ュ用信号生成回路により生成されるリフレッシュアドレ
スのインクリメント周期内で設定時間だけ遅延させた遅
延リフレッシュ用ワード線基本クロックを生成する遅延
回路を設け、前記リフレッシュ用信号生成回路により生
成されたリフレッシュ用ワード線基本クロック及び前記
遅延回路により生成された遅延リフレッシュ用ワード線
基本クロックは、メモリアレイ選択回路により選択され
ない状態にある複数個のメモリアレイに対応するアドレ
ス選択回路に入力して、前記メモリアレイ選択回路によ
り選択されない状態にある複数個のメモリアレイのリフ
レッシュのためのワード線の立上げ及び立下げ動作を前
記複数個のメモリアレイ間で時間を異ならせて行う構成
である。

【００１７】加えて、請求項１５記載の発明の半導体メ
モリは、前記請求項１、請求項６又は請求項１１記載の
発明の構成に加えて、メモリアレイ選択回路によるメモ
リアレイの選択の有無を検出する選択検出回路を設ける
と共に、タイマ回路のタイマ時間を、前記選択検出回路
により何れのメモリアレイも選択されない状態が検出さ
れたときには所定時間に設定される一方、前記選択検出
回路により何れかのメモリアレイが選択されたことが検
出されたときには、前記所定時間よりも短い時間に設定
する構成である。

【００１８】

【作用】以上の構成により、請求項１記載の発明では、
メモリアレイ選択回路により選択されたメモリアレイで
は、対応するアドレス選択回路が外部アドレス群及びワ
ード線基本クロックに従ってワード線を選択して、デー
タのノーマルリード／ライト動作が行われる。また、こ
れと同時に、メモリアレイ選択回路により選択されない
メモリアレイでは、対応するアドレス選択回路がリフレ
ッシュ用信号生成回路のリフレッシュアドレス及びリフ
レッシュ用ワード線基本クロックに従ってワード線を選
択して、リフレッシュ動作が行われる。

【００１９】また、１個のメモリアレイについて見れ
ば、リフレッシュ動作の途中でメモリアレイ選択回路に
より選択されて、ノーマルリード／ライト動作に切換わ
る場合があるが、この場合には、その切換時の設定時間
前が切換直前予測回路により予測されて、その切換時の
設定時間前から切換時までの期間では、リフレッシュ用
信号生成回路によるリフレッシュアドレス及びリフレッ
シュ用ワード線基本クロックの生成がリフレッシュ禁止
回路により禁止されて、リフレッシュ動作が禁止される
ので、途中段階でリフレッシュ動作が停止すること，即
ちビット線の増幅が未だ十分でなくてメモリセルへの再
書き込みが不十分な段階でノーマルリード／ライト動作
に切換わることが防止できて、メモリセルのデータが破
壊されることが確実に防止される。

【００２０】ここに、選択されたメモリアレイでノーマ
ルリード／ライト動作を行うと同時に、他の選択されな
いメモリアレイでリフレッシュ動作を行うので、１個の
メモリアレイを見ればノーマル動作とリフレッシュ動作
との競合がなく、従って従来のようなワード線の遅延は
生じない。

【００２１】しかも、外部アドレスとは無関係に内部で
リフレッシュアドレスを独立して発生させてリフレッシ
ュ動作を行う非同期式であるので、外部アドレスに同期
してリフレッシュ動作を行う同期式に比べて、外部アド
レスの入力が停止した待機時であっても自動的にリフレ
ッシュ動作を行うことができると共に、種々のモードに
応じて動作周波数が変更される場合に、動作周波数が低
く変更されたときでもリフレッシュ周期が必要周期より
も長くなってしまう不都合が回避できる。

【００２２】また、請求項６記載の発明の半導体メモリ
では、メモリアレイ選択回路で選択されたメモリアレイ
であっても、動作周波数が低い場合には、ノーマルリー
ド／ライト動作の途中でリフレッシュ動作を行う必要が
生じる。この場合には、１本のワード線上のデータのア
クセスが終了し、この終了がアクセス終了検出回路によ
り検出されると、ノーマル動作停止制御回路がノーマル
リード／ライト動作を停止させ、この動作に代えて、イ
ンクリメント周期の短いリフレッシュアドレスに基づく
ワード線の選択を行わせるので、リフレッシュ動作が行
われる。

【００２３】更に、請求項１１記載の発明の半導体メモ
リでは、選択されない複数個のメモリアレイのリフレッ
シュ動作に際して、その選択されない各メモリアレイの
アドレス選択回路には、互いに遅延時間の異なる遅延リ
フレッシュ用ワード線基本クロックが入力されて、各選
択されないメモリアレイ相互で時間を異にしてリフレッ
シュ動作が行われる。従って、選択されない複数個のメ
モリアレイに対するリフレッシュ動作が同時に行われる
ことに起因するメモリセルの活性化時のピーク電流、リ
セット時のピーク電流を低く制限することが可能であ
る。その結果、電源電圧の変動が小さく制限されて、同
時期で行われている選択中のメモリアレイでのノーマル
リード／ライト動作の誤動作が有効に防止される。

【００２４】加えて、請求項１５記載の発明の半導体メ
モリでは、メモリアレイ選択回路によるメモリアレイの
選択の有無が選択検出回路により検出されていて、何れ
のメモリアレイも選択されていない状態では、リフレッ
シュ周期として、比較的長い時間が設定され、何れかの
メモリアレイが選択されている場合には、比較的短い時
間が設定される。従って、何れかのメモリアレイが選択
されたノーマルリード／ライト動作時には、その動作に
伴い基板電位や半導体温度が変動して、メモリセルのポ
ーズタイム特性が劣化し易い傾向となり、より早い周期
でリフレッシュ動作を行う必要が生じるが、この場合に
は比較的短い時間のリフレッシュ周期によってリフレッ
シュ動作を行うことができる。一方、何れのメモリアレ
イでもノーマルリード／ライト動作が行われていない待
機状態では、通常のポーズタイム特性が維持されてい
て、比較的長いリフレッシュ周期でもってリフレッシュ
動作が行われて、周期の短いリフレッシュ動作によるデ
ータ保持電流の不必要な増加が防止される。

【００２５】

【実施例】以下本発明の実施例について図面を参照しな
がら説明する。

【００２６】（第１の実施例）図１は本発明の第１の実
施例における基本構成のブロック図を示す。同図におい
て、１…は１個のメモリアレイを分割してなる複数個の
メモリアレイであって、各々、複数個のメモリセルから
構成される。２…は各々対応するメモリアレイ１…内の
ワード線を選択するためのロウデコーダ、３…は各メモ
リアレイ１…に対応して設けられたアドレス選択回路で
ある。

【００２７】また、４…はメモリアレイ１…と同数のリ
フレッシュカウンタ、５は前記複数個のメモリアレイ１
…のうち所望の１個以上のメモリアレイ１を選択するメ
モリアレイ選択回路、６はリフレッシュカウンタをイン
クリメントするためのセルフリフレッシュ用クロックを
生成するセルフリフレッシュ用クロック発生回路（請求
項１記載のクロック生成回路）、７はセルフリフレッシ
ュのサイクルを決定するためのタイマ回路、８は外部か
ら入力される第１のアドレス群のための第１のアドレス
バッファ群、９は外部から入力される第２のアドレス群
のための第２のアドレスバッファ群である。

【００２８】メモリアレイ１…の１個以上の選択は、外
部から第２のアドレス群をアドレスバッファ群９を介し
てチップ内に入力してメモリアレイ選択回路５に転送
し、メモリアレイ選択回路５内で通常のデコード動作に
よりメモリアレイ１…と同数個のメモリアレイ選択信号
を発生して、この各メモリアレイ選択信号を対応するメ
モリアレイ１…に転送してなされる。

【００２９】各メモリアレイ１…には、ワード線を選択
するための前記ロウデコーダ２、アドレス選択回路３及
びリフレッシュカウンタ４が対応して配置される。

【００３０】前記アドレス選択回路３…は、各々、メモ
リアレイ選択信号が活性化されているとき、アドレスバ
ッファ群８の出力及びワード線基本クロック／ＲＡＳの
組の出力を選択し、メモリアレイ選択信号が活性化され
ていないとき、リフレッシュカウンタ４及びリフレッシ
ュ用ワード線クロック／ＲＡＳＦの組の出力を選択す
る。

【００３１】前記ワード線基本クロック／ＲＡＳは外部
から入力され、リフレッシュ用ワード線基本クロック／
ＲＡＳＦはセルフリフレッシュ用クロック発生回路６か
ら生成される。／ＲＡＳ、／ＲＡＳＦは、共にワード線
を選択するためのアドレスの取り込み、リセット、ビッ
ト線のイコライズ、及びプリチャージを行うためのクロ
ックであって、リフレッシュ用ワード線基本クロック／
ＲＡＳＦの周期は、ワード線基本クロック／ＲＡＳの周
期よりも長い。図１に示す通り、外部から入力される第
１、第２のアドレス群は／ＲＡＳにより取り込まれる。

【００３２】タイマ回路７は、セルフリフレッシュ開始
信号により起動される。このタイマ回路７は、リフレッ
シュ動作のサイクルタイムを決定し、その信号によりセ
ルフリフレッシュ用クロック発生回路６でセルフリフレ
ッシュ用ワード線基本クロックを発生させ、このセルフ
リフレッシュ用ワード線基本クロックは各リフレッシュ
カウンタ４…に転送される。各リフレッシュカウンタ４
はリフレッシュアドレスを生成し、リフレッシュアドレ
スはセルフリフレッシュ用ワード線基本クロックに同期
してインクリメントされる。

【００３３】尚、セルフリフレッシュ開始信号の発生手
段は、予めボンディングオプション等で活性化させてお
き、常にリフレッシュ開始状態とする構成が可能であ
る。

【００３４】前記タイマ回路７と、セルフリフレッシュ
用クロック発生回路６と、複数個のリフレッシュカウン
タ４…とにより、リフレッシュアドレス及びリフレッシ
ュ用ワード線基本クロックを生成するリフレッシュ用信
号生成回路を構成する。

【００３５】本実施例では、ノーマルリード／ライト動
作は、メモリアレイ選択信号が活性化されたメモリアレ
イ１に対して行われる。外部から入力されたアドレス
は、アドレスバッファ群８、アドレス選択回路３及びロ
ウデコーダ２を介して選択されたメモリアレイ１内のワ
ード線を選択する。一方、ノーマルリード／ライト動作
をしていない待機状態のメモリアレイ１…では、チップ
内部で発生したリフレッシュカウンタ４のアドレスがア
ドレス選択回路３及びロウデコーダ２を介して非選択の
メモリアレイ１…内のワード線を選択し、リフレッシュ
動作をする。

【００３６】以上の動作を図２（ａ）のタイミングチャ
ートに基いて説明する。

【００３７】図２（ａ）において、／ＲＡＳはワード線
用基本クロック、ＡＤは外部から入力するアドレスであ
って、図１の第１のアドレス群に相当する。／ＲＡＳＦ
はリフレッシュ用ワード線基本クロック、ＡＲＹ０，Ａ
ＲＹ１，ＡＲＹ２，ＡＲＹｎはメモリアレイ選択信号、
ＡＤ０，ＡＤ１，ＡＤｎはメモリアレイ内部のロウデコ
ーダ２に入力されるアドレスであって、各々メモリアレ
イ選択信号ＡＲＹ０，ＡＲＹ１，ＡＲＹ２，ＡＲＹｎに
対応している。同様に、ＷＬ１，ＷＬ２，ＷＬｎはメモ
リアレイ選択信号ＡＲＹ０，ＡＲＹ１，ＡＲＹ２，ＡＲ
Ｙｎに対応したメモリアレイ内のワード線である。

【００３８】図２（ａ）から判るように、メモリアレイ
選択信号が活性化されているときは、外部の制御に従っ
てワード線が選択され、メモリアレイ選択信号が非活性
のときは、セルフリフレッシュ制御に従ってワード線が
選択される。例えば、同図の期間２に注目すれば、メモ
リアレイ選択信号ＡＲＹ１が活性化されており、この活
性化されたメモリアレイ選択信号ＡＲＹ１に対応したメ
モリアレイ１のワード線ＷＬ１は外部クロック／ＲＡＳ
に同期して選択され、それ以外のメモリアレイ選択信号
ＡＲＹ０，ＡＲＹｎに対応した選択されないメモリアレ
イ１…のワード線ＷＬ０，ＷＬ２はセルフリフレッシュ
用ワード線基本クロック／ＲＡＳＦに従って選択されて
いる。

【００３９】図２（ｂ）は、前記ワード線基本クロック
／ＲＡＳとアドレスとの関係を示す、同図において、Ａ
Ｄｎは外部から入力されるアドレス、ＡＸｎはメモリア
レイ内のワード線を選択させるための内部アドレス、Ａ
ＲＹｎはメモリアレイ選択信号である。内部アドレスＡ
Ｘｎの取り込みタイミングとそのリセットのタイミング
は通常のＤＲＡＭ同様に／ＲＡＳで行われる。一方、メ
モリアレイ選択信号ＡＲＹｎに関しては、／ＲＡＳの立
ち下がりでアドレスを取り込み、次の／ＲＡＳの立ち下
がりまで保持する。メモリアレイ選択信号ＡＲＹｎのリ
セットは、専用のリセット信号ＡＲＲＳＴにより行う。
この専用のリセット信号ＡＲＲＳＴは外部入力でもよい
し、内部で発生させてもよい。

【００４０】本実施例では、前述のように選択されたメ
モリアレイ１のワード線ＷＬ１を外部クロック／ＲＡＳ
に同期して選択してノーマルリード／ライト動作を行
い、選択されないメモリアレイ１…のワード線ＷＬ０，
ＷＬ２をセルフリフレッシュ用ワード線基本クロック／
ＲＡＳＦに従って選択してセルフリフレッシュ動作を行
っている。従って、各メモリアレイ１…では、ノーマル
アクセスとリフレッシュアクセスとの競合がないので、
ワード線の遅延は生じない。従って、外部からのリフレ
ッシュの制御が不要でかつ、高速シリアルアクセスが可
能である。

【００４１】次に、請求項１記載の発明の特徴点を説明
する。

【００４２】先ず、図３に示すようにメモリアレイ選択
信号ＡＲＹｎが非選択状態から選択状態に遷移するタイ
ミングについて説明する。同図において、／ＲＡＳｎは
メモリアレイ選択信号ＡＲＹｎに対応したメモリアレイ
の中のワード線基本クロック、ＡＤｎ、ＷＬｎＡ〜ＷＬ
ｎＦ、ＢＬｎＡ〜ＢＬｎＦは各々メモリアレイ選択信号
ＡＲＹｎに対応したメモリアレイの中のアドレス信号、
ワード線、ビット線である。前述したように、メモリア
レイ選択信号ＡＲＹｎがＬレベルのときは、リフレッシ
ュ動作であり、Ｈレベルのときはノーマル動作であり、
それぞれ非同期で動作している。

【００４３】図３のタイミング１はリフレッシュ動作か
らノーマル動作に切り替わる時点であって、タイミング
１の直前でワード線基本クロック／ＲＡＳｎが立ち下が
って、アドレスＡＤｎがリフレッシュアドレスＣｎを指
定すると、ワード線ＷＬｎＣが立ち上がり、それに伴い
ビット線ＢＬｎＣが増幅される。しかし、図３に示すよ
うに、その増幅動作が完了する前に、メモリアレイ選択
信号ＡＲＹｎがＬレベルからＨレベルに切替ってノーマ
ルリード／ライト動作に切り替わり、その結果としてワ
ード線ＷＬｎＤが選択されと、その後は、ワード線ＷＬ
ｎＥ、ＷＬｎＦが順次選択されることになる。つまり、
図３の例では、楕円で囲んだ部分のように、リフレッシ
ュ動作でのビット線ＢＬｎＣの増幅が不十分なため、メ
モリセルへの再書き込みが不十分になり、ワード線ＷＬ
ｎＣにつながるメモリセルのリフレッシュ動作が不可能
となり、またメモリセルのデータを破壊する可能性も考
えられる。

【００４４】このような問題点を解決するために、本実
施例の特徴点は図４に示すように構成される。

【００４５】図４において、４１は外部から入力するア
ドレスを取り込むための基本クロックであるＲＡＳ信号
の数をカウントするＲＡＳカウンタ（請求項４記載のカ
ウンタ）であり、シリアル動作起動信号により起動され
る。４２はＲＡＳカウンタ４１の結果を検知するカウン
ト数検知回路であって、予め、検知するカウント数が設
定され、検知信号１、検知信号２を出力する。前記検知
信号１はカウント数検知回路がカウント数ｎ−３をカウ
ントしたときに出力され、検知信号２はカウント数検知
回路がカウント数ｎをカウントしたときに出力される。
前記ＲＡＳカウンタ４１及びカウント数検知回路４２に
より、各メモリアレイ１…が前記メモリアレイ選択回路
５により選択されていない状態から選択された状態に切
換わる時の設定時間前の時点を予測する切換直前予測回
路を構成する。

【００４６】また、４３は前記検知信号１、検知信号２
をもとにリフレッシュ停止信号を発生するリフレッシュ
停止制御回路（請求項１記載のリフレッシュ禁止回路）
である。このリフレッシュ停止信号は、前記検知信号１
の立ち下りでＨレベルとなり、検知信号２の立ち下りで
Ｌレベルになり、図１のセルフリフレッシュ用クロック
発生回路６に入力される。

【００４７】次に、本発明の特徴点の動作を図５のタイ
ミングチャートをもとに説明する。シリアル動作起動信
号とともにＲＡＳカウンタ４１が動作を開始し、ＲＡＳ
カウンタ４１は１からｎまでカウントする。ＲＡＳカウ
ンタ４１がｎー３をカウントしたとき検知信号１がＨレ
ベルになり、ＲＡＳカウンタ４１がｎをカウントしたと
き検知信号２がＨレベルになる。

【００４８】ここで、ＲＡＳ信号のカウントにおけるカ
ウント数ｎは、１個以上のメモリアレイ１…が選択され
たときにそのメモリアレイ１…に対して入力されるＲＡ
Ｓ信号の数に対応する。通常、メモリをシリアル動作さ
せる場合は、ワード線は順次アクセスされるので、メモ
リアレイ１…に対して入力されるＲＡＳ信号の数、即ち
選択されるワード線の数は一定である。

【００４９】したがって、図５の例では、ＲＡＳカウン
タ４１がｎになったとき、メモリアレイ選択信号が切り
替わることになる。そのメモリアレイ選択信号が切り替
わる前において、検知信号１の立ち下がりでリフレッシ
ュ停止信号がＨレベルになり、検知信号２の立ち下がり
でＬレベルになる。このリフレッシュ停止信号は、図１
のセルフリフレッシュ用クロック発生回路６に入力され
て、この発生回路６の動作を停止させて、セルフリフレ
ッシュ動作を停止させる。即ち、メモリアレイ選択信号
の切り替わり時直前の設定時間のあいだはリフレッシュ
動作は停止することになる。

【００５０】前記の動作を図６のタイミングチャートで
更に説明する。図６は図３に対して、リフレッシュ停止
信号ＲＦＳＴＰを追加したタイミングチャートである。
前述のとおり、セルフリフレッシュ動作はリフレッシュ
停止信号により停止するので、リフレッシュ動作による
ワード線ＷＬｎＢ、ＷＬｎＣは、図３のようには選択さ
れない。従って、図６に点線で示すように、ビット線Ｂ
ＬｎＣは増幅動作されないので、不十分なリフレッシュ
動作を防止できる。

【００５１】しかも、前記リフレッシュ動作の強制的な
停止によってリフレッシュされなかったワード線に対し
ては、ノーマルリード／ライト動作に切換わったメモリ
アレイ１…では、そのノーマルリード／ライト動作によ
る全ワード線のシリアルアクセスによって等価的にリフ
レッシュ動作が行われ、一方、依然として選択されない
メモリアレイ１…に対しては、図１の対応するリフレッ
シュカウンタ４がリフレッシュした最後のアドレスをラ
ッチしているので、その後に続行されるリフレッシュ動
作によりリフレッシュされる。

【００５２】（第２の実施例）前記第１の実施例では、
所定のメモリアレイ１…が選択されたときはノーマルリ
ード／ライト動作を行い、選択されないときはリフレッ
シュ動作を行った。ここで、再度、２５６Ｍビットで１
６ビット構成のチップをシリアル動作させる場合を考え
てみる。メモリアレイは３２Ｍビットのものが８つある
と仮定する。

【００５３】所定のメモリアレイが選択された場合、３
２Ｍビットに対して１６ビット構成でリード／ライトす
る。１つの３２Ｍビットメモリアレイに対して、リフレ
ッシュ周期＝１２８ミリ秒を満足させるための最低動作
周波数ｆＭＩＮは、ｆＭＩＮ＝（３２Ｍビット／１６ビット）／１２８ミリ
秒＝１６．３８４ＭＨｚとなる。即ち、動作周波数が１６．３８４ＭＨｚ以下に
低下すると、前記第１の実施例のように、選択されない
メモリアレイ１…のみをリフレッシュするだけでは不十
分であって、選択されたメモリアレイ１…に対してもノ
ーマルリード／ライト動作の途中でリフレッシュ動作を
割込ませる必要がある。

【００５４】映像データを圧縮した場合を考えると、例
えば国際規格であるＭＰＥＧ２においてはデータ転送速
度が５〜１０Ｍビット／秒であるので、動作周波数は、
１ビット構成の場合には、明らかに５〜１０ＭＨｚとな
り、１６ビット構成では３１２．５ＫＨｚ〜６２５ＫＨ
ｚとなる。即ち、ＭＰＥＧ２で圧縮されたデータを上記
の例の２５６Ｍビットメモリに適用すれば、前記第１の
実施例のリフレッシュ動作だけでは不十分であり、選択
されたメモリアレイ１…のリフレッシュ動作が必要であ
る。

【００５５】本実施例は、選択されたメモリアレイ１…
のリフレッシュ動作を、ノーマルリード／ライト動作の
途中でこれに割込ませて行うことができる構成を採用し
たものであり、動作周波数が低い場合には、１ワード線
のデータのノーマルリード／ライト動作の周期は長く
て、その１周期内で１ワード線上のデータのラッチは早
期に終了するので、その１周期内の余り時間を利用し
て、リフレッシュ動作を行う構成とする。

【００５６】以下、本第２の実施例を図７を参照しつつ
説明する。

【００５７】同図において、７１は外部から連続してデ
ータをリード／ライトするための同期信号，即ちデータ
クロックの数をカウントするデータクロックカウンタ
（請求項７記載のクロックカウンタ）であり、一本のワ
ード線からデータを選択するためのアドレスを取り込む
ための基本クロック，即ちＣＡＳ信号により起動され
る。７２は前記データクロックカウンタ７１の結果を検
知するカウンタ数検知回路であって、予め、検知するカ
ウント数（即ち、選択されたメモリアレイ１での１つの
ワード線上のデータのアクセスが終了する時間に相当す
る値）が設定され、カウント数がこの設定値になったと
きに検知信号を出力する。前記データクロックカウンタ
７１及びカウンタ数検知回路７２により、選択されたメ
モリアレイ１…において１つのワード線上のデータのア
クセスが終了したことを検出するアクセス終了検出回路
を構成する。

【００５８】また、７３は前記検知信号とＣＡＳ信号を
もとにノーマル動作停止信号を発生するノーマル動作停
止制御回路であって、前記カウンタ数検知回路７２の検
知信号によりノーマル動作停止信号を発生し、このノー
マル動作停止信号の発生をＣＡＳ信号の立ち下りで停止
する。このノーマル動作停止信号は、図１に示すメモリ
アレイ選択回路５、及びクロック選択回路７５に入力さ
れる。前記クロック選択回路７５は、ノーマル動作停止
信号をもとに、ノーマル動作停止信号が活性化されたと
きにデータクロックを選択し、ノーマル動作停止信号が
非活性化されたときにセルフリフレッシュ用ワード線基
本クロックを選択する回路であって、その出力は図１に
示すリフレッシュカウンタ４…に転送される。前記クロ
ック選択回路７５により、前記ノーマル動作停止制御回
路７３でメモリアレイ１…の選択が停止されたとき、リ
フレッシュ用信号生成手段のリフレッシュアドレスのイ
ンクリメント周期を短く設定する周期設定回路を構成す
る。

【００５９】前記データクロックカウンタ７１は、デー
タクロックの周波数検知信号により動作を行うか否かが
決定される。即ち、データクロックの動作周波数が遅い
場合はデータクロックカウンタ７１は活性化され、一
方、データクロックの動作周波数が速いときは非活性化
される。従って、動作周波数が速いときは前記第１の実
施例の通りの動作が行われる。周波数検知信号の設定の
仕方については、ビット構成の選択に使用されるボンデ
ィングオプション、冗長アドレスのプログラミングに使
用されるヒューズプログラム方式、又は動作周波数が変
更されるときにチップ外部から周波数選択信号を入力す
る等の構成が採用可能である。

【００６０】次に、本実施例を図８のタイミングチャー
トをもとに動作を説明する。図８は１個のメモリアレイ
１が選択されて、ノーマルリード／ライト動作が行われ
ている状態を示す。シリアル動作上、ＣＡＳ信号は数ク
ロック毎に入力される。即ち、１個のコラムアドレスを
入力して、数ビット連続してデータクロックに同期して
リード／ライト動作を行う。

【００６１】ＣＡＳ信号によりデータクロックカウンタ
７１に起動がかかってカウント動作が開始され、図８で
は１から１６までカウントしている。カウント数が設定
値（例えば１１）になるまでの段階では、ノーマル動作
用のワード線１に対して、コラムアドレスＣＡ１に対応
するデータのアクセスが行われる。

【００６２】データクロックカウンタ７１のカウント数
が１１になったタイミング１の時点で、選択されたメモ
リアレイ１での１つのワード線上のデータのアクセスが
終了し、この時点でカウンタ数検知回路７２の検知信号
がＨレベルに遷移して、ノーマル動作停止信号がＨレベ
ルに遷移する。このタイミング１以降でクロック選択回
路７５は前述のようにノーマル動作停止信号が活性化さ
れているのでデータクロックを選択し、リフレッシュ用
ワード線基本クロックはデータクロックを反映した波形
になる。以上の結果、ノーマル動作用のワード線１はＨ
レベルからＬレベルに遷移し、これ代わってリフレッシ
ュ用にワード線２からワード線７までがリフレッシュ用
ワード線基本クロックに同期して順次選択されて、リフ
レッシュ動作が行われる。

【００６３】次に、図示のタイミング２で次のＣＡＳ信
号が入力され、その結果、データクロックカウンタがリ
セットされると共に、ノーマル動作停止信号がＨレベル
からＬレベルに遷移する。即ち、ノーマルリード／ライ
ト動作に戻り、ワード線１が再度選択されて、コラムア
ドレスＣＡ２に対するデータのアクセスが再開されるこ
とになる。

【００６４】以上のように、本実施例によれば、前記第
１の実施例のように選択されないメモリアレイ１…のみ
をリフレッシュするだけでなく、選択されたメモリアレ
イ１…に対しても、そのノーマル動作の途中でリフレッ
シュ動作が可能となる。よって、データクロックの動作
周波数が遅くなっても、リフレッシュ制御を外部から行
うことが不要となる。

【００６５】（第２の実施例の変形例）前記第２の実施
例ではノーマル動作時のデータクロックと同じサイクル
タイムでリフレッシュ動作がなされる。従って、動作周
波数が例えばｚ前述の２５６Ｍビットの例で１２ＭＨｚ
とすると、サイクルタイムは約８３ｎｓとなって、ワー
ド線の立ち上げ及び立ち下げの動作を行うためには、か
なり速いタイミングになり、リフレッシュ動作が困難に
なる。この問題点を解決するため、前記第２の実施例の
変形例を図９をもとに説明する。基本構成は第２の実施
例と同様であり、異なる点は分周器９７を設けた点であ
る。分周器９７の入力波形であるデータクロックを分周
するか否かは周波数検知信号で決定する。前記第２の実
施例では、データクロックをそのままクロック選択回路
７５に入力したが、本変形例では、分周器９７を介して
クロック選択回路９５に入力する。この構成により、図
１０のタイミングチャートに示す通り、リフレッシュ用
ワード線基本クロックはデータクロックの２倍のサイク
ルタイムで動作する。即ち、リフレッシュ動作の周波数
は約８３ｎｓから約１６６ｎｓになり、十分動作マージ
ンを得ることが可能になる。

【００６６】（第３の実施例）以上の説明では、選択さ
れないメモリアレイ１…はリフレッシュ動作を行うが、
図１のセルフリフレッシュ用クロック発生回路６のセル
フリフレッシュ用ワード線基本クロックは全てのメモリ
アレイ１…に対し共通であるため、２５６Ｍチップにつ
いては７つの３２Ｍビットのメモリアレイが同時にリフ
レッシュ動作を行うことになる。ここで、７つのメモリ
アレイ１…に対して同時にリフレッシュ動作を行わせる
と、ワード線の立ち上げ、センスアンプ増幅のタイミン
グ及びリセットのタイミングで非常に大きなピーク電流
が流れることが予想されるが、このピーク電流により電
源ラインの電圧レベル変動が生じる欠点がある。

【００６７】ここで、前記リフレッシュ時の電源電圧レ
ベルの変動を抑えるための技術の従来例（参考文献：１
９９３ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏ
ｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒ
ｅｎｃｅＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，ｐｐ５０−５１，Ｆｅｂ１９９３）に
ついて、以下、説明する。図１６はブロック図、図１７
はタイミングチャートである。

【００６８】図１６において、１６１はメモリアレイで
あって、８つに分割されている。ＳＷＬはメモリアレイ
１６１中のワード線である。内部クロックＩＣＬＫによ
りシフトレジスタＳＲが動作し、このシフトレジスタＳ
Ｒに従って８つのメモリアレイ内のワード線ＳＷＬが順
次選択され、リフレッシュされる。図１７のタイミング
チャートのように、ワード線ＳＷＬ１〜ＳＷＬ８は順次
選択されて立ち上がるため、センス活性時のピーク電流
は分散されて、電源電流波形ＩＣＣのように大きなピー
ク電流が伴わない。しかし、内部クロックＩＣＬＫの立
ち上がりでワード線を立ち上げ、内部クロックＩＣＬＫ
の立ち下がりでセンスアンプを活性化させるタイミング
構成であるため、ワード線関連のリセットは同時に行わ
れて、電源電流波形ＩＣＣに大きなピーク電流が流れる
ことが予想される。

【００６９】つまり、前記従来例では、通常のＤＲＡＭ
における１本のワード線を８分割する構成をとっている
関係上、内部クロックＩＣＬＫは７ｎｓという短いパル
スにしか設定できず、リセットのタイミングを時分割で
きないのである。その理由は、内部クロックＩＣＬＫの
周期を大きくしてリセットタイミングを時分割しようと
すると、８分割されたワード線を全て活性化させるため
のサイクル時間（通常のＤＲＡＭの１本のワード線を活
性化するためのサイクル時間）が増大し、結果的に通常
のＤＲＡＭよりもリフレッシュ時間が増大し、チップの
使用効率が低下してしまうからである。

【００７０】また、前記従来例では、ワード線のリセッ
トタイミングにおいて電源変動に弱いセンスアンプ活性
化の動作を伴わないので、図１７に示すリセット時点の
ピーク電流については何ら問題はないが、本発明ではリ
フレッシュ動作と同時にノーマルリード／ライト動作が
非同期で行われている関係上、リセット時の電源ライン
の電圧レベル変動によってノーマルリード／ライト動作
の誤動作を引き起こすことが予想される。

【００７１】本実施例は、前記のような問題点を解決す
るための構成を採用する。図１１は第３の実施例を示
す。同図において、セルフリフレッシュ用ワード線基本
クロックＲＦＳＴは起動信号ＲＩＮＧＥＮを発生するセ
ルフリフレッシュ制御回路１１１に入力される。１１２
はリング発振器であって、前記起動信号ＲＩＮＧＥＮに
より起動されて、複数個のレジスタ１１３…（請求項１
３記載のシフトレジスタ回路）用のクロックＲＦＣＫを
発生する。１１４は遅延素子であって、リング発振器１
１２のクロックＲＦＣＫを遅延させて、遅延クロックＲ
ＦＣＫＤを発生させ、この遅延クロックＲＦＣＫＤを各
シフトレジスタ１１３…に転送する。

【００７２】初段のシフトレジスタ１１３…には、リフ
レッシュ用ワード系クロックＲＦＲＡＳが入力される。
シフトレジスタ１１３…の各段の出力は、各メモリアレ
イ１…に対してリフレッシュ用ワード線基本クロックと
して転送される。最終段のシフトレジスタ１１３の出力
は前記セルフリフレッシュ制御回路１１１に入力され、
リング発振器１１２の動作を停止させる。

【００７３】前記リング発振器１１２及び複数個のレジ
スタ１１３…により、リフレッシュ用信号生成回路によ
り生成されたリフレッシュ用ワード線基本クロックを、
前記リフレッシュ用信号生成回路により生成されるリフ
レッシュアドレスのインクリメント周期内で設定時間だ
け遅延させた遅延リフレッシュ用ワード線基本クロック
を生成する遅延回路を構成する。

【００７４】次に、本実施例の動作を図１２のタイミン
グチャートにより説明する。

【００７５】セルフリフレッシュ用ワード線基本クロッ
クＲＦＳＴによりリング発振器開始信号ＲＩＮＧＥＮが
Ｈレベルに遷移して、リング発振器１１２が動作を開始
し、タイミング１でシフトレジスタ用クロックＲＦＣ
Ｋ、遅延クロックＲＦＣＫＤがシフトレジスタ１１３…
に出力される。同時に初段のシフトレジスタ１１３はリ
フレッシュ用ワード線基本クロックＲＦＲＡＳを取り込
む。図１２では、初段のシフトレジスタ１１３は遅延ク
ロックＲＦＣＫＤの立ち上がりエッジで取り込んだデー
タを転送している。

【００７６】続いて、図示のタイミング２で、メモリア
レイ１用リフレッシュクロックＲＦＲＡＳ１が初段のシ
フトレジスタ１１３…からメモリアレイ１へ転送され、
メモリアレイ１内のワード線ＷＬ１、及びビット線ＢＬ
１、／ＢＬ１が活性化され、クロックＲＦＣＫの１サイ
クル内でワード線関連の活性化からリセットまでのリフ
レッシュ動作が行われる。このとき図１２から判るよう
に、他のメモリアレイ１…は待機状態となっている。

【００７７】尚、リフレッシュクロックＲＦＲＡＳ１の
リセットタイミングはクロックＲＦＣＫの立ち上がりに
同期させる。この構成は、メモリアレイ１におけるワー
ド線ＷＬ１のリセットタイミングと、メモリアレイ２に
おけるワード線ＷＬ２の立ち上がりタイミングをずらす
目的で採用される。

【００７８】同様に、図示のタイミング３で、メモリア
レイ２用リフレッシュクロックＲＦＲＡＳ２が２段目の
シフトレジスタ１１３からメモリアレイ２へ転送され
て、メモリアレイ２内のワード線ＷＬ２、ビット線ＢＬ
２、／ＢＬ２が活性化され、リフレッシュ動作が行われ
る。最後にタイミング４で、メモリアレイｎ内のリフレ
ッシュ動作が行われ、全メモリアレイのリフレッシュ動
作が完了し、同時にリング発振器１１２の起動信号ＲＩ
ＮＧＥＮがＬレベルに遷移し、レジスタ用クロックＲＦ
ＣＫがリセットされる。

【００７９】このように、本実施例によれば、複数個の
選択されないメモリアレイ１…のリフレッシュ動作を時
間を異にして行い、且つレジスタ用クロックの１サイク
ル内で各メモリアレイ１…のワード線関連の活性化から
リセット動作まで行うので、リフレッシュ動作における
メモリセルの活性化時のピーク電流、及びリセット時の
ピーク電流を分散して、その最大値を低く制限すること
が可能であり、電源ラインの電圧レベルの変動を小さく
抑えることができる。従って、前記複数個のメモリアレ
イ１…のリフレッシュ動作と同時期で行われる，選択さ
れたメモリアレイ１…でのノーマルリード／ライト動作
を、電源電圧変動の影響を受けずに誤動作なく、正常に
動作させることができる。

【００８０】（第４の実施例）以上の説明では、通常の
待機状態におけるセルフリフレッシュ（以下、データ保
持モードという）と異なり、ノーマルリード／ライト動
作とリフレッシュ動作とが非同期に同時動作している関
係上、このノーマルリード／ライト動作によって基板電
位やチップ温度等に変動が生じ、これ等の変動に起因し
て前記データ保持モード時よりもメモリセルのポーズタ
イム特性は劣化し、電荷のリークは早くなることが予想
される。従って、本発明でのノーマル動作と同時に行う
リフレッシュ動作の周期は、前記データ保持モードでの
リフレッシュ周期よりも長く設定する必要がある。

【００８１】しかしながら、本発明のノーマル動作時で
のセルフリフレッシュ周期に設定すると、リフレッシュ
のスペックは満たすが、データ保持モード時のリフレッ
シュ動作電流がサイクルの短縮化に伴い増加して、結果
的にデータ保持電流が増加する欠点が生じる。一方、デ
ータ保持モード時のポーズタイム特性に合せた比較的長
いリフレッシュ周期に設定した場合には、良好なリフレ
ッシュを行うことが困難である。

【００８２】本実施例は以上の問題点を解決する公正を
採用する。図１３に本実施例の構成を示す。同図におい
て、メモリアレイ選択回路５の出力はＯＲ回路１３２
（請求項１５記載の選択検出回路）に入力され、そのＯ
Ｒ回路１３２の出力であるリフレッシュ周期選択信号を
リフレッシュ周期選択回路１３３に入力する。一方、リ
フレッシュ周期を決定するタイマは２種類設けられ、タ
イマＡ１３４（請求項１６記載の第１のタイマ回路）は
データ保持モード用であって、比較的長いリフレッシュ
周期が設定され、タイマＢ１３５（請求項１６記載の第
２のタイマ回路）はノーマル動作用セルフリフレッシュ
モード用であって、比較的短いリフレッシュ周期が設定
されている。

【００８３】前記ＯＲ回路１３２の入力が全てＬレベル
のとき、即ちメモリアレイ１…の全てが選択されていな
いときは、リフレッシュ周期選択信号はＬレベルとな
り、リフレッシュ周期選択回路１３３はタイマＡ１３４
を選択し、ＯＲ回路１３２の入力のうち１つ以上がＨレ
ベルのとき、即ち１つ以上のメモリアレイが選択された
ときは、リフレッシュ周期選択信号はＨレベルとなり、
リフレッシュ周期選択回路１３３はタイマＢ１３５を選
択する。

【００８４】したがって、本実施例においては、各リフ
レッシュモードに応じた最適のリフレッシュ周期を選択
できるので、データ保持モード時には、リフレッシュ動
作電流を少なく制限して、データ保持電流を少なくでき
ると共に、１個以上のメモリアレイ１…が選択された場
合の他の選択されないメモリアレイ１…に対するセルフ
リフレッシュを最適時期で行うことが可能であり、チッ
プの高性能化を図ることができる。

【００８５】

【発明の効果】以上説明したように、請求項１記載の発
明の半導体メモリによれば、メモリアレイを複数に分割
し、そのうち、選択されたメモリアレイでノーマルリー
ド／ライト動作を行うと同時に、他の選択されないメモ
リアレイでリフレッシュ動作を行うので、１個のメモリ
アレイを見ればノーマル動作とリフレッシュ動作との競
合がなく、従ってワード線の遅延は生じることなく、外
部からのリフレッシュの制御が不要で且つ高速シリアル
アクセスが可能である効果を奏する。

【００８６】また、請求項６記載の発明の半導体メモリ
によれば、選択されていないメモリアレイに対してリフ
レッシュ動作を行うに留まらず、選択されたメモリアレ
イに対しても、ノーマルリード／ライト動作を一時停止
してリフレッシュ動作を行うので、データクロックの動
作周波数が遅い場合であっても、リフレッシュ制御を外
部から行うことは不要であるという効果を奏する。

【００８７】更に、請求項１１記載の発明の半導体メモ
リによれば、選択されない複数個のメモリアレイのリフ
レッシュ動作を時間を異にして行ったので、メモリセル
の活性化時及びリセット時のピーク電流を分散して低く
制限することができて、電源電圧の変動を小さく抑え
て、そのリフレッシュ動作と同時期に行われる選択され
たメモリアレイでのノーマルリード／ライト動作をその
電源電圧の変動に起因して誤動作することを有効に防止
できる効果を奏する。

【００８８】加えて、請求項１５記載の発明の半導体メ
モリによれば、データ保持モード及びノーマル動作セル
フリフレッシュモードに応じて最適のリフレッシュ周期
を選択してリフレッシュ動作を行うことができるので、
データ保持電流の増加を招くことなくリフレッシュ動作
を適時に確実に行い得て、チップの高性能化を図ること
ができる効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施例における基本的部分の構
成を示すブロック図である。

【図２】本発明の第１の実施例の基本的部分のタイミン
グチャートを示す図である。

【図３】リフレッシュ動作の途中でメモリアレイが選択
された場合の説明図である。

【図４】本発明の第１の実施例の特徴部分の構成を示す
ブロック図である。

【図５】検知信号１、２及びリフレッシュ停止信号の波
形を示す図である。

【図６】本発明の第１の実施例の特徴部分のタイミング
チャートを示す図である。

【図７】本発明の第２の実施例の構成を示すブロック図
である。

【図８】本発明の第２の実施例のタイミングチャートを
示す図である。

【図９】本発明の第２の実施例の変形例の構成を示すブ
ロック図である。

【図１０】本発明の第２の実施例のタイミングチャート
を示す図である。

【図１１】本発明の第３の実施例の構成を示すブロック
図である。

【図１２】本発明の第３の実施例のタイミングチャート
を示す図である。

【図１３】本発明の第４の実施例の構成を示すブロック
図である。

【図１４】従来のリフレッシュ方式のタイミングチャー
トを示す図である。

【図１５】従来のリフレッシュ方式のブロック図であ
る。

【図１６】図１５のリフレッシュ方式のタイミングチャ
ートを示す図である。

【符号の説明】

１メモリアレイ２ロウデコーダ３アドレス選択回路４リフレッシュカウンタ５メモリアレイ選択回路６セルフリフレッシュ用クロック
発生回路７タイマ回路８アドレスレスバッファ群４１カウンタ４２、７２、９２カウント数検知回路４３リフレッシュ停止制御回路７１、９１データクロックカウンタ７３、９３ノーマル動作停止制御回路７５、９５クロック選択回路９７分周器１１１セルフリフレッシュ制御回路１１３レジスタ１１４遅延素子

Claims

【特許請求の範囲】

【請求項１】外部クロックに同期して連続的にデータ
を入出力することが可能な半導体メモリであって、チップ内に複数個配置されたメモリアレイと、外部から入力されるアドレス群に応じて前記複数個のメ
モリアレイのうち少くとも１個のメモリアレイを選択す
るメモリアレイ選択回路と、リフレッシュアドレス及びリフレッシュ用ワード線基本
クロックを生成するリフレッシュ用信号生成回路と、前記各メモリアレイに対応して前記メモリアレイの個数
と同数設けられたアドレス選択回路とを備え、前記各アドレス選択回路は、対応するメモリアレイが前
記メモリアレイ選択回路により選択されたとき、外部か
ら入力されるアドレス群及びワード線基本クロックによ
り前記選択されたメモリアレイ内のワード線を選択する
一方、対応するメモリアレイが前記メモリアレイ選択回
路により選択されないとき、前記リフレッシュ用信号生
成手段により生成されたリフレッシュアドレス及びリフ
レッシュ用ワード線基本クロックにより前記選択されな
いメモリアレイ内のワード線を選択するように構成さ
れ、更に、各メモリアレイが前記メモリアレイ選択回路によ
り選択されていない状態から選択された状態に切換わる
時の設定時間前の時点を予測する切換直前予測回路と、前記切換直前予測回路により予測された設定時間前の時
点で前記リフレッシュ用信号生成回路によるリフレッシ
ュ用ワード線基本クロックの生成を禁止するリフレッシ
ュ禁止回路とを備えたことを特徴とする半導体メモリ。
【請求項２】リフレッシュ用信号生成回路は、リフレ
ッシュ周期を決定するタイマ回路と、セルフリフレッシ
ュ用クロック及びリフレッシュ用ワード線基本クロック
を前記タイマ回路のリフレッシュ周期で生成するクロッ
ク生成回路と、前記クロック生成回路で生成されたセル
フリフレッシュ用クロックを入力してリフレッシュアド
レスを生成するリフレッシュカウンタとから成ることを
特徴とする請求項１記載の半導体メモリ。
【請求項３】リフレッシュ用信号生成回路のタイマ回
路及びクロック生成回路は１個設けられ、リフレッシュ
カウンタは各メモリアレイに対応して複数個のメモリア
レイと同数個設けられることを特徴とする請求項１記載
の半導体メモリ。
【請求項４】切換直前予測回路は、ワード用基本クロ
ックをインクリメント用クロックとするカウンタと、前
記カウンタのカウント数を検知するカウント数検知回路
とから成り、リフレッシュ禁止回路は、前記カウント数検知回路によ
り検知したカウント数が、メモリアレイが選択された状
態に切換わる時に相当する設定カウント数よりも所定数
小さいカウント数から前記設定カウント数までの間でリ
フレッシュ停止信号をリフレッシュ用信号生成回路に出
力してリフレッシュ用ワード線基本クロックの生成を禁
止するリフレッシュ停止制御回路により構成されること
を特徴とする請求項１又は請求項２記載の半導体メモ
リ。
【請求項５】リフレッシュ停止制御回路は、リフレッ
シュ停止信号をリフレッシュ用信号生成回路のクロック
生成回路に出力することを特徴とする請求項４記載の半
導体メモリ。
【請求項６】メモリアレイ選択回路により選択された
メモリアレイにおいて１つのワード線上のデータのアク
セスが終了したことを検出するアクセス終了検出回路
と、前記アクセス終了検出回路によりアクセスの終了が検出
された時以降で、前記メモリアレイ選択回路によるメモ
リアレイの選択を停止させて、アドレス選択回路により
リフレッシュ用信号生成手段のリフレッシュアドレスに
基づく前記メモリアレイのワード線の選択を行わせるノ
ーマル動作停止制御回路と、前記ノーマル動作停止制御回路によりメモリアレイの選
択が停止されたとき、前記リフレッシュ用信号生成手段
のリフレッシュアドレスのインクリメント周期を短く設
定する周期設定回路とを備えたことを特徴とする請求項
１、請求項２、請求項３、請求項４又は請求項５記載の
半導体メモリ。
【請求項７】アクセス終了検出回路は、コラムアドレ
スを取り込むためのコラム用基本クロックによりリセッ
トされると共にリフレッシュ用信号生成手段のセルフリ
フレッシュ用クロックよりもサイクルタイムの短い外部
クロックによりインクリメントされるクロックカウンタ
と、前記クロックカウンタのカウント数がワード線上の
データのアクセスの終了時点に相当する設定カウント数
であることを検知するカウント数検知回路とから成り、周期設定回路は、ノーマル動作停止制御回路によりメモ
リアレイの選択が停止されたとき、クロック生成回路の
セルフリフレッシュ用クロックに代えて、前記外部クロ
ックの周波数に応じた周波数のクロックをインクリメン
ト用クロックとしてリフレッシュカウンタに出力するク
ロック選択回路から成ることを特徴とする請求項６記載
の半導体メモリ。
【請求項８】クロックカウンタは、外部クロックの周
波数が設定値以下のとき動作し、設定値を越えるとき動
作を停止するよう制御されることを特徴とする請求項７
記載の半導体メモリ。
【請求項９】クロック選択回路は、外部クロック自体
をインクリメント用クロックとしてリフレッシュカウン
タに出力することを特徴とする請求項７記載の半導体メ
モリ。
【請求項１０】外部クロックを分周する分周器を備
え、クロック選択回路は、前記分周器により分周された
周波数のクロックをインクリメント用クロックとしてリ
フレッシュカウンタに出力することを特徴とする請求項
７記載の半導体メモリ。
【請求項１１】リフレッシュ用信号生成回路により生
成されたリフレッシュ用ワード線基本クロックを、前記
リフレッシュ用信号生成回路により生成されるリフレッ
シュアドレスのインクリメント周期内で設定時間だけ遅
延させた遅延リフレッシュ用ワード線基本クロックを生
成する遅延回路を備え、前記リフレッシュ用信号生成回路により生成されたリフ
レッシュ用ワード線基本クロック及び前記遅延回路によ
り生成された遅延リフレッシュ用ワード線基本クロック
は、メモリアレイ選択回路により選択されない状態にあ
る複数個のメモリアレイに対応するアドレス選択回路に
入力されて、前記メモリアレイ選択回路により選択されない状態にあ
る複数個のメモリアレイのリフレッシュのためのワード
線の立上げ及び立下げ動作を前記複数個のメモリアレイ
間で時間を異ならせて行うことを特徴とする請求項１、
請求項４、請求項６又は請求項７記載の半導体メモリ。
【請求項１２】遅延回路は、メモリアレイ選択回路に
より選択されない状態にあるメモリアレイの個数と同数
の，設定遅延時間が互いに異なる遅延リフレッシュ用ワ
ード線基本クロックを生成し、前記メモリアレイ選択回路により選択されない状態にあ
る複数個のメモリアレイを１個づつ順次時間を異ならせ
てリフレッシュすることを特徴とする請求項１１記載の
半導体メモリ。
【請求項１３】遅延回路は、セルフリフレッシュ用ク
ロックを入力し、この入力毎に前記セルフリフレッシュ
用クロックよりも短い周期のクロックを発生するリング
発振器と、メモリアレイ選択回路により選択されない状態にあるメ
モリアレイの個数と同数の段数のシフトレジスタ回路と
を備え、前記リング発振器の出力は、前記シフトレジスタ回路の
各段の転送用クロックとして使用され、前記シフトレジスタ回路の初段には、リフレッシュ用信
号生成回路のリフレッシュ用ワード線基本クロックが入
力されて、前記シフトレジスタ回路の各段の出力を、設定遅延時間
が互いに異なる複数の遅延リフレッシュ用ワード線基本
クロックとすることを特徴とする請求項１２記載の半導
体メモリ。
【請求項１４】リング発振器の出力を遅延させる遅延
素子を備え、前記遅延素子の出力はシフトレジスタ回路の各段の他の
転送用クロックとして使用され、各遅延リフレッシュ用ワード線基本クロックは、前記遅
延素子の出力によりセットされ、前記リング発振器の出
力によりリセットされることを特徴とする請求項１３記
載の半導体メモリ。
【請求項１５】メモリアレイ選択回路によるメモリア
レイの選択の有無を検出する選択検出回路を備え、タイマ回路のタイマ時間は、前記選択検出回路により何
れのメモリアレイも選択されない状態が検出されたとき
には所定時間に設定される一方、前記選択検出回路によ
り何れかのメモリアレイが選択されたことが検出された
ときには、前記所定時間よりも短い時間に設定されるこ
とを特徴とする請求項２、請求項４、請求項６、請求項
７、請求項１１、請求項１２又は請求項１３記載の半導
体メモリ。
【請求項１６】選択検出回路は、メモリアレイ選択回
路の出力であるメモリアレイ選択信号を入力とするＯＲ
回路により構成され、タイマ回路は、第１のリフレッシュ周期を決定する第１
のタイマ回路と、前記第１のリフレッシュ周期よりも短
い第２のリフレッシュ周期を決定する第２のタイマ回路
とから成り、前記ＯＲ回路の出力を制御信号とし、前記出力信号がＬ
レベルである何れのメモリアレイも選択されないときに
は前記第１のタイマ回路を選択し、前記出力信号がＨレ
ベルである何れかのメモリアレイが選択されたときには
前記第２のタイマ回路を選択するリフレッシュ周期選択
回路を備えたことを特徴とする請求項１５記載の半導体
メモリ。
【請求項１７】チップ内に複数個配置されたメモリア
レイを備え、そのうち、選択したメモリアレイに対して
ノーマルリード／ライト動作を行い、これと同時に、選
択されないメモリアレイに対してリフレッシュ動作を行
うようにした半導体メモリにおいて、前記メモリアレイ
の選択の有無を検出する選択検出回路と、前記選択検出
回路により何れのメモリアレイも選択されない状態が検
出されたときにはリフレッシュ周期として所定時間を設
定する一方、前記選択検出回路により何れかのメモリア
レイが選択されたことが検出されたときにはリフレッシ
ュ周期として前記所定時間よりも短い時間を設定するタ
イマ回路とを備えたことを特徴とする半導体メモリ。