JPS58224497A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS58224497A JPS58224497A JP57107886A JP10788682A JPS58224497A JP S58224497 A JPS58224497 A JP S58224497A JP 57107886 A JP57107886 A JP 57107886A JP 10788682 A JP10788682 A JP 10788682A JP S58224497 A JPS58224497 A JP S58224497A
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- JP
- Japan
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- memory
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- row
- cas
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の属する技術分野の説明本発明はダイナ
ミックアクセス方式の記憶素子を使った記憶装置に関す
るものである。
ミックアクセス方式の記憶素子を使った記憶装置に関す
るものである。
（２）従来技術の説明
従来、この種の記憶装置は、高速動作が要求された場合
には、記憶素子自体の高速化、及びその周辺回路の高速
化により対応しており、その結果、部品の歩留り悪化、
記憶装置価格の高騰は避けられないばかりでなく、その
制御装置も複雑かつ高価にならざるを得なかった。
には、記憶素子自体の高速化、及びその周辺回路の高速
化により対応しており、その結果、部品の歩留り悪化、
記憶装置価格の高騰は避けられないばかりでなく、その
制御装置も複雑かつ高価にならざるを得なかった。
（３） 発明の詳細な説明
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従って本発明の目的は、ダイナミ
ック記憶素子の使用法の一種でお ２− るベージモードアクセス方式を利用し、比較的廉価に高
速動作を可能とする新規な記憶装置を提供することにあ
る。
なされたものであり、従って本発明の目的は、ダイナミ
ック記憶素子の使用法の一種でお ２− るベージモードアクセス方式を利用し、比較的廉価に高
速動作を可能とする新規な記憶装置を提供することにあ
る。
（４）発明の詳細な説明
上記目的を達成する為に、本発明に係る記憶装置は、メ
モリ素子の素子選択アドレス、行アドレス及び列アドレ
スに対応し、アドレス初期値をセット可能な縦列接続さ
れた素子選択アドレスカウンタ、行アドレスカウンタ及
び列アドレスカウンタと、データ転送長をセット可能な
レングスカウンタと、更にメモリアクセスごとに行アド
レス選択ストローブを発生し、データ転送開始直後及び
行アドレス桁上げ信号が発効した時に列アドレス選択ス
トローブを発生し、かつ記憶装置サイクルタイムを伸長
させるタイにング回路とを備え、メモリアクセス要求装
置がメモリアクセスに先だって、データ転送開始アドレ
スとデータ転送長を前記素子選択アドレスカウンタ、行
アドレスカウンタ、列アドレスカウンタ及びレングスカ
ウンタにセットし、メモリアクセス起動をかけた後、以
降連続シーケンシャルの場合、レングスカウンタ値で指
定される回数だけ前記各アドレスカウンタがカウントア
ツプした値をアクセスするように、構成されている。
モリ素子の素子選択アドレス、行アドレス及び列アドレ
スに対応し、アドレス初期値をセット可能な縦列接続さ
れた素子選択アドレスカウンタ、行アドレスカウンタ及
び列アドレスカウンタと、データ転送長をセット可能な
レングスカウンタと、更にメモリアクセスごとに行アド
レス選択ストローブを発生し、データ転送開始直後及び
行アドレス桁上げ信号が発効した時に列アドレス選択ス
トローブを発生し、かつ記憶装置サイクルタイムを伸長
させるタイにング回路とを備え、メモリアクセス要求装
置がメモリアクセスに先だって、データ転送開始アドレ
スとデータ転送長を前記素子選択アドレスカウンタ、行
アドレスカウンタ、列アドレスカウンタ及びレングスカ
ウンタにセットし、メモリアクセス起動をかけた後、以
降連続シーケンシャルの場合、レングスカウンタ値で指
定される回数だけ前記各アドレスカウンタがカウントア
ツプした値をアクセスするように、構成されている。
すなわち、この種の記憶装置は従来ランダムアクセスが
主体であったが、ＣＰＵ、各九等メモリアクセスする装
置に対してメモリサイクルをある程度まとめて割当て、
部分的にバースト転送する方式をとり、その間は前記ベ
ージモードアクセス方式で高速動作をさせる。この方式
により、本発明では１サイクルごとにアドレスが切替る
ためのバス切替時間が短縮され、かつ行アドレス制御中
心で高速動作可能な記憶方式を提供することが可能と彦
った。
主体であったが、ＣＰＵ、各九等メモリアクセスする装
置に対してメモリサイクルをある程度まとめて割当て、
部分的にバースト転送する方式をとり、その間は前記ベ
ージモードアクセス方式で高速動作をさせる。この方式
により、本発明では１サイクルごとにアドレスが切替る
ためのバス切替時間が短縮され、かつ行アドレス制御中
心で高速動作可能な記憶方式を提供することが可能と彦
った。
（５） 発明の詳細な説明
次に本発明をその好ましい一実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
第１図は一般に広く使われているダイナミック記憶素子
のアクセス方式を説明する為の図である。
のアクセス方式を説明する為の図である。
すなわち、メモリ素子に対するアドレスを行アト３−
レスと列アドレスに二分割する。メモリ素子には時分割
で前記アドレスを送シ、列アドレス選択ストローブＲＡ
Ｓ 、行アドレス選択ストローブＣＡＳの各々立上り時
点で素子内部の列アドレスレジスタ、行アドレスレジス
タにそれをセットする。本動作はメモリアクセスごとに
繰り返し実行される。
で前記アドレスを送シ、列アドレス選択ストローブＲＡ
Ｓ 、行アドレス選択ストローブＣＡＳの各々立上り時
点で素子内部の列アドレスレジスタ、行アドレスレジス
タにそれをセットする。本動作はメモリアクセスごとに
繰り返し実行される。
第２図はベージモードアクセス方式と呼″ばれる方式を
説明する為の図である。最初に列アドレスと行アドレス
を１回列アドレス選択ストローブＲＡＳと行アドレス選
択ストローブＣＡＳの立上シ時点で素子内にセットする
と、それ以降は列アドレス選択ストローブＲＡＳを直流
的に″ＯＮ”に持続させれば、行アドレス選択ストロー
ブＣＡＳのみでメモリアクセスが可能である。すなわち
、この方式によれば、列アドレス選択ストローブＲＡＳ
が”０Ｎ１０ＦＦ”しない時間だけタイミングマージン
が生ずるので、高速化が可能である。ただし、この場合
、アドレスはシーケンシャルであることが前提であるこ
とと、行アドレスの桁上げが発生した次サイクルでは再
度桁上げ後の列アドレスを行アドレスのセラ ４ − トに先だって列アドレスレジスタにセットする必要があ
る。
説明する為の図である。最初に列アドレスと行アドレス
を１回列アドレス選択ストローブＲＡＳと行アドレス選
択ストローブＣＡＳの立上シ時点で素子内にセットする
と、それ以降は列アドレス選択ストローブＲＡＳを直流
的に″ＯＮ”に持続させれば、行アドレス選択ストロー
ブＣＡＳのみでメモリアクセスが可能である。すなわち
、この方式によれば、列アドレス選択ストローブＲＡＳ
が”０Ｎ１０ＦＦ”しない時間だけタイミングマージン
が生ずるので、高速化が可能である。ただし、この場合
、アドレスはシーケンシャルであることが前提であるこ
とと、行アドレスの桁上げが発生した次サイクルでは再
度桁上げ後の列アドレスを行アドレスのセラ ４ − トに先だって列アドレスレジスタにセットする必要があ
る。
第３図は、前記条件を前提に一度転送開始アドレスと転
送長をセットすれば、以降転送アドレスが行アドレスの
桁上げ範囲を越えてもメモリアクセスを可能とした本発
明の一実施例を示すブロック構成図である。
送長をセットすれば、以降転送アドレスが行アドレスの
桁上げ範囲を越えてもメモリアクセスを可能とした本発
明の一実施例を示すブロック構成図である。
メモリアドレスバスは、メモリ素子内アドレスに対応し
たメモリ素子選択アドレス１、列アドレス２、行アドレ
ス３の三群に分割される。
たメモリ素子選択アドレス１、列アドレス２、行アドレ
ス３の三群に分割される。
メモリ素子選択アドレス１は選択器１６を経てデコーダ
４を通り、各メモリ素子選択信号になる。
４を通り、各メモリ素子選択信号になる。
列アドレス２は、選択器７．９を経てメモリ素子１８内
の列アドレスレジスタ１３に、タイミング回路１２よ多
出力される列アドレス選択ストローブＲＡ８の立上υで
セットされ、行アドレス３は、選択器８．９を経てメモ
リ素子１８内の行アドレスレジスタ１４に、タイミング
回路１２より出力される行アドレス選択ストローブＣＡ
Ｓの立上υでセットされるが、同時にメモリ素子選択ア
ドレス１はメ毫リ素子選択アドレスカウンタ１５に、列
アドレス２け列アドレスカウンタ５に、又行アドレス３
は＋１加算器１０を紅て（初期アドレス＋１）の値が行
アドレスカウンタ６にセットされ、かつ前記三種のカウ
ンタはカウンタ６→カウンタ５→カウンタ１５の順にア
ドレスが高くなる様に縦列接続されているので、シーケ
ンシャルに引続きアクセスする場合には次サイクルは、
カウンタ１５．５．６よりアドレスが出力され、行アド
レス選択ストローブＣＡＳの立上りで行アドレスレジス
タ１４にセットされる。
の列アドレスレジスタ１３に、タイミング回路１２よ多
出力される列アドレス選択ストローブＲＡ８の立上υで
セットされ、行アドレス３は、選択器８．９を経てメモ
リ素子１８内の行アドレスレジスタ１４に、タイミング
回路１２より出力される行アドレス選択ストローブＣＡ
Ｓの立上υでセットされるが、同時にメモリ素子選択ア
ドレス１はメ毫リ素子選択アドレスカウンタ１５に、列
アドレス２け列アドレスカウンタ５に、又行アドレス３
は＋１加算器１０を紅て（初期アドレス＋１）の値が行
アドレスカウンタ６にセットされ、かつ前記三種のカウ
ンタはカウンタ６→カウンタ５→カウンタ１５の順にア
ドレスが高くなる様に縦列接続されているので、シーケ
ンシャルに引続きアクセスする場合には次サイクルは、
カウンタ１５．５．６よりアドレスが出力され、行アド
レス選択ストローブＣＡＳの立上りで行アドレスレジス
タ１４にセットされる。
以降、カウンタ１５．５．６はメモリアクセスする度に
カウントアツプしてその値でメモリアクセスする。
カウントアツプしてその値でメモリアクセスする。
たソし、行アドレスを桁上けする時には、桁上は信号１
９が列アドレスカウスタ５に送られ、それにより該カウ
ンタはカウントアツプすると同時に、桁上げ信号１９は
タイミング回ｌ！倍にも入力して行アドレス選択ストロ
ーブＣＡＳ信号の発生に加えて列アドレス選択ストロー
ブＲＡＳを再発生させ、新規の列アドレスは列アドレス
レジスフ１３にセットされる。
９が列アドレスカウスタ５に送られ、それにより該カウ
ンタはカウントアツプすると同時に、桁上げ信号１９は
タイミング回ｌ！倍にも入力して行アドレス選択ストロ
ーブＣＡＳ信号の発生に加えて列アドレス選択ストロー
ブＲＡＳを再発生させ、新規の列アドレスは列アドレス
レジスフ１３にセットされる。
この時のみメモリサイクルタイムが伸長するが、ＢＵＳ
Ｙ信号加の信号幅を伸長させて外部装置と同期をと石。
Ｙ信号加の信号幅を伸長させて外部装置と同期をと石。
又、本記憶装置を起動させる際には、データ転送長をレ
ングスカウンタ１１にセットしておく。該カウンタはメ
モリアクセスする度にカウントダウンし、その値が０に
なるとＲＡＳ 、 ＣＡＳ等のメモリ制御用時信号の出
力を禁止し、メモリアクセスは停止する。
ングスカウンタ１１にセットしておく。該カウンタはメ
モリアクセスする度にカウントダウンし、その値が０に
なるとＲＡＳ 、 ＣＡＳ等のメモリ制御用時信号の出
力を禁止し、メモリアクセスは停止する。
次に、第３図に示した本発明の一実施例の動作を第４図
のタイムチャートにより詳細に説明する。
のタイムチャートにより詳細に説明する。
ある固定アドレスＭより１回データ転送する場合を考え
る。その固定アドレスＭはメモリ素子の該当列アドレス
と行アドレスをｍ例ｎ行とし、行はＮ個で構成されると
すれば１．メモリサイクルタイムては列アドレス選択ス
トローブＲＡＳの立上り時点にて列アドレスｍが列アド
レスレジスタ１３にセットされ、行アドレス選択ストロ
ーブＣＡＳの立上りにて行アドレスｎが行アドレスレジ
スタ１４にセットされる。レングスカウンタ１１は、（
ｌ−１）の値が行アドレス選択ストローブＣＡＳの立下
りにてセットされており、以降行アドレス選択ストロー
ブＣＡＳが入る度にカウントダウンする。又、列アドレ
スカウンタ５、行アドレスカウンタ６は、共に、行アド
レス選択ストローブＣＡＳの立上りにて列アドレス２、
行アドレス３の値がそれぞれセットされ、以降行アドレ
ス選択ストローブＣＡＢが入る度にカウントアツプする
。
る。その固定アドレスＭはメモリ素子の該当列アドレス
と行アドレスをｍ例ｎ行とし、行はＮ個で構成されると
すれば１．メモリサイクルタイムては列アドレス選択ス
トローブＲＡＳの立上り時点にて列アドレスｍが列アド
レスレジスタ１３にセットされ、行アドレス選択ストロ
ーブＣＡＳの立上りにて行アドレスｎが行アドレスレジ
スタ１４にセットされる。レングスカウンタ１１は、（
ｌ−１）の値が行アドレス選択ストローブＣＡＳの立下
りにてセットされており、以降行アドレス選択ストロー
ブＣＡＳが入る度にカウントダウンする。又、列アドレ
スカウンタ５、行アドレスカウンタ６は、共に、行アド
レス選択ストローブＣＡＳの立上りにて列アドレス２、
行アドレス３の値がそれぞれセットされ、以降行アドレ
ス選択ストローブＣＡＢが入る度にカウントアツプする
。
メモリサイクルＭ＋１においては、ベーラモードなので
列アドレス選択ストローブＲＡＳは＠ＯＮ“状態のまま
持続し、行アドレス選択ストローブＣＡＳのみｎ＋１の
アドレスが行アドレスレジスタ１４にセットされてメモ
リアクセスされる。
列アドレス選択ストローブＲＡＳは＠ＯＮ“状態のまま
持続し、行アドレス選択ストローブＣＡＳのみｎ＋１の
アドレスが行アドレスレジスタ１４にセットされてメモ
リアクセスされる。
以下同様に、行の最大値Ｎ行まで進むと、行桁上げ信号
１９が＠ＯＮ”となシ、この信号が列アドレス選択スト
ローブＲＡＳ信号を一担’ＯＦＦ”とした後、再度“Ｏ
Ｎ″になる起動信号とな如、かつＢＵＳＹ信号長をのば
してメモリサイクルもとの時だけ伸長する。
１９が＠ＯＮ”となシ、この信号が列アドレス選択スト
ローブＲＡＳ信号を一担’ＯＦＦ”とした後、再度“Ｏ
Ｎ″になる起動信号とな如、かつＢＵＳＹ信号長をのば
してメモリサイクルもとの時だけ伸長する。
同時に、次の列アドレスカウンタ５は桁上げ信号１９に
よシ＋１されてｍ＋１となル、メモリサイクル（Ｍ＋１
−１ ）に於ては（ｍ−１−１）列、１行のアドレスが
選択されることになる。
よシ＋１されてｍ＋１となル、メモリサイクル（Ｍ＋１
−１ ）に於ては（ｍ−１−１）列、１行のアドレスが
選択されることになる。
一方、レングスカウンタ１１はその値が”０″に六つた
時点で列アドレス選択ストローブＲＡＳ、行アドレス選
択ストローブＣＡＳを含めたメモリ制御信号を出力停止
する。
時点で列アドレス選択ストローブＲＡＳ、行アドレス選
択ストローブＣＡＳを含めたメモリ制御信号を出力停止
する。
なお、列アドレスカウンタ５の桁上げ信号２１が発生し
また次サイクルはメモリ素子選択アドレスカウンタ１５
がカウントアツプするが、この時には別メモリ素子が選
択されて同様に連続アクセスされることになる。
また次サイクルはメモリ素子選択アドレスカウンタ１５
がカウントアツプするが、この時には別メモリ素子が選
択されて同様に連続アクセスされることになる。
以上本発明をその良好々一実施例について説明したが、
それは単なる例示的なものであり、ここで説明された実
施例によってのみ本願発明の範囲が限定されるものでな
いことは勿論である。
それは単なる例示的なものであり、ここで説明された実
施例によってのみ本願発明の範囲が限定されるものでな
いことは勿論である。
（６）発明の詳細な説明
以上の様にしてメモリ素子はベージモードでアクセス可
能となシ、ホスト側ではそれを意識することなくメモリ
アクセスが可能である。
能となシ、ホスト側ではそれを意識することなくメモリ
アクセスが可能である。
ページモードで動く時には電気的に重負荷のシステムメ
モリバスとも無関係に動作できるので、バス切替時間の
問題も少なく高速化が可能である。
モリバスとも無関係に動作できるので、バス切替時間の
問題も少なく高速化が可能である。
本発明はシーケンシャルアクセスが前提であるが、従来
の１サイクルごとのランダムアクセスもデータ転送長を
１とすれば容易に実現可能である。
の１サイクルごとのランダムアクセスもデータ転送長を
１とすれば容易に実現可能である。
第１図は従来のダイナミックアクセス方式のメモリ素子
を使ったアクセス方法を説明した図、第２図はベージモ
ードアクセス方式を説明した図、第３図は本発明の一実
施例を示すブロック構成図、第４図は第３図の動作を説
明するタイミングチャートである。 １・・・・・・メモリ米子選択アドレス、２・・・・・
・列アドレス、３・・・・・・行アドレス、４・・・・
・・デコーダ、５・・・・・・列アドレスカウンタ、６
・・・・・・行アドレスカウンタ、７．８．９．１６・
・・・・・選択器、１０・・・・・・＋１加算器、１１
・・・・・・レングスカウンタ、１２・・・・・−タイ
ミング回路、１３・・・・・・列アドレスレジスフ、１
４・・・・・・行アドレスレジスタ、１５・・・・・・
メモリ素子選択アドレスカウンタ、１８・・・・・・メ
モリ素子、１９・・・・・・行桁上げ信号、加・・・・
・・ＢＵＳＹ信号、５・・・・・・列アドレスデコーダ
、あ・・・・・・行アドレスデコーダ、ｎ・・・・・・
メモリセル、路・・・・・・ヤンス増ｍｉ、２９・・・
・・・データレジスタ特許出願人 日本電気株式会
社 代 理 人 弁理士熊谷細太部 １１− １２−
を使ったアクセス方法を説明した図、第２図はベージモ
ードアクセス方式を説明した図、第３図は本発明の一実
施例を示すブロック構成図、第４図は第３図の動作を説
明するタイミングチャートである。 １・・・・・・メモリ米子選択アドレス、２・・・・・
・列アドレス、３・・・・・・行アドレス、４・・・・
・・デコーダ、５・・・・・・列アドレスカウンタ、６
・・・・・・行アドレスカウンタ、７．８．９．１６・
・・・・・選択器、１０・・・・・・＋１加算器、１１
・・・・・・レングスカウンタ、１２・・・・・−タイ
ミング回路、１３・・・・・・列アドレスレジスフ、１
４・・・・・・行アドレスレジスタ、１５・・・・・・
メモリ素子選択アドレスカウンタ、１８・・・・・・メ
モリ素子、１９・・・・・・行桁上げ信号、加・・・・
・・ＢＵＳＹ信号、５・・・・・・列アドレスデコーダ
、あ・・・・・・行アドレスデコーダ、ｎ・・・・・・
メモリセル、路・・・・・・ヤンス増ｍｉ、２９・・・
・・・データレジスタ特許出願人 日本電気株式会
社 代 理 人 弁理士熊谷細太部 １１− １２−
Claims (1)
- ダイナミックアクセス方式のメモリ素子を使用した記憶
装置に於て、メモリ素子の素子選択アドレス、行アドレ
ス及び列アドレスに対応しアドレス初期値をセット可能
な縦列接続されたメモリ素子選択アドレスカウンタ、行
アドレスカウンタ及び列アドレスカウンタと、データ転
送長をセット可能なレングスカウンタと、更にメモリア
クセスごとに行アドレス選択ストローブを発生ししかも
データ転送開始直後及び行アドレス桁上げ信号が発効し
た時に列アドレス選択ストローブを発生しかつ記憶装置
サイクルタイムを伸長させるタイミング回路とを備え、
メモリアクセス要求装置がメモリアクセスに先だってデ
ータ転送開始アドレスとデータ転送長を前記メモリ素子
選択アドレスカウンタ、行アドレスカウンタ、列アドレ
スカウンタ及びレングスカウンタにセットし、記憶装置
に起動をかけた後以降前記レングスカウンタの値で指定
される回数だけ前記メモリ素子選択アドレスカウンタ、
行アドレスカウンタ及び列アドレスカウンタがカウント
アツプしたアドレスをアクセスすることを特徴とした記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57107886A JPS58224497A (ja) | 1982-06-22 | 1982-06-22 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57107886A JPS58224497A (ja) | 1982-06-22 | 1982-06-22 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58224497A true JPS58224497A (ja) | 1983-12-26 |
Family
ID=14470562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57107886A Pending JPS58224497A (ja) | 1982-06-22 | 1982-06-22 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58224497A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206317A (ja) * | 1984-03-13 | 1985-10-17 | テ アール テ テレコミュニカシオン ラジオエレクトリック エ テレホニク | データ処理装置 |
| JPS60211690A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | メモリ回路 |
| JPS63244484A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | デ−タ転送方式 |
-
1982
- 1982-06-22 JP JP57107886A patent/JPS58224497A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206317A (ja) * | 1984-03-13 | 1985-10-17 | テ アール テ テレコミュニカシオン ラジオエレクトリック エ テレホニク | データ処理装置 |
| JPS60211690A (ja) * | 1984-04-06 | 1985-10-24 | Hitachi Ltd | メモリ回路 |
| JPS63244484A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | デ−タ転送方式 |
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