JPH01240944A - ブロツク転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置におけるメモリ制御方式に係り、
特に長いブロック長の転送に好適なブロック転送方式に
関する。

〔従来の技術〕

処理装置とメモリとの間のデータ転送には、１つ１つの
ワード単位で転送を行なうやり方の他に。

複数のワードを１つのグループにまとめてブロックとし
、このブロック単位で高速に転送を行なうブロック転送
方式がある。

汎用のダイナミックＲＡＭ　（Ｒａｎｄｏｍ　Ａｃｃｅ
ｓｓＭｅｍｏｒｙ　）素子には、このブロック転送を高
速に行なうために特別に用意されたモードを設けている
ものがある。例えば、日立ＩＣメモリデータブック（昭
和６２年３月）の第３３８頁から第３４６頁に示されて
いる１ＭビットのダイナミックＲＡＭである８Ｍ５１１
０００には、ページ・モードが備わっており、また、同
データブロックの第３７４頁から第３８３頁に示されて
いる同じ＜１ＭビットのダイナミックＲＡ、　Ｍである
８Ｍ５１１００２Ｓには、スタティック・カラム・モー
ドが備わっている。これらのモードは、いずれも−担ロ
ーアドレスを素子に人力し、その後カラム・アドレスを
次々と切換えて入力することにより、そのカラム・アド
レスに対応するデータの転送ができるために、通常のモ
ードよりもはるかに高速にあるページ内のブロックの転
送を実現することができる。

〔発明が解決しようとする課題〕

しかしながら、上記ページ・モード、あるいは、スタテ
ィック・カラｌトモードを用いて長いワード数のブロッ
クを転送する場合に、ダイナミックＲＡ　Ｍの時間的制
約を守れない場合が生じえる。

たとえば、前記１（Ｍ５１１００を用いてページ・モー
ドによりブロック転送を行なう場合、ローアドレススト
ローブ信号（ＲＡＳ信号）の最大パルス幅は、１０マイ
クロ秒である。このため、１つのカラムアクセスサイク
ル時間（１ワ一ド転送時間）が１５０ｎｓかかるとした
場合には、１回のべ・−ジ・モードで転送できるワード
数は高々６６ワードとなり、それ以上のワード数を持つ
ブロックの転送は不可能となる。

〔ｌｉ！！１題を解決するための手段〕このため、本発
明では、長いワード数のブロックを転送する際に、この
ブロックをサブブロックに分割し、各サブブロックの転
送は前記ダイナミッタＲＡＭのページ・モードあるいは
スタティック・カラム・モード等の高速転送モードで行
ない、１回のサブブロックの転送が終了するごとに、−
担ＲＡＳ信号を下げ、再び上記高速転送モードにより次
のサブブロックの転送を行なうといった転送方式をとる
。

これを実現するために、ブロック転送時の転送ワード数
をカウントするブロック・カウンタとサブブロック転送
時の転送ワード数をカウントするサブブロック・カウン
タ、および、これらのカウンタによりブロック転送およ
びサブブロック転送の終了報告を受けることにより、ブ
ロック転送の制御を変化させる制御回路を持たせている
。このブロック・カウンタのビット幅をＴとした場合、
２ｒがブロックのワード数となり、サブブロック・カウ
ンタのビット幅をＢとした場合、２０がサブブロックの
ワード数となるようにする。

〔作用〕

上記ブロック転送の制御回路は、ブロック転送を行なっ
ている間に、サブブロック・カウンタからサブブロック
の転送が終了したことを報告されると、−担高速転送モ
ードをやめ、まだブロック転送が終了していなければ再
びサブブロックの転送を高速転送モードで再開する。こ
のようにして、全体的には、データの転送能力を低下さ
せることなく、シかも、ダイナミックＲＡＭの時間的制
約を破ることなくブロック転送を実行することが可能と
なる。

〔実施例〕

以下１本発明の一実施例を説明する。第１図は本発明の
ブロック転送方式を実現するためのメモリ制御部の論理
構成を示したものである。このメモリ制御部２０は、第
２図に示すようにデータ処理を行なうマイクロプロセッ
サの如き処理装置１０と、データや命令を格納するため
のメモリ部３０との間に位置する。メモリ部３０はダイ
ナミックＲＡ　Ｍ　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍ
ｅｍｏｒｙ）素子を用いて構成されている。処理装置１
０とメモリ部３０との間のデータのやり取りは、この装
置で決められた複数のワードを連続して転送するブロッ
ク転送方式を用いて行なわれる。このデータの転送路で
あるデータバス９０は巾はワード長に等しい。

信号線６０はアドレス信号で、ブロック転送時の先頭ワ
ードのアドレスが流される。信号線５０は、ブロック転
送のための２本の制御信号であり、１つはブロック転送
要求信号５］−であり、他の１つはブロック転送が読出
しかあるいは書込みかの区別をするためのリード／ライ
ト信号５２である。

またブロック転送において１つのワードの転送が終了す
るごとに、ワード転送完了信号４０がメモリ制御部２０
から処理装置】、０に返される。一方、メモリ制御部７
０からメモリ部３０に対しては、メモリ制御信号７０と
メモリアドレス８０が送出さ才しる。メモリ制御信号７
ｏはダイナミックＲＡＭのためのロー・アドレス・スト
ローブ信号（以下、ＲＡ　Ｓ　７８号）とカラム・アド
レス・ストローブ信号（以下、ＣＡＳ信号）とライト・
エネーブル信号（以下、ＷＥ倍信号から成る。メモリア
ドレス８０からはダイナミックＲＡ　Ｍに対するロー・
アドレスあるいはカラム・アドレスが時分割されて送出
される。

第１図にもどり、本発明の主要部分でありメモリ制御部
２ｏの論理構成を説明する。１００と１０１．１２０と
１３０，１７０と１８０．１．９０と２００，２１０と
２２０は、それぞれレジスタとプラス１加算器であり、
カウンタになっている。

このうち１００と１１０はブロックカウンタを構成し、
ブロック転送中の転送ワード数を数える。

このカウンタの幅は、ブロック長、すなわちブロック転
送の時の転送されるワード数に等しい。例えば、ブロッ
ク長が１０２４ワードであれば、カウンタの幅はロー０
ビットである。また、メモリ制御部２０は、ブロック転
送をダイナミックＲＡＭのページモードで行なうために
、このブロック長は使用しているダイナミックＲＡＭ素
子のページ範囲、すなわち、カラム・アドレスのビット
幅を越えない。例えば　Ｊ−ＭビットのダイナミックＲ
ＡＭ素子を用いる場合に、このビット幅は１０ビツトと
なる。

＋２０と１３０は、サブ・ブロック・カウンタを構成す
る。このサブブロックカウンタのピッ１−幅は、ダイナ
ミックＲＡＭ素子におけるページモードで転送可能なワ
ード数の時間的制約から決められる。たとえば、ページ
モードサイクルの最大時間が１０マイクロ秒で、１つの
ワード転送に］５０ナノ秒かかるとすると１つのページ
モードサイクル中に高々６６ワード（１０マイクロ秒÷
１、、５０ナノ秒）しか転送できない。この場合には。

サブブロック・カウンタのビット幅を６ビツ１−とする
。なすわちページモードサイクルの最大時間Ｔ’　ｐ　
と、ワード転送時間Ｔｗと、サブブロックカウンタのビ
ット幅Ｂの関係は、２８＜ＴＰ／ＴＷでなければならず
、Ｂの値としてはこの不等式を濶たす最大値を選ぶ。当
然のことながら、Ｂの値がブロック・カウンタのビット
幅より大きい場合には、このサブブロックカウンタは省
略できる。

１７０と１８０は、ブロック転送を行なう場合のメモリ
アドレス・カウンタであり、ビット幅はブロック長と一
致する。ブロック転送を行なう場合、最初に処理装置１
ｏから６０を介して送出されたアドレスの下位側のビッ
トがレジスタ１７０にラッチされ、以後、１つのワード
が転送されるごとにカウントマツプされる。このカウン
タの値は、ダイナミックＲＡＭのカラム・アドレスの全
部あるいは一部を構成する。

１９０と２００は、ダイナミックＲＡＭリフレッシュ用
のカウンタであり、一定の周期でリフレッシュ要求信号
３２０を発生する。２１０と２２０はこのリフレッシュ
用ロー・アドレス・カウンタである。−回リフレッシュ
が実行されるたびにその値が１つづつカウントアツプさ
れる。

２３０はメモリアドレス８０用のセレクタである。カラ
ム・アドレス３４０．ロー・アドレス３５０、リフレッ
シュ用ロー・アドレス３６０のうち１つが選択される。

１４０と１５０はブロック転送制御を行なうステート・
マシンである。１４０は組合せ回路であり、１５０はス
テート用レジスタである。このステートマシンの入力は
、ブロック転送要求信号５１とブロック転送終了信号３
００とサブブロック転送終了信号３１０とリフレッシュ
要求信号３２０である。上記信号３００，３１０，３２
０は、それぞれのカウンタの最上位桁からのキャリー発
生時点で報告される。

組合せ回路１４０から出力された制御信号およびリード
／ライト信号５２は５タイミング調整用回路１６０によ
りダイナミックＲＡＭ用にタイミングが調整されてＲＡ
Ｓ、ＣＡＳ、ＷＥ信号７０が発生される。

次にブロック転送動作について述べる。処理装置１０が
メモリ制御部２０に対してブロック転送を依頼する時に
は、信号６０にブロック転送の先頭ワードアドレスを送
出し、信号５２により、リーＦ／ライトの指示を出し、
ブロック転送要求信号・５１により要求を出す。この要
求により、ブロックカウンタ用レジスタ１００、および
サブブロツク・カウンタ用レジスタ１２０の値はゼロに
初期化される。また、この時に信号６０上のアドレスの
下位側ビットがアドレスカウンタ用のレジスタ１７０に
ラッチされる。

ブロック転送要求が出されるとステート・マシン１４０
，１５０は、アイドル状態から抜は出し、ダイナミック
ＲＡＭのページモードを利用したブロック転送のために
制御信号を生成する状態遷移に入る。ブロック転送は、
複数のサブブロック転送により実現される。ブロック長
を２７（Ｔは、ブロック・カウンタのビット幅に等しい
）、サブ・ブロック長を２８（Ｂはサブブロック・カウ
ンタのビット幅に等しい）とすると、１回のブロック転
送では、２’ＩＢ回のサブブロック転送が行なわれるこ
とになる。

第３図には、ブロック転送時のメモリ・アドレス信号８
０の値と、ＲＡＳおよびＣＡＳ信号７０の関係を示した
ものである。ブロック転送が始まるとステート・マシン
１４０，１５０の制御により、セレクタ２３０は入力３
５０をセレクトしてメモリ・アドレス信号８０上には、
先頭ワード・アドレスのロー・アドレスが送出され、Ｒ
ＡＳ信号７１が立上がる６次にセレクタ２３０は入力３
４０をセレクトして、メモリ・アドレス信号８０上には
、先頭ワード・アドレスのカラム・アドレスが送出され
、ＣＡＳ信号７２が立上がる。

このＣＡＳ信号は一定の時間後に下がり、第１ワードの
転送が終了する。この時にステート・マシン１４０，１
５０は信号４０によりワード転送完了を報告する。この
報告信号により、ブロック・カウンタ用レジスタ１００
．サブ・ブロック・カウンタ用レジスタ１２０．メモリ
アドレス・カウンタ用レジスタ１７０の値は１カウント
・アップされる。次に第２ワードの転送のために、メモ
リ・アドレス信号８０からは、カウント・アップされた
カラム・アドレスが送出され、ＣＡＳ信号７２のパルス
が送出され、再び、ワード転送完了報告が出され、上記
カウンタがカウント・アップされる。この最中にＲＡＳ
信号７１は立上がったままである。このようなことを繰
返してサブ・ブロック長に等しいワードの転送が終了す
るとサブ・ブロック・カウンタ１２０，１３０からは、
信号３１０を介してサブブロック転送終了がステートマ
シン１４０，１５０に報告される。これを受けて、ステ
ート・マシン１４０，１５０は、ＲＡＳ信号７１を立下
げる。このようにサブブロックの転送が終了するとＲＡ
Ｓ信号７１を一担下げるために、サブブロック転送時間
をダイナミックＲＡＭのＲＡＳ信号最大パルス幅以内に
抑えれば、　ＲＡＳ信号の時間的制約を破ることがない
。

以上のように１回のサブブロック転送が終了するとＲＡ
Ｓ信号７１を下げ、再びサブブロック転送を開始するた
めに、メモリ・アドレス信号８゜から、以前と同じロー
・アドレスを送出し、ＲＡＳ信号７１を立上げる。この
ようなことを繰返して、２　Ｔ−Ｂ回のサブブロック転
送を終了すると、ブロック・カウンタ１００，１１０か
ら、ブロック転送終了報告が信号３００により報告され
、ステート・マシン１４０，１５０はブロック転送の制
御を終了し、アイドル状態にもどる。

リフレッシュ・カウンタ１９０，２００は、−定の周期
でカウント・アップされ、カウンタの最上位桁からキャ
リーが出ると、リフレッシュ要求が信′；４−３２０を
介して、ステート・マシン１４０゜１５０に報告される
。この時、ステート・マシン１．４０，１５０はブロッ
ク転送等の現在の処理を一担中断して、リフレッシュ・
サイクルを開始する。このサイクル中には、リフレッシ
ュ用アドレス・カウンタ２１０，２２０からのリフレッ
シュ用ロー・アドレス３６０を選択し、メモリアドレス
８０に送出する。リフレッシュが終了後、中断されてい
た処理は再開される。

本実施例では、ブロック転送にページ・モードを利用し
た例を示しているが、ダイナミックＲＡＭの他の転送モ
ードとして、スタティックカラム・モードを用いる場合
の構成、制御法も本実施例から容易に類推可能であろう
。

〔発明の効果〕

本発明によれば、長いブロック長のブロック転送におい
ても、サブブロックに分割して転送することにより、デ
ータの転送能力をそれほど落すことなく、しかも、ダイ
ナミックＲＡＭの時間的制約を破ることのない転送が可
能となる。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリ制御部の論理構
成図、第２図は処理装置とメモリ制御部とメモリ部の接
続図、第３図はブロック転送のタイミング・チャートで
ある。 １０・・・処理装置、２０・・・メモリ制御部、３０・
・・メモリ部、１００・１１０・・・ブロック・カウン
タ。 １２０・１３０・・・サブブロック・カウンタ、１４０
・１５０・・・ステート・マシン、１．７０・１−８０
・・・メモリ・アドレス・カウンタ、１．９０・２００
・・・リフレッシュ・カウンタ、２１０・２２０・・・
リフ早［区

Claims (1)

【特許請求の範囲】
1. １、処理装置とメモリとの間のデータ転送を制御するメ
   モリ制御装置において、複数のワードを１つのグループ
   とするブロックの転送を制御する際に、ブロック転送中
   の転送ワード数をカウントするブロック・カウンタと、
   該ブロックを複数の部分に分割したサブブロックの転送
   中の転送リード数をカウントするサブブロック・カウン
   タと、該ブロック・カウンタから出力されるブロック転
   送終了信号と該サブブロック・カウンタから出力される
   サブブロック転送終了信号に反応してブロック転送の制
   御を行なう制御回路により、該ブロック転送を複数の該
   サブブロック転送に分割して実行するブロック転送方式
   。