JPS63100550A - ビツトマツプメモリの制御方式 - Google Patents
ビツトマツプメモリの制御方式Info
- Publication number
- JPS63100550A JPS63100550A JP24546986A JP24546986A JPS63100550A JP S63100550 A JPS63100550 A JP S63100550A JP 24546986 A JP24546986 A JP 24546986A JP 24546986 A JP24546986 A JP 24546986A JP S63100550 A JPS63100550 A JP S63100550A
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- Japan
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- memory
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- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 58
- 238000000034 method Methods 0.000 claims description 8
- 238000012545 processing Methods 0.000 abstract description 5
- 238000007792 addition Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 101150073133 Cpt1a gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は同時にデータの読み出し、書き込みが必要とさ
れるレーザビームプリンタ等の装置に主として用いられ
るビットマツプメモリの制御方式［従来の技術］ 従来、レーザビームプリンタ等の高速出力装晋に使用さ
れるメモリ（記憶装置）においては、１べ、−ジ分のビ
ット情報を高速かつ連続的に読み出す必要から時分割に
書き込み、読み出しをするのは難しく、一般に１ペ一ジ
分のデータが揃わなければＤＭＡ （ダイレクトメモ
リアクセス）による読み出しは開始できない。これに対
して、出力装置のアクセス速度をさらに高めるために、
複数のビットマツプメモリを用意し、ｃｐｕ （演算
制御装置）による書き込みとＤＭＡによる読み出しを同
時に行い、双方の終了後に書き込みと読み出しを切り替
える第１の方式、あるいは、１つのビットマツプメモリ
を数ブロックに分け、各ブロックごとに書き込み、読み
出しを同時に行う第２の方式とが堤イ共されている。
れるレーザビームプリンタ等の装置に主として用いられ
るビットマツプメモリの制御方式［従来の技術］ 従来、レーザビームプリンタ等の高速出力装晋に使用さ
れるメモリ（記憶装置）においては、１べ、−ジ分のビ
ット情報を高速かつ連続的に読み出す必要から時分割に
書き込み、読み出しをするのは難しく、一般に１ペ一ジ
分のデータが揃わなければＤＭＡ （ダイレクトメモ
リアクセス）による読み出しは開始できない。これに対
して、出力装置のアクセス速度をさらに高めるために、
複数のビットマツプメモリを用意し、ｃｐｕ （演算
制御装置）による書き込みとＤＭＡによる読み出しを同
時に行い、双方の終了後に書き込みと読み出しを切り替
える第１の方式、あるいは、１つのビットマツプメモリ
を数ブロックに分け、各ブロックごとに書き込み、読み
出しを同時に行う第２の方式とが堤イ共されている。
［発明が解決しようとする問題点１
しかしながら、前者の第１の方式はビットマツプメモリ
が大容量となってコストアップする欠点があり、後者の
第２の方式はプリンタインタフェース制御部の読み出し
がビットマツプメモリの第一ブロックで終了するまで、
書き込みが開始できず、処理時間が遅くなるという欠点
があった。
が大容量となってコストアップする欠点があり、後者の
第２の方式はプリンタインタフェース制御部の読み出し
がビットマツプメモリの第一ブロックで終了するまで、
書き込みが開始できず、処理時間が遅くなるという欠点
があった。
本発明は、上述の欠点を除去し、メモリ数の減少および
、同一アドレスからの読み出しと書き込みとを同時に開
始することが可能で、ひいては製造コストダウンと処理
速度の向上が得られるビットマツプメモリの制御方式を
提供することを目的とする。
、同一アドレスからの読み出しと書き込みとを同時に開
始することが可能で、ひいては製造コストダウンと処理
速度の向上が得られるビットマツプメモリの制御方式を
提供することを目的とする。
［問題点を解決するための手段１
かかる目的を達成するため、本発明は演算制御装置によ
り展開されたビット情報を出力装置に転送できるビット
マツプメモリにおいて、ビットマツプメモリを複数のブ
ロックに分割し、各々のブロックをアドレスにおいて読
み出しと書き込みのアドレスをずらして順次回転させる
ことによって、転送を行っている間に同一アドレスをア
クセスしても同時に演算制御装置からの書き込みを行え
るように構成したことを特徴とする。
り展開されたビット情報を出力装置に転送できるビット
マツプメモリにおいて、ビットマツプメモリを複数のブ
ロックに分割し、各々のブロックをアドレスにおいて読
み出しと書き込みのアドレスをずらして順次回転させる
ことによって、転送を行っている間に同一アドレスをア
クセスしても同時に演算制御装置からの書き込みを行え
るように構成したことを特徴とする。
［作 用］
本発明では、ビットマツプメモリ上にＣＰＵからの書き
込みと読み出しとがビットマツプメモリを複数もつこと
なく、同時に行なえ、さらに同一アドレスから同時に開
始することができるので、ひいては製造コストダウンと
処理速度の向上が得られる。
込みと読み出しとがビットマツプメモリを複数もつこと
なく、同時に行なえ、さらに同一アドレスから同時に開
始することができるので、ひいては製造コストダウンと
処理速度の向上が得られる。
［実施例］
以下、図面を参照して、本発明の詳細な説明する。
第１図は本発明の一実施例のビットマツプメモリの構成
を示し、第２図は第１図のメモリの各領域の使用例を示
し、第３図は第１図のアドレス変換部の構成を示す。
を示し、第２図は第１図のメモリの各領域の使用例を示
し、第３図は第１図のアドレス変換部の構成を示す。
第１図において、１１はＭｌ、Ｍ２．−・１Ｍｎ（ｎは
整数）で示す数ブロックに分割されたビットマツプメモ
リ部である。１２はセレクタであり、ＣＰｔ１ （図
示しない）側のシステムデータバスおよびシステムアド
レスバスと出力装置インタフェース側のＤＭＡデータバ
スおよびＤＭＡアドレスバスとを切り換える。１３は、
データ書き込み時に使用するシステムデータバス、１４
はデータ読み出し時に使用するＤＭＡデータバス、１５
はシステムアドレスバス、１６はＤＭＡアドレスバス、
１７は書き込みアドレスを変換するアドレス変換部、１
Ｂは読み出しアドレスを変換するアドレス変換部、１９
はＣＰＵの制御信号によりセレクタ１２を制御するセレ
クタ制御部である。
整数）で示す数ブロックに分割されたビットマツプメモ
リ部である。１２はセレクタであり、ＣＰｔ１ （図
示しない）側のシステムデータバスおよびシステムアド
レスバスと出力装置インタフェース側のＤＭＡデータバ
スおよびＤＭＡアドレスバスとを切り換える。１３は、
データ書き込み時に使用するシステムデータバス、１４
はデータ読み出し時に使用するＤＭＡデータバス、１５
はシステムアドレスバス、１６はＤＭＡアドレスバス、
１７は書き込みアドレスを変換するアドレス変換部、１
Ｂは読み出しアドレスを変換するアドレス変換部、１９
はＣＰＵの制御信号によりセレクタ１２を制御するセレ
クタ制御部である。
上述のメモリブロック１１ではセレクタ１２によってシ
ステムバス１３．１５とＤＭＡバス１４．１６のいずれ
かに切り換えることにより、後述のようにシステムバス
１３．１５からの書き込みとＤＭＡバス１４．１６から
の読み出しが他のブロックで並行して行える。
ステムバス１３．１５とＤＭＡバス１４．１６のいずれ
かに切り換えることにより、後述のようにシステムバス
１３．１５からの書き込みとＤＭＡバス１４．１６から
の読み出しが他のブロックで並行して行える。
また、システムアドレスバス１５のアドレス変換部１７
によってシステムアドレスは変換されるので、ＣＰＵの
アクセスするアドレスとビットマツプメモリのアドレス
は必ずしも一致しない。ＤＭＡアドレスバス１６のアド
レス変換部１８はＤＭＡ読み出しアドレスを変換するの
で、ＣＰＵの書き込みブロックとＤＭＡ読み出しブロッ
クとは必ずずれていて、同一アドレスをアクセスしても
、メモリブロックは一致しない。セレクタ１２は基本的
にはＤＭＡバス側１４、 ｌｌｉを向いており、セレク
タ制御部１９によってＣＰＵによる書き込み時のみシス
テムバス側１３．１５と接続される。以上述べた以外の
メモリ制御については通常のピットマックメモリ制御と
同様であるのでその詳細な説明は省略する。
によってシステムアドレスは変換されるので、ＣＰＵの
アクセスするアドレスとビットマツプメモリのアドレス
は必ずしも一致しない。ＤＭＡアドレスバス１６のアド
レス変換部１８はＤＭＡ読み出しアドレスを変換するの
で、ＣＰＵの書き込みブロックとＤＭＡ読み出しブロッ
クとは必ずずれていて、同一アドレスをアクセスしても
、メモリブロックは一致しない。セレクタ１２は基本的
にはＤＭＡバス側１４、 ｌｌｉを向いており、セレク
タ制御部１９によってＣＰＵによる書き込み時のみシス
テムバス側１３．１５と接続される。以上述べた以外の
メモリ制御については通常のピットマックメモリ制御と
同様であるのでその詳細な説明は省略する。
次に、上述のビットマツプメモリ部１１のメモリブロッ
クＭ１．Ｍ２．・・・９Ｍｎの具体的な使用例について
、以下に詳述する。第２図において、Ｍｌ、Ｍ２．Ｍ３
．Ｍ４．Ｍ５はＭｎのｎを５としたときの同一の容量の
各メモリブロックである。Ｔｌ、Ｔ２．Ｔ３．Ｔ４．Ｔ
５はそのメモリブロックの４ブロック分で１ペ一ジ分と
なるデータの各ページのサイクルである。Ｔ１サイクル
での書き込みは、前のＴＯサイクルですでに終了してお
り、データはメモリブロックＭ２〜Ｍ５に格納されてい
る。このとき、メモリブロックＭ１には有効なデータは
なく、ＤＭＡ読み出しがメモリブロックＭ２から開始さ
れた直後、ＣＰＵからの次ベージのデータの書き込みを
メモリブロックＭ１から開始する。読み出しがメモリブ
ロックＭ２゜Ｍ３．Ｍ４．Ｍ５と進むその後を追って、
次のブロックの読み出しが終了したのを検知し、メモリ
ブロックＭ１．Ｍ２．Ｍ３．Ｍ４の順で書き込んでゆく
。メモリブロックＭ４まで書き込みが終了した時点でＴ
１サイクルは終り、Ｔ２サイクルに移る。
クＭ１．Ｍ２．・・・９Ｍｎの具体的な使用例について
、以下に詳述する。第２図において、Ｍｌ、Ｍ２．Ｍ３
．Ｍ４．Ｍ５はＭｎのｎを５としたときの同一の容量の
各メモリブロックである。Ｔｌ、Ｔ２．Ｔ３．Ｔ４．Ｔ
５はそのメモリブロックの４ブロック分で１ペ一ジ分と
なるデータの各ページのサイクルである。Ｔ１サイクル
での書き込みは、前のＴＯサイクルですでに終了してお
り、データはメモリブロックＭ２〜Ｍ５に格納されてい
る。このとき、メモリブロックＭ１には有効なデータは
なく、ＤＭＡ読み出しがメモリブロックＭ２から開始さ
れた直後、ＣＰＵからの次ベージのデータの書き込みを
メモリブロックＭ１から開始する。読み出しがメモリブ
ロックＭ２゜Ｍ３．Ｍ４．Ｍ５と進むその後を追って、
次のブロックの読み出しが終了したのを検知し、メモリ
ブロックＭ１．Ｍ２．Ｍ３．Ｍ４の順で書き込んでゆく
。メモリブロックＭ４まで書き込みが終了した時点でＴ
１サイクルは終り、Ｔ２サイクルに移る。
Ｔ２サイクルでは、Ｔ１サイクルで書き込んだデータを
読み出すためにメモリブロックＭｌ。
読み出すためにメモリブロックＭｌ。
Ｍ２．Ｍ３．Ｍ４の順で！ビット情報が読み出され、書
き込みは無効データのメモリブロックＭ５から同時にス
タートし、読み出し終了したメモリブロックＭｌ、Ｍ２
．Ｍ３の順でビット情報が書き込まれてゆく。以下、Ｔ
３．Ｔ４．Ｔ５のサイクルでもメモリブロックへの読み
出しと書き込みが１つづつずれた形で上述と同様に行な
われる。
き込みは無効データのメモリブロックＭ５から同時にス
タートし、読み出し終了したメモリブロックＭｌ、Ｍ２
．Ｍ３の順でビット情報が書き込まれてゆく。以下、Ｔ
３．Ｔ４．Ｔ５のサイクルでもメモリブロックへの読み
出しと書き込みが１つづつずれた形で上述と同様に行な
われる。
実際のビットマツプメモリのアドレスは固定であるが、
アドレス変換部１７．１８によってメモリブロックのア
ドレスを順次上述のように回転させることにより、上述
の動作は容易に実現される。
アドレス変換部１７．１８によってメモリブロックのア
ドレスを順次上述のように回転させることにより、上述
の動作は容易に実現される。
次に、アドレス変換部１７．１８の内容を詳述する。第
３図において、３１はビットマツプメモリ部１１のアド
レスを示す変更前アドレスバス、３２はその変更後アド
レスバス、３３は付加数発生回路、３４は加算回路（ア
ダー）である。
３図において、３１はビットマツプメモリ部１１のアド
レスを示す変更前アドレスバス、３２はその変更後アド
レスバス、３３は付加数発生回路、３４は加算回路（ア
ダー）である。
ｃｐｕの制御信号により付加数発生回路３３は、指定の
メモリブロックをアクセスする付加数を発生し、この付
加数を加算回路３４でアドレスバスのブロックをデコー
ドするアドレス上位ビットに加えることにより、アクセ
スするメモリブロックを順次平行移動する。ひとつのサ
イクル（上述ＴＩ。
メモリブロックをアクセスする付加数を発生し、この付
加数を加算回路３４でアドレスバスのブロックをデコー
ドするアドレス上位ビットに加えることにより、アクセ
スするメモリブロックを順次平行移動する。ひとつのサ
イクル（上述ＴＩ。
Ｔ２・・・のようなサイクル）では、同一の付加数が与
えられ、加算回路３４により出力が最大アドレスＭＳを
越えると、桁上がりさせて、最初のメモリブロックＭ１
に戻るようになフている。
えられ、加算回路３４により出力が最大アドレスＭＳを
越えると、桁上がりさせて、最初のメモリブロックＭ１
に戻るようになフている。
ここで付加数発生回路３３によりシステムバス１３、１
５側の付加数とＤＭＡバス１４．１６側の付加数をたえ
ず１ブロツクずつずらすようにしているので、同一アド
レスからスタートしても、書き込みと読み込みの並行処
理を行うことができる。また、付加数発生回路３３では
１サイクル終了するごとに付加数を１段階減少させてい
るので、第２図で上述したようなメモリブロックの使用
が可能となる。但し、同一ページを複数枚出力するとき
は、サイクルを進めず、すなわち、付加数を変化させな
いで読み出しのみを反復し、最終ページの読み出し開始
時に、付加数を変化して、読み出し中のメモリブロック
に書き込む。
５側の付加数とＤＭＡバス１４．１６側の付加数をたえ
ず１ブロツクずつずらすようにしているので、同一アド
レスからスタートしても、書き込みと読み込みの並行処
理を行うことができる。また、付加数発生回路３３では
１サイクル終了するごとに付加数を１段階減少させてい
るので、第２図で上述したようなメモリブロックの使用
が可能となる。但し、同一ページを複数枚出力するとき
は、サイクルを進めず、すなわち、付加数を変化させな
いで読み出しのみを反復し、最終ページの読み出し開始
時に、付加数を変化して、読み出し中のメモリブロック
に書き込む。
［発明の効果］
以上説明したように、本発明によれば、ビットマツプメ
モリ上にＣＰＵからの書き込みと読み出しとがビットマ
ツプメモリを複数もつことなく、同時に行なえ、さらに
同一アドレスから同時に開始することができるので、ひ
いては製造コストダウンと処理速度の向上が得られる。
モリ上にＣＰＵからの書き込みと読み出しとがビットマ
ツプメモリを複数もつことなく、同時に行なえ、さらに
同一アドレスから同時に開始することができるので、ひ
いては製造コストダウンと処理速度の向上が得られる。
第１図は本発明の一実施例のビットマツプメモリの構成
を示す構成図、 第２図は第１図のビットマツプメモリの各領域の使用例
を示す説明図、 第３図は第１図のアドレス変換部の構成を示す概念図で
ある。 １１・・・ビットマツプメモリ部、 １２・・・バスセレクタ、 １３・・・システムデータバス、 １４・・・ＤＭＡデータバス、 １５・・・システムアドレスバス、 １６・・・ＤＭＡアドレスバス、 １７・・・システムアドレス変換部、 １８・・・ＤＭＡアドレス変換部、 １９・・・セレクタ制御部、 ３１・・・変更前アドレスバス、 ３２・・・変更後アドレスバス、 ３３・・・付加数発生回路、 ３４・・・加算回路。 ηＴ２Ｔ３Ｔ４Ｔ５ ＴＩ Ｔ２Ｔ３Ｔ４Ｔ５書ぐ
返女 続み出し メモリ冷頁庸のイ更用イ列の害紙明図 第２図
を示す構成図、 第２図は第１図のビットマツプメモリの各領域の使用例
を示す説明図、 第３図は第１図のアドレス変換部の構成を示す概念図で
ある。 １１・・・ビットマツプメモリ部、 １２・・・バスセレクタ、 １３・・・システムデータバス、 １４・・・ＤＭＡデータバス、 １５・・・システムアドレスバス、 １６・・・ＤＭＡアドレスバス、 １７・・・システムアドレス変換部、 １８・・・ＤＭＡアドレス変換部、 １９・・・セレクタ制御部、 ３１・・・変更前アドレスバス、 ３２・・・変更後アドレスバス、 ３３・・・付加数発生回路、 ３４・・・加算回路。 ηＴ２Ｔ３Ｔ４Ｔ５ ＴＩ Ｔ２Ｔ３Ｔ４Ｔ５書ぐ
返女 続み出し メモリ冷頁庸のイ更用イ列の害紙明図 第２図
Claims (1)
- 【特許請求の範囲】 演算制御装置により展開されたビット情報を出力装置に
転送できるビットマップメモリにおいて、 該ビットマップメモリを複数のブロックに分割し、各々
の該ブロックをアドレスにおいて読み出しと書き込みの
アドレスをずらして順次回転させることによって、前記
転送を行っている間に同一アドレスをアクセスしても同
時に前記演算制御装置からの書き込みを行えるように構
成したことを特徴とするビットマップメモリの制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24546986A JPS63100550A (ja) | 1986-10-17 | 1986-10-17 | ビツトマツプメモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24546986A JPS63100550A (ja) | 1986-10-17 | 1986-10-17 | ビツトマツプメモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63100550A true JPS63100550A (ja) | 1988-05-02 |
Family
ID=17134123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24546986A Pending JPS63100550A (ja) | 1986-10-17 | 1986-10-17 | ビツトマツプメモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63100550A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907667A (en) * | 1987-10-09 | 1990-03-13 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
| US5016721A (en) * | 1987-10-09 | 1991-05-21 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
-
1986
- 1986-10-17 JP JP24546986A patent/JPS63100550A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907667A (en) * | 1987-10-09 | 1990-03-13 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
| US5016721A (en) * | 1987-10-09 | 1991-05-21 | Hitachi Construction Machinery Co., Ltd. | Full-turn type working machine |
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