JPH01134544A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、印刷制御装置等で用いられるダイナミックＲ
ＡＭを用いたメモリを２次元論理アドレスでアクセス制
御する技術に係り、特に２次元論理アドレスにおける２
次元両方向への高速アクセスを可能とするものである。

〔従来の技術〕

この種の従来の技術として記載されている例としては、
たとえば特開昭５８−２２４４９’７号公報がある。

前記文献に記載されているように、ダイナミック方式の
メモリのアクセスに際しては、ページモードあるいはス
タティックカラムモードと呼ばれる高速アクセス技術が
知られている。

係る技術は、一つのアドレスに対するメモリアクセス毎
にロウアドレスとカラムアドレスのそれぞれのＲＡＳ信
号とＣＡＳ信号とをメモリに対して送出するのではなく
、１回のＲＡＳサイクルで同一ロウアドレス内の複数の
カラムアドレスにアクセス可能とすることによりアクセ
スの高速化を図るものである。

〔発明が解決しようとする問題点〕

ところで、メモリが、前記のようなロウアドレスとカラ
ムアドレスとからなる実際の物理アドレスではなく、仮
想的な行と列とからなる論理アドレスによって管理され
ている場合があるが、この論理アドレスを基準に前記ペ
ージモード等による高速アクセスを実現しようとした場
合、論理アドレスの並び方によって前記物理アドレスの
カラム方向に対応した行方向あるいは列方向のどちらか
一方へのシーケンシャルなアドレス方向のみの高速アク
セスしか行うことができなかった。

すなわち、２次元論理アドレス中の２方向に存在するア
ドレスに対して、１方向にしかメモリアクセスの高速動
作への配慮がなされていなかったのである。

本発明は、上記問題点に着目してなされたものであり、
その目的はメモリリクエスト元が管理する２次元論理ア
ドレスに対して、両次元方向いずれへのメモリアクセス
をも高速化できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、リクエスト元の指示により論理アドレスの行
または列を選択し、これをロウアドレスとカラムアドレ
スとからなる物理アドレスに変換した後、メモリに対し
てＲＡＳ信号を送出するとともにロウアドレスを出力し
、このロウアドレスの活性状態を維持しながら、ＣＡＳ
信号をリクエスト元から指示された回数だけメモリに送
出するとともに、このＣＡＳ信号に同期して順次更新さ
れたカラムアドレスを出力するものである。

〔作用〕

上記した手段によれば、リクエスト元が管理する２次元
論理アドレスの両次元方向に”対してメモリのページモ
ード又はスタティックカラムモードによるアクセスが可
能となり、アドレスを切り換えるためのバス切り換え時
間等が短縮され、高速なメモリアクセスが実現される。

〔実施例〕

第１図は本発明の一実施例であるメモリ制御装置を示す
構成図、第２図は該実施例のメモリアクセスの動作を説
明するタイムチャート、第３図は該実施例における２次
元論理アドレスと２次元物理アドレスとの対応図である
。

第１図において、１００はページモードあるいはスタテ
ィックカラムモードの可能なダイナミックＲＡＭを示し
ており、２００はメモリリクエスト元、２０１はメモリ
リクエスト信号をそれぞれ示している。なお３００で囲
まれた部分はメモリ制御装置であり、このメモリ制御装
置３００は、メモリ制御回路３０１と、ロウアドレスレ
ジスタ３０２と、カラムアドレスレジスタ３０３と、カ
ラムアドレス更新値格納バッファ３０４と、カラムアド
レス演算器３０５と、データレジスタ３０６と、セレク
タ３１４とで構成されている。

前記メモリ制御装置３００内のメモリ制御回路３０１か
らは、前記メモリリクエスト元２００に対してメモリリ
クエスト応答信号３０７、カラムアドレス更新値バッフ
ァ３０４に対してカラムアドレス更新値選択モード信号
３０８、ロウアドレスレジスタ３０２に対してロウアド
レスレジスタ制御信号３０９、カラムアドレスレジスタ
３０３に対してカラムアドレスレジスタ制御信号３１０
、セレクタ３１４に対してメモリアドレス選択信号３１
１１データレジスタ３０６に対してデータレジスタ制御
信号３１２、ダイナミックＲＡＭ１００に対してメモリ
制御信号３１３がそれぞれ送出されるようになっている
。

なお、図中４００で示される矢印はメモリバスである。

この第１図の回路構成では、メモリリクエスト元２００
より、メモリリクエスト信号２０１が発せられ、これと
ともにメモリアクセス開始論理アドレスがメモリ制御袋
Ｗ３００に指示されると、以降は、メモリ制御族［３０
０が該メモリ開始論理アドレスに対して、前記ダイナミ
ックＲＡＭの２次元物理アドレスへの変換を行い、かつ
論理アドレスで指示されたメモリアクセス方向と同方向
の物理アドレスを指示回数だけページモード又はスタテ
ィックカラムモードでダイナミックＲＡＭに対してアク
セスする動作を行うものである。

この動作を、第２図および第３図を用いてさらに詳しく
説明する。

第３図は、前述のように、２次元論理アドレスの全体構
成を示しており、この中の１つずつのアドレスは、それ
ぞれダイナミックＲＡＭのロウアドレス右よびカラムア
ドレスを示している。従来の、いわゆるページモードサ
イクルでは、１回のＲＡＳサイクルにおいて、例えば図
中のＸアドレス方向へのアクセスのみ高速に行うことが
可能となっていた。

以下は、第１図に示した回路構成・によって、第３図中
に示した２次元論理アドレス（ｋ＋’ｆ）からＹアドレ
ス方向に４ワ一ド分リードする場合の動作について説明
する。

まず、メモリリクエスト元２００よりメモリ制御装置３
００に対して、前記第３図に示した２次元の論理アドレ
スのメモリアクセス方向と回数とを指示するメモＩＪ　
ＩＪクエスト信号２０１が発せられる。このメモリリク
エスト信号２０１がメモリ制御回路３０１に受入れられ
ると、該メモリ制御回路３０１は、前記メモリリクエス
ト元２００に対してメモＩＪ　ＩＪクエスト応答信号３
０７を返す。

これにともない、メモリリクエスト元２００は、アクセ
スを開始する２次元論理アドレス（ｋ、　　１）をメモ
リバス４００に出力する。

次に、メモリ制御回路３０１は、前記２次元論理アドレ
ス（ｋ、　　β）をこれに対応する物理アドレス（ｆ、
ｇ）に変換する。このうちロウア、ドレスｇをロウアド
レスレジスタ制御信号３０９によりロウアドレスレジス
タ３０２にセットし、一方力ラムアドレスｆをカラムア
ドレスレジスタ制御信号３１０によりカラムアドレスレ
ジスタ３０３にセットする。

次に、前記メモリ制御回路３０１は、メモリリクエスト
元２００からのメモリリクエスト信号２０１に含まれる
メモリアクセス方向指示に基づき、カラムアドレス更新
値選択モード信号３０８をカラムアドレス更新値バッフ
ァ３０４に送出する。

このカラムアドレス更新値バッファ３０４からの出力に
より、カラムアドレス演算器３０５が作動され、前記カ
ラムアドレスレジスタ３０３に対して所定のカラムアド
レス、すなわち本実施例では、まず物理アドレスのｆが
セットされ、続いてｆ＋ｎ、　　ｆ　＋　２　ｎ、　　
ｆ　＋　３　ｎが順次セット状態とされていく。

次に、前記メモリ制御回路３０１からのメモリ制御信号
３１３に基づいて、ダイナミックＲＡＭ１００がリード
状態とされると同時に、セレクタ３１４に対してメモリ
アドレス選択信号３１１が送出され、これにより前記ロ
ウアドレスレジスタ３０２よりロウアドレスｇがダイナ
ミックＲＡＭ１００に対して出力される。

これと同時に、メモリ制御信号３１３のロウアドレス選
択ストローブ信号ＲＡＳにより、ダイナミックＲＡＭ１
００に対してロウアドレスｇをセットし、このダイナミ
ックＲＡＭ１００のロウアドレスを活性化させる。次に
、メモリアドレス選択信号３１１によりセレクタ３１４
を切り換えてカラムアドレスレジスタ３０３を選択し、
カラムアドレスｆをダイナミックＲＡＭ１００に出力さ
せ、メモリ制御信号３１３のカラムアドレス選択ストロ
ーブ信号ＣＡＳによりこのカラムアドレスｆをダイナミ
ックＲＡＭ１００にセットする。

以上のようにして、ダイナミックＲＡＭ１００から出力
される物理アドレス（ｆ、ｇ）のデータを、データレジ
スタ３０６を介してメモリバス４００に出力させ、次か
らのメモリアクセスは前記ロウアドレスを活性状態にし
たままページモード又はスタティックカラムモードを利
用して、１回毎に論理アドレスのＹアドレス方向に対応
するよう、第３図に示す物理アドレスのカラムアドレス
を更新させてアクセスを行う。このとき、本実施例では
、物理アドレスのカラムアドレスを＋ｎずつ更新して、
ダイナミックＲＡＭ１００へのアクセスを行い、最終的
に４回、すなわち物理アドレスの（ｆ、ｇ）、　　（ｆ
＋ｎ、ｇ）、　　（ｆ＋２ｎ。

ｇ）、　　（ｆ＋３ｎ、ｇ）の４個のアドレスをダイナ
ミックＲＡＭＩ　００からリードするとメモリアクセス
を停止する。なお、これに基づいて、メモリリクエスト
元２００は、メモリ制御装置３００からメモリバス４０
０にデータを取り込んだ時点で、動作を終了する。

このように、本実施例によれば２次元論理アドレスのＸ
方向およびＹ方向の両方向に対して、ページモード又は
スタティックカラムモードを利用した高速アクセスが可
能となる。

そのため、データの読み取り効率が向上し、処理を高速
化することができる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、リクエスト元の指示により前記論理アドレス
の行または列を選択し、これをロウアドレスとカラムア
ドレスとからなる物理アドレスに変換した後、メモリに
対してＲＡＳ信号を送出するとともにロウアドレスを出
力し、このロウアドレスの活性状態を維持しながら、Ｃ
Ａ　Ｓ　信号をリクエスト元から指示された回数だけメ
モリに送出するとともに、このＣＡＳ信号に同期して順
次更新されたカラムアドレスを出力することによって、
リクエスト元が管理する２次元論理アドレスの両方向に
対してメモリのページモード又はスタティックカラムモ
ードによるアクセスが可能となり、アドレスを切り換え
るためのバス切り換え時間が短縮され、高速なメモリア
クセスを実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリ制御装置を示す
構成図、 第２図は該実施例のメモリアクセスの動作を説明するタ
イムチャート、 第３図は該実施例における２次元論理アドレスと２次元
物理アドレスとの対応図である。 １００・・・ダイナミックＲＡＭ、２００・・・メモリ
リクエスト元、２０１・・・メモリリクエスト信号、３
００・・・メモリ制御装置、３０１・・・メモリ制御回
路、３０２・・・、ロウアドレスレジスタ、３０３・・
・カラムアドレスレジスタ、３０４・・・カラムアドレ
ス更新値バッファ、３０５・・・カラムアドレス演算器
、３０６・・・データレジスタ、３０７・・・メモリリ
クエスト応答信号、３０８・・・カラムアドレス更新値
選択モード信号、３０９・・・ロウアドレスレジスタ制
御信号、３１０・・・カラムアドレスレジスタ制御信号
、３１１・・・メモリアドレス選択信号、３１２・・・
データレジスタ制御信号、３１３・・・メモリ制御信号
、３１４・・・セレクタ、４００・・・メモリバス。 第１図 第３図

Claims (1)

【特許請求の範囲】
1. １、リクエスト元によりメモリが行と列とからなる２次
   元論理アドレスで管理され、この論理アドレスがロウと
   カラムとからなるメモリの２次元物理アドレスに変換さ
   れてページモード又はスタティックカラムモードにてア
   クセスされるメモリアクセス方式であって、リクエスト
   元の指示により前記論理アドレスの行または列を選択し
   、これをロウアドレスとカラムアドレスとからなる物理
   アドレスに変換した後、メモリに対してＲＡＳ信号を送
   出するとともにロウアドレスを出力し、このロウアドレ
   スの活性状態を維持しながら、ＣＡＳ信号をリクエスト
   元から指示された回数だけメモリに送出するとともに、
   このＣＡＳ信号に同期して順次更新されたカラムアドレ
   スを出力することを特徴とするメモリアクセス方式。