JPH02163862A - ディジタル信号処理プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主に信号系列を対象として演算処理を実行
するディジタル信号処理プロセッサに関するものである
。

〔従来の技術〕

第７図は例えば１９８６年音響・音声・信号処理国際会
議（ＩＣＡＳＳＰ８６）論文集Ｐ４０１Ａ３０ＮＳ　　
　ＦＬＯＡＴＩＮＧ−ＰＯＩＮＴＳＩＧＮＡＬ　　　Ｐ
ＲＯＣＥＳＳＯＲＶＬＳＩ“記載のディジタル信号処理
プロッサの構成を示す簡略化されたブロック図であり、
図において、（１）は命令語を記憶させる命令メモリ、
（２）は命令語の解読及び演算などの動作制御を行う命
令実行制御部、（３）は後記の各部を相互に接続し主に
データ転送を行うデータ入力バス、（４）は演算データ
を記憶させる内部データメモリ、（５）はデータ入力バ
ス（３）から転送された２入力データに対し種々の演算
を実行する演算部、（６）は同時に最大３つのアドレス
生成が可能なアドレス生成部、（７）は外部データメモ
リ（図示せず）に読出し／書込みを制御する外部データ
メモリ接続部、（８）は外部アドレスバス、（９）は外
部データバス、（１０）は外部デバイス制御信号バス、
（１１）は外部デバイス（図示せず）との間でシリアル
連送を実行するシリアルポート（以下、ＳＩＯと略す）
、（１２）は５ＩＯ（１１）と外部データメモリ接続部
（７）との間で直接データメモリ転送（以下、ＤＭＡと
部ず）を制御するＤ　Ｍ　Ａ制御部（以下、ＤＭＡＣと
称す）である。

第８図は前記第７図に示したディジタル信号処理プロセ
ッサの外部データメモリアクセスタイミングを示した図
であり、第８図（ａ）は読出しタイミング図、同図（ｂ
）は書込みタイミング図である。第８図（ａ）、　（ｂ
）において、（９０１）は外部アドレス端子、（９０２
）は外部データメモリからの読出しタイミングを制御す
るストローブ信号、（９０３）は外部データ端子、（９
０４）は外部データメモリへの書込みタイミングを制御
するストローブ信号である。

次に動作について説明する。まず、第７図において、指
定されたアドレスの命令語は命令メモリ（１）から読出
され、入出力バス（５０１）を介して命令実施制御部（
２）に入力される。命令実施制御部（２）により解読さ
れた制御信号及びデータは出力バス（５０２）を介して
データ入力バス（３）へ送られる。

この制御信号により、内部データメモリ（４）からデー
タ入力バス（３）への演算データを出力バス（５０３）
を介して読出し、演算部（５）へデータ入力バス（３）
からのデータを出力バス（５０４）を介して入力、演算
部（５）での演算処理。

処理結果を出力バス（５０５）を介してデータ入力バス
（３）へ出力、データバス（３）からのデータメモリ（
４）へのデータを出力バス（５０６）を介して書込み、
外部データメモリアクセスなど各種動作の制御が行われ
る。

演算部（５）への内部データメモリ（４）からの入力デ
ータのアドレス及び演算部（５）からの出力データの内
部データメモリ（４）への書込み先アドレスは、３系統
のアドレス生成器を持つアドレス生成部（６）により制
御される。このアドレス生成部（６）はデータバス（３
）から入出力バス（５１０）を介して入力される読み書
き可能なデータによりアドレス生成を行い、出力バス（
５０８）　、　　（５０９）を介して出力されるデータ
により、内部データメモリ（４）の制御及び外部データ
メモリ接続部（７）の制御を行い、演算部（５）への入
力データ及び出力データ書込み先を決定する。

一方、ＤＭＡＣ（１２）の特定レジスタにデータバス（
３）と図示しない糸路を介してデータがセットされると
、ＤＭＡが起動される。

ＤＭＡが起動されると、ＤＭＡ転送に関与する以外の動
作はすべて停止し、５ＩＯ（１１）から外部データメモ
リ接続部（７）に出力バス（５０８）、データ入力バス
（３）を介してデータ転送が行なわれる。転送ワード数
は予め出力バス（５０１）を介して出力された命令によ
りＤＭＡ　Ｃ（１２）の特定レジスタに設定する。設定
できる転送ワード数は６４，１２８，２５６，５１２ワ
ードのいずれかしか選定できない。

次に第８図について説明する。第８図（ａ）に示す外部
データメモリの読出しを行う場合、外部デバイス制御信
号バス（１０）のＲＥ端子が１マシンサイクルアクテイ
ブになり、ストローブ信号（９０２）で外部デバイスに
データの読出しを通知するとともに外部アドレスバス（
８）からアドレスデータが１マシンサイクル出力され、
外部デバイスからの読出しデータを同一サイクル後縁で
取り込む。

第８図（ｂ）に示す外部データメモリの書込みを行う場
合、外部デバイス制御信号バス（１０）のＷＥ端子が１
マシンサイクルアクテイブになり、外部デバイスにデー
タの書込みを通知するとともに、外部アドレスバス（８
）からアドレスデータ及び外部データバス（９）から書
込みデータが１マシンサイクル出力される。

〔発明が解決しようとする課題〕

従来のディジタル信号処理プロセッサは以上のように構
成されているので、以下のような問題点があった。

ａ）内部データメモリと外部データメモリの間で直接デ
ータ転送を行えないため、内部演算の処理効率が低下す
る。

ｂ）直接データ転送によって外部データメモリをアクセ
スする場合、外部データメモリのアドレスは単純な昇順
であり、転送ワード数も゛任意に指定できないため、２
次元ブロックデータを直接データ転送することは困難で
ある。

Ｃ）直接データ転送を行う場合、プロセッサの内部ａ算
が停止するため、内部演算の処理効率が極端に低下する
。

ｄ）外部アドレス出力は１２ｂｉｔ固定であるので、外
部データメモリのアクセス領域が狭い。

この発明は上記のような従来の問題点を解消することを
課題になされたもので、柔軟性に富み、簡易な装置構成
の高速なディジタル信号処理プロセッサを得ることを目
的とする。

〔課題を解決するための手段〕

この発明に係るディジタル信号処理ブロツセサは、命令
メモリから所定の順序で読出した命令語の解読演算等の
動作制御を実行する命令実行制御部と、複数のデータ入
力バスから転送だれた２入力データに対し種々の演算を
実施する演算部と、データ出力バスを介して転送された
演算結果を記憶する内部データメモリと、前記演算部に
対する２入力１出力データを並列に生成するアドレス生
成部から出力される値により、外部データメモリから前
記複数のデータ入力バスにデータを読出し、前記データ
出力バスのデータを該外部データメモリに書込む外部デ
ータメモリ接続部と、前記内部データメモリの１ポート
と前記外部データメモリ接続部とを接続する直接メモリ
転送バスと、前記直接メモリ転送バスを介し前記命令実
行制御部による内部動作とは独立に前記外部データメモ
リ接続部と前記内部データメモリの間でブロック単位に
データの人出力を行う直接データメモリ転送制御部とを
具備したものである。

［作用〕 この発明におけるディジタル信号処理プロセッサは、外
部データメモリ接続部においてアドレス端子から上位ア
ドレス及び下位アドレスを２マシンサイクルかけて出力
することを可能とするとともに、直接データメモリ転送
制御部においてＤ〜ＩＡバスを持つことにより、２次元
ブロック転送を内部演算の効率を落すことなくできる。

また、モードレジスタ及び直接データメモリ制御レジス
タを持つことにより、プログラム及び直接データメモリ
転送における外部アドレス出力方式及び接続メモリを独
立に設定できることにより、例えばプログラムでは高速
メモリで小領域、ＤＭＡでは低速メモリで大領域のアク
セスを可能とする。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図は個の発明によるディジタル信号処理プロセッサの概
略を示すブロック図であり、前記第７図と同一または相
当部分には同一符号を付して重複説明を省略する。

第１図において、（１３）は外部データメモリのアクセ
ス方式を設定するモードレジスタ、（１０１）は演算結
果を出力するデータ出力バス、（１０２）は直接データ
転送バスである。

（５１１）はデータ入力バス（３）からモードレジスタ
（１３）へのデータの入出力バス、（５１２）はモード
レジスタ（１３）から外部データメモリ接続部（７）へ
の制御信号の出力バス、（６０３）は直接データメモリ
転送バス（１０２）からデータメモリ（４）へのデータ
の人出力バス、（６０４）は直接データメモリ転送バス
（１０２）と外部データメモリ接続部（７）間のデータ
の入出力バス、（６０５）はデータ出力バス（１０２）
から外部データメモリ接続部（７）へのデータの出力バ
スである。

第２図は第１図におけるＤＭＡＣ（１２）の構成例を示
すブロック図であり、第２図においては２次元アドレス
空間の水平サイズを示すフレーム水平サイズレジスタ（
ｃｌｓｆ’ｈｒ）、（２０２）は２次元アドレス空間中
の矩形部分の水平サイズを示すブロック水平サイズレジ
スタ（ｄｍｂｌｕ・）、（２０３）はＤＭＡ転送を行う
外部データメモリの先頭番地を示すブロックスタートア
ドレスレジスタ（ｄＩｌｍｂｓ「）、（２０４）はＤＭ
Ａ転送を行う内部データメモリの先頭番地を示す内部メ
モリスタートアドレスレジスタ（ｄｗｓｓｒ）、（２０
５）はＤＭＡ転送ワード数を示すワードレジスタ（ｄｓ
ｖｃｒ）、（２０６）はＤＭＡ転送における外部アドレ
ス出力方式、外部メモリの選択等を行うＤＭＡＣレジス
タ（ｄＩ！ｃｒ）、（２０７）は外部データメモリアド
レス計算部、（２０８）はＤＭ、Ａ転送の制御を行うＤ
ＭＡ転送制御部である。

（７０１）はフレーム水平サイズレジスタ（２０１）の
入出力バス、（７０２）はフレーム水平サイズレジスタ
（２０２）の人出力バス、（７０３）はブロックスター
トアドレスレジスタ（２０３）の入出力バス、（７０４
）は内部メモリスタートアドレスレジスタ（２０４）の
入出力バス、（７０５）はワードレジスタ（２０５）の
入出力バス、（７０６）はＤＭＡＣレジスタ（２０６）
の入出力バスである。

（７０７）はＤＭＡアドレス計算部（２０７）からのＤ
ＭＡ転送の内部データメモリアドレスの出力バス、（７
０８）はＤＭＡアドレス計算部（２０７）からのＤＭＡ
転送の外部データメモリアドレスの出力バス、（７０９
）はＤＭＡ転送制御部（２０８）からＤＭＡアドレス計
算部（２０７）へのＤＭＡ転送ワード数等の制御信号を
出力する出力バスである。

第３図は第２図のＤＭＣにより行われるＤＭＡ転送の内
部データメモリ（４）及び外部データメモリ（１４）間
の転送領域例を示す図である。

第４図は第１図のモードレジスタ（１３）及び第２因の
ＤＭＡＣレジスタ（２０６）のビット構成を示した図で
あり、第４図において、Ａは予備ビット、Ｂはアドレス
出力モードの第１ビツト、Ｃはメモリ接続モードの第０
ビツトである。

第５図はプログラム及びＤＭＡから外部データメモリア
クセスを行う場合のタイミング例を示した図である。

次に動作について説明する。命令メモリ（１）から読み
出された命令語は、入出力バス（５０１）を介して命令
実行制御部（２）に入力され、この命令実行制御部（２
）で解読された制御信号により、内部データメモリ（４
）からデータ入力バス（３）への演算データを出力バス
（５０３）を介して読出し、演算部（５）へデータ入力
バス（３）からのデータを出力バス（５０４）を介して
入力、演算部（５）での演算処理結果を出力バス（５０
５）を介してデータ出力バス（１０１）へ出力、データ
出力バス（１０１）から内部データメモリ（４）へ出力
バス（５０６）を介してデータの書込み、データ出力バ
ス（１０１）から外部データメモリ接続部（７）へ出力
バス（６０５）を介してデータの書込みなどの各種動作
の制御が行われる。

内部データメモリ（４）から出力バス（５０４）を介し
て演算部（５）へ入力される入力データのアドレス及び
演算部（５）から出力バス（５０５）を介してデータ出
力バス（１０１）へ出力される出力データの内部データ
メモリ（４）の書込み先アドレスは、３系統のアドレス
生成器を有するアドレス生成部（６）により制御される
。

このアドレス生成部（６）はデータ入力バス（３）から
入出力バス（５１，０）を介して供給される読み書き可
能なデータによりアドレス生成を行い、出力バス（５０
８）、　　（５０９）を介して出力されるデータにより
内部データメモリ（４）の制御及び外部データメモリ接
続部（７）の制御を行い、演算部（５）への入力データ
及び出力データの書込み先を決定する。

外部データメモリ接続部（７）による外部データメモリ
（１４）のアクセス方式は、命令メモリ（１）から読出
された命令語により、データ入力バス（３）を介してモ
ードレジスタ（１３）に設定された値により決定される
。

一方、上記命令語により、データ入力バス（３）を介し
、ＤＭＡＣ（１２）の特定レジスタにデータがセットさ
れると、ＤＭＡ転送が起動される。

ＤＮＩＡ転送が起動されると、外部データメモリ接続（
７）は出力バス（５０７）を介して上記内部演算とは独
立にＤＭＡＣ（１２）の制御を受け、内部データメモリ
（４）及び外部データメモリ（１４）との間で、入出力
バス（６０３）　、　　（６０４）及び直接データ転送
バス（１０２）を介してデータ転送を行う。

ＤＭＡ転送制御部（２０８）はデータ入力バス（３）を
通してＤＭＡアドレス計算部（２０７）に設定されたデ
ータによりＤＭＡ転送の起動を行い、ＤＭＡアドレス計
算部（２０７）はフレーム水平ザイズレジスタ（２０１
）　、　　（２０２）とブロックスタートアドレスレジ
スタ（２０３）及び内部メモリスタートレジスタ（２０
４，）の値により、外部データメモリ（１４）のアドレ
スに対しては２次元ブロックアドレス（７０８）を、内
部データメモリ（４）のアドレスに対して昇順１次元ア
ドレス（７０７）を発生させる。

ＤＭＡ転送制御部（２０８）において、ワードレジスタ
（２０５）に設定されたＤＭＡ転送ワード数が終了した
ら、ＤＭＡアドレス計算部（２０７）に終了を通知する
。

上記ＤＭＡ転送は、第３図に示すように、内部データメ
モリ（４）の任意の番地（第３図ではＳ番地）からと、
外部データメモリ（１４）の（Ｔ：Ｑの番地（第３図で
は【番地）から任意の矩形領域（第３図ではに行×１列
）の間で行うことができる。

第４図に示すように、モードレジスタ（１３）及びＤＭ
ＡＣレジスタ（２０６）ともにメモリ接続モードを示す
ビットが“０”の時は、低速メモリ使用時で外部デバイ
スからの読出し／書込み完了信号が検知されるまで待期
するモードであり、メモリ接続モードを示すビットが“
１“の時は、アドレスの下位を出力してから１マシンサ
イクルで読出し／書込みを完了するモードである。

また、アドレス出力モードを示すビットが“Ｏ。

の時は、２マシンサイクルかけてアドレスの上位及び下
位を出力し、“１゛の時は、１マシンサイクルのみアド
レスの下位を出力する。

モードレジスタ（１３）及びＤＭＡＣレジスタ（２０６
）を独立に設定することにより、プログラム及びＤＭＡ
からの外部メモリアクセスを独立１こ行えるよう１こし
ｌ二ものである。

第５図には、前記第４図におけるモードレジスタ（１３
）のアドレス出力モードに“１″、メモリ接続モードに
１″、ＤＭＡＣレジスタ（２０６）のアドレス出力モー
ドに“０”、メモリ接続モードに“θ′を設定した場合
の外部データメモリ（１４）のアクセスタイミング例で
ある。

ＤＭＡからの外部データメモリ（１４）のアクセスは低
速メモリ使用で外部デバイスからの読出し／書込み完了
信号が検知されて完了しく第５図ではｎ′マシンサイク
ル）、プログラムからの外部データメモリアクセスは高
速メモリ使用で１マシンサイクルで読出し／書込み動作
が完了する。

ＤＭＡによる外部データメモリアクセスはプログラムか
らの外部データメモリアクセスを行わないかぎり連続し
てアクセスを行い、プログラムから外部データメモリア
クセスを行うと、ＤＮＩＡからアクセスは「１１析され
プログラムからのアクセス終了後に再開する。

第６図は第１図の外部データメモリ接続部（７）におけ
る外部データメモリアクセスタイミング（読み出し）を
示した図であり、前記第８図と同一または参目当部分に
は同一符号を付して重複説明を省略する。

第６図において、（３０１）はアドレス出力する再の上
位アドレスタイミングを制御する信号（以下、ＡＨＥと
略す）、（３０２）はアドレス出力する際の下位アドレ
スタイミングを’ｔ、＋ｉ　ａするｔＪ号（以下、ＡＬ
Ｅと略す）、（３０３）は外部データメモリアクセスが
プロセッサかＤＭＡかの別を外部デバイスへ通知する信
号（以下、Ｐ／Ｄと略す）、（３０４）は外部からの読
出し／書込み完了信号（以下、ＤＴＡＣＫと略す）であ
る。

第６図（ａ）に示す高速メモリ使用時には１マシンサイ
クル目でＡＨＥ　（３０１）をアサートする出ともにア
ドレスバス（８）の外部アドレス端子（９０１）から上
位アドレスを出力し、２マシンサイクルロでＡＬＥ（３
０２）及びＲＥ（９０２）をアサートし、２マシンサイ
クルロの後縁で外部データメモリ（１４）の外部データ
端子（９０３）からのデータを取り込む。

第６図（ｂ）に示す低速メモリ使用時には１マシンサイ
クル目でＡＨＥ（３０１）をアサートするとともにアド
レスバス（８）の外部アドレス端子（９０１）から上位
アドレスを出力し、２マシンサイクル目でＡＬＥ　（３
０２）及びＲＥ（９０２）をアサートし、外部デバイス
がＤ　Ｔ　Ａ　ＣＫ（３０４）をアサートしたサイクル
の後縁でＲＥ（９０２）をネゲートするとともに外部デ
ータメモリ（１４）の外部データ端子（９０３）からの
データをフェッチし、さらにＤＴＡＣＫ　（３０４）の
ネゲートされたサイクルの後縁でＡＬＥ　（３０２）を
ネゲートする。

上記のように、外部データメモリ接続部（７）は、 （ａ）２方式の外部データメモリへのアドレス出力方式
を持ち、一方を２マシンサイクルかけてアドレスの上位
及び下位を出力することにより全ての外部データメモリ
領域のアクセスを行えるとし、他方を１マシンサイクル
のみでアドレスの下位のみ出力することにより、外部デ
ータメモリ（１４）の特定領域を高速にアクセスできる
ようにし、この２方式を命令により設定されるモードレ
ジスタの値で切換えることを特徴とする。

（ｂ）２方式の外部データメモリ（１４）の接続が可能
であり、一方をアドレスの下位を出力されてから１マシ
ンサイクルで読出し／書込みを完了する高速メモリとし
、他方を外部からの読出し／書込み完了信号が検知され
るまで持切する低速メモリとし、この２方式を前記モー
ドレジスタの値で切換えることを特徴とする。

また、直接データメモリ転送部は、 （ｃ）命令により設定された直接メモリ制御レジスタに
より、前記モードレジスタの値による内部命令による外
部データメモリアクセスとは独立に、前記２方式のアド
レス出力方式及び２方式の外部データメモリの接続か可
能であることを特徴とする。

（ｄ）外部データメモリ接続部にえすするアドレス指示
をｍ行Ｘｎ列（ｍ、　　ｎは正の整数）の２次元アドレ
ス空間中のに行ｘ、６列（ｋ、１は整数）の矩形部分を
順次指示するように構成し、前記内部データメモリに対
するアドレスを昇順に任意の開始アドレスから指示し、
前記外部データメモリと前記内部データメモリの間で２
次元データ転送を行うこと、及びこのデータ転送の開始
にあたっては、命令によって転送方向、転送データ数を
指示することで、前ｊｄｋ行×行列１列形ブロック単位
に外部データメモリとのデータ入出力と内部演算処理を
並列に行うことを特徴とする。

なお、上記実施例では、外部アドレス端子数を１６ｂｉ
ｔとして説明した他の端子数であってもよい。

また、上記実施例の細部の仕様はこの発明の本質とは無
関係であり、この発明の内容を限定するものではないこ
とは明らかである。

〔発明の効果〕

以上のように、この発明によれば、ＤＭＡ転送バスとＤ
ＭＡ制御部に２次元ブロックデータを発生するように構
成したので、内部演算の処理効率を低下させることなく
内部データメモリと外部データメモリの間で矩形領域の
データ転送を行うことが可能になる。また、アドレスを
２サイクルがけて出力するこのにより、外部端子数の制
約から＜ルデータメモリ領域を拡大することが可能にな
る。さらに、外部データメモリに高速メモリ及び低速メ
モリを接続できるように構成したので、信号処理プロセ
ッサの柔軟性を向上することが可能となるなどの効果が
ある。

【図面の簡単な説明】 第１図はこの発明の一実施例によるディジタル信号処理
プロセッサの構成を示すブロック図、第２図は第１図中
の直接データ転送制御部の構成を示すブロック図、第３
図はＤＭＡ転送の内部データメモリ及び外部データメモ
リ間の転送領域例を示す図、第４図はプロセッサ及び直
接データ転送の外部データメモリアクセス方式を設定す
るレジスタ構成例を示す図、第５図はプログラム及び直
接データ転送から外部データメモリをアクセスした場合
のタイミング図、第６図は第１図中の外部データメモリ
接続部における外部データメモリアクセスタイミング図
、第７図は従来のディジタル信号処理プロセッサの構成
を示すブロック図、第８図は従来のプロセッサの外部デ
ータメモリアクセスタイミング図である。 図において、（１）は命令メモリ、（２）は命令実行制
御部、（３）はデータ入力ッくス、（４）は内部データ
メモリ、（５）演算部、（６）はアドレス生成部、（７
）は外部データメモリ接続部、（１２）は直接データメ
モリ転送制御部（ＤＭＡＣ）、（１３）はモードレジス
タ、（１０１）はデータ出力バス、（１０２）は直接デ
ータ転送／ぐスである。 なお、図中、同一符号は同一または相当部分を示す。 代理人　弁理士　大　岩　増　雄 （外２名） 匝テ李テ゛−りｉΣｌ準すｒぎｐ卸のフ゛０／り図第２
図 手続補正書（自発） ５．？＋［ｉ正の対象 明細台の発明の詳細な説明の欄及び図面。 ６、補正の内容 ２、発明の名称 ディジタル信号処理プロセッサ ３、補正をする者 代表者　志 岐 守 哉 ４、代理人 住所 東京都千代田区九の内二丁目２番３号 の 以 上

Claims (1)

1. 【特許請求の範囲】 種々の内部動作を規定する命令語が予め記憶された命令
   メモリと、 前記命令メモリから所定の順序で命令語を読出した命令
   語の解読および演算等の動作の制御を行う命令実行制御
   部と、 演算データを記憶させる内部データメモリと、複数のデ
   ータ入力バスから転送された２入力データに対し種々の
   演算を実行する演算部と、 前記演算部からの演算結果を前記内部データメモリに転
   送するデータ出力バスと、 前記演算部に対する２入力１出力データを並列に生成す
   るアドレス生成部と、 前記アドレス生成部から出力される値により外部データ
   メモリから前記複数のデータ入力バスにデータを読出し
   前記データ出力バスのデータを該外部データメモリに書
   込む外部データメモリ接続部と、 前記外部データメモリのアクセス方式を設定するモード
   レジスタと、 前記内部データメモリの１ポートと前記外部データメモ
   リ接続部とを接続する直接メモリ転送バスと、 前記直接メモリ転送バスを介し、前記命令実行制御部に
   よる内部動作とは独立に、前記外部データメモリ接続部
   と前記内部データメモリの間でブロック単位にデータの
   入出力を行う直接データメモリ転送制御部と、 を備えたディジタル信号処理プロセッサ。