JPH02301831A - ディジタル信号処理プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、ディジタル化された信号を高速処理するデ
ィジタル信号処理プロセッサに関するものである。

【従来の技術】

第４図は例えばアイニスシーエイニス（ＩＳＣＡＳ）８
８　〔インターナショナル　シンポジウム　オンサーキ
ソツ　アンド　システム（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｙｍｐｏｓｉｕｍ　　ｏｎ　　Ｃ１ｒｃｕｉｔｓ　　
Ａｎｄ　　Ｓｙｓｔｅｍ）１９８８　　年〕　エ命文集
Ｐ、２２７〜Ｐ、２３０“ア　ディービーニス　アーキ
テクチュア−フォー　６４ケイビービーニス　モーショ
ン　ビデオ　コーデック（Ａ　　ＤＳＰ　　ＡＲＣＨＩ
ＴＩＥＣＴＵＲＥ　　ＦＯＲ６４ＫＢＰＳ　　ＭＯＴＩ
ＯＮ　　ＶＩＤｌｉＯＣＯＤＥＣ）　　”に示されたデ
ィジタル信号処理ブロセソザの構成を示すブロック図で
ある。図において、１は命令語を記憶させる命令メモリ
、２ば命令語の解読および演算などの動作制御を行う命
令実行制御部、３は演算部５へ入力するデータが転送さ
れるＸ−ハス、Ｙ−ハスの２本のハスから成るデータ入
力ハス（データバス）、４は演算データが記憶される内
部データメモリであり、内部データメモリ４は各ハスに
それぞれデータを入出力する４個の入出力ポート（以下
、単にポートという。）を有している。また、５はデー
タ入力ハス３から入力した最大２人力のデータに対して
、種々の演算を実行する演算部、６ば最大３種のアドレ
スを生成できるアドレス生成部、７は外部データメモリ
　（図示せず）へのデータの読め出し／書き込めを制御
する外部データメモリ接続部、８は外部データメモリと
内部データメモリ４との間の直接データ転送を制御する
直接データ転送制御部（以下、ＤＭＡＣという。）９は
外部データメモリ接続部７と内部データメモリ４とを接
続し、直接データ転送を行うＤＭＡハス、１０は演算部
５の演算結果を転送するデータ出力ハス（データバス）
、２１は命令実行制御部２がアドレス生成部６に与える
制御信号を示している。 第５図は、第４図に示した内部データメモリ４および、
アドレス生成部６の構成をさらに詳しく示したブロック
図である。図において、６１は内部データメモリ４のポ
ート４１に供給するアドレス６１ａを生成するアドレス
生成器（以下、第１のＡＧＵという。）、６２はポート
４２に供給するアドレス６２ａを生成するアドレス生成
器（以下、第２のＡＧＵという。）、６３はポート４３
またばポート４４に供給するアドレス６３ａを生成する
アドレス生成器（以下、第３のＡＧＵという。）テする
。１１はＤＭＡバス９とデータ出力バス１０とを切換え
て、ポート４３およびポート４４と接続するセレクタ、
１２はＤＭＡＣ８から出ツノされたアドレスと第３のＡ
ＧＵ６３から出力されたアドレス６３ａとを切換えるセ
レクタである。 次に動作について説明する。命令実行制御部２が指定し
た命令読み出しのためのアドレスに応した命令語は、命
令メモリ１から命令実行制御部２に出力される。命令実
行制御部２は命令語を解読して、アドレス生成部６に制
御信号２１を送る。 また、必要に応じて制御信号をデータ入力バス３へ送出
する。アドレス生成部６は第１のＡＧＵ６１または第２
のＡＧＵ６２によって読み出しアドレス６１ａ、６２ａ
を生成し、内部データメモリ４のポート４１またはポー
ト４２に供給する。内部データメモリ４はそれに応じて
、演算データをデータ入力ハス３に出力する。そして、
演算部５ばデータ入力バス３から演算データを入力して
、制御信号に応じた演算を行い、演算結果をデータ出力
ハス１０に出力する。アドレス生成部６は第３のＡＧＵ
６３によって書き込みアドレス６３ａを生成し、セレク
タ１２を介して、ポート４３またはポート４４に供給す
る。すると、内部データメモリ４はデータ出力バス１０
から演算結果を入力して、書き込みアドレス６３ａで指
定された領域に書き込む。 また、命令語によってＤＭＡ転送が指示されると、命令
実行制御部２はデータ人力バス３を介して、ＤＭＡＣ８
の特定のレジスタにデータをセントする。そこで、ＤＭ
Ａ転送が起動される。すると、外部データメモリ接続部
７と内部データメモリ４との間で、ＤＭＡバス９を介し
てデータ転送が行われる。ＤＭＡ転送に際しては、２：
２の２つのセレクタ１１．１２が、ポート４３とポート
４４のうちの一方とＤＭＡバス９および聞ΔＣ８とを接
続するように制御される。ＤＭＡＣ８はセレクタ１２を
介してポート４３またばポート４４にアドレスを供給し
、そのアドレスに対応したデータがセレクタ１１を介し
てＤＭＡハス９に入出力される。 ＤＭＡＣ８およびＤＭＡハス９に接続されていなし）ポ
ートは、データ出力バス１０および第３のＡＧＵ６３に
接続されているので、演算部５から出力された演算結果
を、第３のＡ　Ｇ　Ｕ　６３の指示に従って所定の領域
に書き込むことができる。 ここで、第６図に示したｍｘｎの行列への演算（Ｂ＝Ａ
ＸＡ）を行う場合を考える。演算部５かこの演算を行う
ためには、内部テークメモリ４のポート４１とポート４
２とから対応する要素を同時に読み出す必要がある。従
って、同一データを内部データメモリ４の異なる領域に
用意しておかなければならない。この場合に、内部デー
タメモリ４に行列Ａを構成する１つのデータを書き込む
ためにＭステップ要するとすれば、内部データノモリ４
に演算のためのデータの初期設定を行うためには、２ｘ
ｍｘｎＸＭステップ（＝２ＸＴ１時間）必要である。つ
まり、１個目の行列Ａを内部データメモリ４に書き込む
ステップ数はｍ　Ｘ　ｎ　ＸＭステップ（＝ＴＩ時間）
であり、２個目の行列へについても同数のステップ数が
必要である。

【発明が解決しようとする課題】

従来のディジクル信号処理プロセッサは以」二のように
構成されているので、２項演算の入力としてｍ行ｎ列の
同一の行列を用いたい場合には、内部データメモリ４の
異なる領域に同一行列を書き込むために２回の同一の書
き込み動作を行わなければならず、この書き込みのため
のデータ転送に伴なうオーバヘッドが生ずるという課題
があった。 この発明は上記のような課題を解消するためになされた
もので、同一データを内部データメモリの異なる領域に
書き込む際に、一度に書き込むようにして、内部データ
メモリへのデータ書き込み回数を減らして処理効率を向
−Ｉニさせることができるディジタル信号処理プロセッ
サを得ることを目的とする。

【課題を解決するための手段】

この発明に係るディジタル信号処理プロセッサは、アド
レス生成部に、命令実行制御部が命令語を解読した結果
に応じて、従来の書き込みアドレスとは別の書き込みア
ドレスを並行して生成する並行書き込みアドレス生成手
段を設け、従来の書き込みアドレスが供給されるポート
とは異なるポートに前記側の書き込みアドレスを供給す
る並行書き込みアドレス供給手段と、」−記各書き込み
アドレスが供給される内部データメモリの各ボーＩ・を
、同時にデータ出力ハスに接続する接続手段とを備えた
ものである。

【作用】

この発明におけるアドレス生成部は、内部データメモリ
の異なる領域に一度に同一データを書き込む命令に応じ
て、複数の書き込みアドレスを生成し、複数のボーＩ−
に供給し、各ポートへの同時データ入力を可能にする。

【実施例】

以下、この発明の一実施例を図について説明する。第１
図において、６ａは並行書き込みアドレス生成手段が付
加されたアドレス生成部、１．１ａはボーＩ・４３に接
続されるハスを切換えるセレクタ（接続手段）、１１ｂ
はポート４４に接続されるハスを切換えるセレクタ（接
続手段）、１２ａはポート４３のアドレス入力を切換え
るセレクタ、１２１〕ハホート４４のアドレス入力を切
換えるセレクタ（並行書き込みアドレス供給手段）であ
る。その他のものは同一符号を付して第４図に示したも
のと同一のものである。 第２図は第１図に示した内部データメモリ４とアドレス
生成部６ａとの構成を詳細に示したブロック図である。 図において、１３ばボーＩ・４４に供給するアドレスを
生成するためのレジスタ、１４はレジスタ１３の出力と
第３のＡＧＵ６３が出力した書き込みアドレス６３ａと
を加算する加算器である。その他のものは同一符号を付
して、第１図または第５図に示したものと同一のもので
ある。 次に動作について説明する。命令実行制御部２は、従来
の場合と同様に命令メモリ１から命令語を読み出して解
読する。そして、各ブロックに制御信号を送出する。命
令語が同一データの同時書き込み動作を指示するもので
あった場合には、セレクタ１１ａ、１１ｂはボー１へ４
３およびポート４４がデータ出力ハス１０に接続するよ
うに切換えられ、また、セレクタ１．２ａ、１１ｂはボ
ー１−４３と第３のＡＧＵ６３およびポート４４と加算
器１４とを接続するように切換えられる。そして、アド
レス生成部６ａのレジスタ１３には、一方の書き込みア
ドレスの基準となる値が設定される。アドレス生成部６
ａの第３のＡＧＵ６３は書き込みアドレス６３ａを生成
して出力する。この書き込みアドレス６３ａは加算器１
４にも入力され、レジスタ１３が保持している値と加算
される。そして、加算器１４の出力は別の書き込みアド
レスとして、セレクタ１２ｂを介してボー１〜４４に供
給される。この結果、データ出力バス１０上のデータが
ポート４３およびポート４４に取り込まれる。従って、
第３図に示すＢ＝ＡＸＡの換算を行う場合には、内部デ
ータメモリ４へのデータの初期設定は、ｍＸｎ×Ｍステ
ップで完了する。

【発明の効果】

以上のように、この発明によればディジクル信号処理プ
ロセッサをアドレス生成部で別の書き込みアドレスを生
成して、複数のポートに同一データを入ノｊできるよう
に構成したので、内部データ冊 メモリへのデータ書き込み回数を減らずことができ、演
算を行う際に効率よく初期設定が行えるものが得られる
効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるディジタル信号処理
プロセッサを示すブロック図、第２図は第１図に示した
内部データメモリおよびアドレス生成部の構成を詳細に
示したブロック図、第３図はデータ転送の一例を示す説
明図、第４図は従来のディジクル信号処理プロセッサを
示すブロック図、第５図は第４図に示した内部データメ
モリおよびアドレス生成部の構成を詳細に示したブロッ
ク図、第６図は従来のデータ転送の一例を示す説明図で
ある。 １は命令メモリ、２は命令実行制御部、３はデータ入力
ハス（データバス）、４ば内部データメモリ、５は演算
部、６ａはアドレス生成部、１０はデータ出力ハス（デ
ータバス）　、Ｉｌａ、］、１ｂはセレクタ（接続手段
）、１２ｂはセレクタ（並行書き込みアドレス供給手段
）、１３はレジスタ（並行書き込みアドレス生成手段）
、１４は加算器（並行書き込みアドレス生成手段）、４
１〜４４は入出力ポート。 なお、図中、同一符号は同一、または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 内部動作を指示する命令語が格納された命令メモリと、
   この命令メモリから前記命令語を読み出して、読み出し
   た命令語を解読する命令実行制御部と、この命令実行制
   御部の指令に応じて書き込みアドレスおよび読み出しア
   ドレスを生成するアドレス生成部と、前記読み出しアド
   レスまたは書き込みアドレスが示す領域に対してデータ
   を読み書きする、複数の入出力ポートを有する内部デー
   タメモリと、前記命令実行制御部が解読した命令語に応
   じて、前記内部データメモリから読み出したデータに対
   して種々の演算を行う演算部と、前記内部データメモリ
   の入出力ポートおよび演算部の間のデータを転送するデ
   ータバスとを備えたディジタル信号処理プロセッサにお
   いて、前記アドレス生成部は、前記命令実行制御部の指
   令に応じて前記書き込みアドレスの生成と並行して別の
   書き込みアドレスを生成する並行書き込みアドレス生成
   手段を有し、前記複数の入出力ポートのうち、前記書き
   込みアドレスが供給される入出力ポートとは異なる入出
   力ポートに、前記別の書き込みアドレスを供給する並行
   書き込みアドレス供給手段と、前記書き込みアドレスが
   供給される、前記内部データメモリの入出力ポートおよ
   び前記別の書き込みアドレスが供給される前記内部デー
   タメモリの入出力ポートを、並行して前記データバスに
   接続する接続手段とを備えたことを特徴とするディジタ
   ル信号処理プロセッサ。