JPS60129856A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPS60129856A JPS60129856A JP23921483A JP23921483A JPS60129856A JP S60129856 A JPS60129856 A JP S60129856A JP 23921483 A JP23921483 A JP 23921483A JP 23921483 A JP23921483 A JP 23921483A JP S60129856 A JPS60129856 A JP S60129856A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- rom
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータ等に用いるメモリ制御回
路に関するものである。
路に関するものである。
従来例の構成とその問題点
近年、半導体集積回路技術の進歩により、安価かつ高性
能のマイクロコンピュータの開発がなされている。特定
の適用分野に専用化されたマイクロコンピュータの開発
において、一つの重要なポイントはメモリ制御回路の設
計にある。たとえば、ディジタル信号処理の分野に適用
するマイクロコンピュータは演算処理として、（ｘｉ７
ｉの積和演算を高速に処理する必要性があるため、命令
を格納する命令メモリと別に、Ｘ工＋７ｉを記憶する２
つのデータメモ＋７を独立に有する場合が多い。
能のマイクロコンピュータの開発がなされている。特定
の適用分野に専用化されたマイクロコンピュータの開発
において、一つの重要なポイントはメモリ制御回路の設
計にある。たとえば、ディジタル信号処理の分野に適用
するマイクロコンピュータは演算処理として、（ｘｉ７
ｉの積和演算を高速に処理する必要性があるため、命令
を格納する命令メモリと別に、Ｘ工＋７ｉを記憶する２
つのデータメモ＋７を独立に有する場合が多い。
以下に従来のマイクロコンピュータのメモリ制御回路に
ついて説明する。
ついて説明する。
第１図は従来のメモリ制御回路のブロック図である。図
において１は命令リードオンリーメモリ（ＲＯＭ）アド
レス機構であり、実行プログラムを記憶する命令ＲＯＭ
２をアクセスする。命令ＲＯＭ２より読出されたデータ
は実行制御部３でテコードされ、制御信号１１によって
マイクロコンピュータ各部の制御を実行する。４はデー
タ ′ＲＯＭアドレス機構であり、演算係数等を記憶す
るデータＲＯＭ６をアクセスする。７はランダムアクセ
スメモリ（ＲＡＭ）アドレス機構であり。
において１は命令リードオンリーメモリ（ＲＯＭ）アド
レス機構であり、実行プログラムを記憶する命令ＲＯＭ
２をアクセスする。命令ＲＯＭ２より読出されたデータ
は実行制御部３でテコードされ、制御信号１１によって
マイクロコンピュータ各部の制御を実行する。４はデー
タ ′ＲＯＭアドレス機構であり、演算係数等を記憶す
るデータＲＯＭ６をアクセスする。７はランダムアクセ
スメモリ（ＲＡＭ）アドレス機構であり。
演算データを記憶するＲＡＭ５をアクセスする。
データＲＯＭ５及びＲＡＭ８の出力は演算部９に入力さ
れ、演算結果１ｏを得る。演算結果１ｏの処理に関して
は本発明に直接関係しないので省略している。
れ、演算結果１ｏを得る。演算結果１ｏの処理に関して
は本発明に直接関係しないので省略している。
以上のように構成された従来のメモリ制御回路について
以下動作を説明する。
以下動作を説明する。
命令ＲＯＭ２に格納されたプログラムに従ってデータＲ
ＯＭ５及びＲＡＭ８のデータの演算を実行するにあたっ
て、命令ＲＯＭ２ 、データＲＯＭＢ 、ＲＡＭ８の各
アドレス機構を独立にする理由は、３つのメモリを同時
にアクセスすることにより、高速演算処理を実行するこ
とにある。また命令メモリ及びデータメモリの一方をＲ
ＯＭにする理由は、ＬＳＩのチップ面積を小さくおさえ
るためである。すなわち、ＲＡＭ１ビットはＲＯＭ１０
ビット分以上のチップ面積を必要とする。
ＯＭ５及びＲＡＭ８のデータの演算を実行するにあたっ
て、命令ＲＯＭ２ 、データＲＯＭＢ 、ＲＡＭ８の各
アドレス機構を独立にする理由は、３つのメモリを同時
にアクセスすることにより、高速演算処理を実行するこ
とにある。また命令メモリ及びデータメモリの一方をＲ
ＯＭにする理由は、ＬＳＩのチップ面積を小さくおさえ
るためである。すなわち、ＲＡＭ１ビットはＲＯＭ１０
ビット分以上のチップ面積を必要とする。
しかしながら、上記のような構成では命令ＲＯＭ２及び
データＲＯＭ５の容量をＬＳＩ設計の段階で決めておか
ねばならず、それぞれのＲＯＭに対するメモリ容量のト
レードオフが困難となる。たとえば、命令ＲＯＭが４に
語、データＲＯＭが１に語であるとしたとき、実際の応
用において、命令ＲＯＭとして３に誤でよいがデータＲ
ＯＭとして１．６に語必要とする場合、従来の構成では
対応できないという問題点を有していた。
データＲＯＭ５の容量をＬＳＩ設計の段階で決めておか
ねばならず、それぞれのＲＯＭに対するメモリ容量のト
レードオフが困難となる。たとえば、命令ＲＯＭが４に
語、データＲＯＭが１に語であるとしたとき、実際の応
用において、命令ＲＯＭとして３に誤でよいがデータＲ
ＯＭとして１．６に語必要とする場合、従来の構成では
対応できないという問題点を有していた。
発明の目的
本発明は上記従来の問題点を解消するもので、命令ＲＯ
Ｍの一部をデータＲＯＭとして使用できるようにしたメ
モリ制御回路を提供することを目的とする。
Ｍの一部をデータＲＯＭとして使用できるようにしたメ
モリ制御回路を提供することを目的とする。
発明の構成
本発明は命令メモリと、複数個のデータメモリと各メモ
リに対する独立なアクセス機構と、命令メモリをデータ
メモリ空間に変換する手段と、アドレス変換手段により
生成される領域検出信号によって命令実行サイクルを伸
長させる手段を備えたメモリ制御回路であり、わずかな
ハードウェアの増加により、命令メモリの一部をデータ
メモリとして使用できる制御回路を得、柔軟性のあるマ
イクロコンピュータを提供することがでキル。
リに対する独立なアクセス機構と、命令メモリをデータ
メモリ空間に変換する手段と、アドレス変換手段により
生成される領域検出信号によって命令実行サイクルを伸
長させる手段を備えたメモリ制御回路であり、わずかな
ハードウェアの増加により、命令メモリの一部をデータ
メモリとして使用できる制御回路を得、柔軟性のあるマ
イクロコンピュータを提供することがでキル。
実施例の説明
第２図は本発明の一実施例におけるメモリ制御回路のブ
ロック構成図である。第２図において、１２は命令ＲＯ
Ｍアドレス機構、１３はマルチプレクサであり、後記す
る領域検出信号２４により命令ＲＯＭ１２の出力、ある
いはアドレス変換・領域検出回路１７の出力であるアド
レス変換信号２３を選択出力し、命令ＲＯＭ１４にアド
レスを与える。アドレス変換・領域検出回路１７はデー
タＲＯＭアドレス機構１６の出力を入力とし、アドレス
変換信号の他に領域検出信号２４をマルチプレクサ１３
．１９及び実行制御部１５に出力する。１６は実行制御
部であり、マイクロコンピュータ各部への制御信号２５
を得る。１９はマルチプレクサであり、領域検出信号２
４によりデータＲＯＭ１８の出゛力あるいは命令ＲＯＭ
１４の出力を演算部２２に選択出力する。なおＲＡＭア
ドレス機構２０．ＲＡＭ２１ 、演算部出力２６は第１
図の従来例と同様であるため説明を省略する。
ロック構成図である。第２図において、１２は命令ＲＯ
Ｍアドレス機構、１３はマルチプレクサであり、後記す
る領域検出信号２４により命令ＲＯＭ１２の出力、ある
いはアドレス変換・領域検出回路１７の出力であるアド
レス変換信号２３を選択出力し、命令ＲＯＭ１４にアド
レスを与える。アドレス変換・領域検出回路１７はデー
タＲＯＭアドレス機構１６の出力を入力とし、アドレス
変換信号の他に領域検出信号２４をマルチプレクサ１３
．１９及び実行制御部１５に出力する。１６は実行制御
部であり、マイクロコンピュータ各部への制御信号２５
を得る。１９はマルチプレクサであり、領域検出信号２
４によりデータＲＯＭ１８の出゛力あるいは命令ＲＯＭ
１４の出力を演算部２２に選択出力する。なおＲＡＭア
ドレス機構２０．ＲＡＭ２１ 、演算部出力２６は第１
図の従来例と同様であるため説明を省略する。
以上のように構成された本実施例のメモリ制御回路につ
いて、以下その動作を説明する。
いて、以下その動作を説明する。
第３図は命令ＲＯＭ１４ 、データＲＯＭ１８ 。
ＲＡＭ２１それぞれのアドレス領域を示したものである
。今命令ＲＯＭは４に語、データＲＯＭは１に語、ＲＡ
Ｍは１に語であるとする。このとき、データＲＯＭの１
に語以上のアドレス空間に命令ＲＯＭが置かれることが
本発明のポイントとなる。
。今命令ＲＯＭは４に語、データＲＯＭは１に語、ＲＡ
Ｍは１に語であるとする。このとき、データＲＯＭの１
に語以上のアドレス空間に命令ＲＯＭが置かれることが
本発明のポイントとなる。
また、第２図のデータＲＯＭアドレス機構１６が５に語
以上のアドレス機能を有しているとする。
以上のアドレス機能を有しているとする。
このとき、アドレスが１に語以下のとき、領域検出信号
２４は出力されず、本発明のメモリ制御回路は第１図の
従来例と同様の動作を行う。
２４は出力されず、本発明のメモリ制御回路は第１図の
従来例と同様の動作を行う。
次に、データＲＯＭアドレス機構１６が１に語を超える
アドレス信号を出力するとき、アドレス変換・領域検出
回路１７はデータＲＯＭ１ Ｂに代るものとして命令Ｒ
ＯＭ１４をアクセスするための制御を実行する。すなわ
ち、アドレス変換信号２３はデータＲＯＭアドレス機構
１６の出力より１に語減算されたアドレス信号となり、
かつ領域検出信号２４によって、マルチプレクサ１３は
命令ＲＯＭ１４にアドレス変換信号２３を印加するとと
もに、マルチプレクサ１９は演算部２２の入力として命
令ＲＯＭ１４の出力を得る。実行制御部１５に印加され
る領域検出信号２４は、実行サイクルの制御をおこなう
。領域検出信号２４が有効となるとき、すなわち第２図
においてデータＲＯＭアドレス機構１６の出力が１に語
を超えるとき、命令ＲＯＭ１４は命令とデータの２種類
を出力せねばならず、命令実行サイクルの伸長が必要と
なる。
アドレス信号を出力するとき、アドレス変換・領域検出
回路１７はデータＲＯＭ１ Ｂに代るものとして命令Ｒ
ＯＭ１４をアクセスするための制御を実行する。すなわ
ち、アドレス変換信号２３はデータＲＯＭアドレス機構
１６の出力より１に語減算されたアドレス信号となり、
かつ領域検出信号２４によって、マルチプレクサ１３は
命令ＲＯＭ１４にアドレス変換信号２３を印加するとと
もに、マルチプレクサ１９は演算部２２の入力として命
令ＲＯＭ１４の出力を得る。実行制御部１５に印加され
る領域検出信号２４は、実行サイクルの制御をおこなう
。領域検出信号２４が有効となるとき、すなわち第２図
においてデータＲＯＭアドレス機構１６の出力が１に語
を超えるとき、命令ＲＯＭ１４は命令とデータの２種類
を出力せねばならず、命令実行サイクルの伸長が必要と
なる。
第４図は従来例と本発明の命令実行サイクツとの状態を
示すものであり、（ａ）は従来例における、また（ｂ）
は本発明における命令実行サイクルを示している。
示すものであり、（ａ）は従来例における、また（ｂ）
は本発明における命令実行サイクルを示している。
第４図の（ａ）において、サイクル（ｉ）では、（ｎ＋
１）命令の命令ＲＯＭのアクセス、（ｎ＋ １ ） 命
令のデータＲＯＭ、及びＲＯＭのアクセスと共に、１サ
イクル前に得られた命令、データによる演算を実行する
。すなわち、命令及びデータのアクセスと、実行がパイ
プライン的に処理される。これに対し、第４図の（ｂ）
において、データＲＯＭアドレス機構１６がデータＲＯ
Ｍ１８をアクセスするときには従来例と変らないが、命
令ＲＯＭ１４をアクセスするとき、２サイクル必要とす
る。この様子を示すのが（ｉ−１） 、（ｉ） サイク
ルの動作である。
１）命令の命令ＲＯＭのアクセス、（ｎ＋ １ ） 命
令のデータＲＯＭ、及びＲＯＭのアクセスと共に、１サ
イクル前に得られた命令、データによる演算を実行する
。すなわち、命令及びデータのアクセスと、実行がパイ
プライン的に処理される。これに対し、第４図の（ｂ）
において、データＲＯＭアドレス機構１６がデータＲＯ
Ｍ１８をアクセスするときには従来例と変らないが、命
令ＲＯＭ１４をアクセスするとき、２サイクル必要とす
る。この様子を示すのが（ｉ−１） 、（ｉ） サイク
ルの動作である。
（ｉ−１）サイクルでは、（ｎ）命令の命令ＲＯＭ 。
ＲＡＭがアクセスされるが、データＲＯＭとしては、命
令ＲＯＭをアクセスする必要があるため、次の（ｉ）サ
イクルにデータ用に命令ＲＯＭをアクセスし、（ｉ−１
）で得られたＲＡＭデータと（ｉ）で得られた命令ＲＯ
Ｍのデータにより演算をおこなう。
令ＲＯＭをアクセスする必要があるため、次の（ｉ）サ
イクルにデータ用に命令ＲＯＭをアクセスし、（ｉ−１
）で得られたＲＡＭデータと（ｉ）で得られた命令ＲＯ
Ｍのデータにより演算をおこなう。
すなわち（ｉ＋１）サイクルに（ｎ＞の命令実行をおこ
なう。
なう。
以上のように本実施例によれば、アドレス変換・領域検
出回路及び実行制御部のサイクル制御機能により、命令
ＲＯＭをデータＲＯＭ領域として使用することが可能と
なる。
出回路及び実行制御部のサイクル制御機能により、命令
ＲＯＭをデータＲＯＭ領域として使用することが可能と
なる。
発明の効果
本発明のメモリ制御回路は、命令メモリと複数個のデー
タメモリと各メモリに対する独立なアクセス機構と命令
メモリをデータメモリ空間に変換する手段と、アドレス
変換手段により生成される領域検出信号によって命令実
行サイクルを伸長させる手段を設けることにより、命令
メモリの一部をデータメモリとして使用できるものであ
り、処理スピードの少々の犠牲と簡単な）・−ドウエア
の増加により、マイクロコンピュータ応用上において、
システムの拡張性、柔軟性を得ることができ、その実用
的効果は大きい。
タメモリと各メモリに対する独立なアクセス機構と命令
メモリをデータメモリ空間に変換する手段と、アドレス
変換手段により生成される領域検出信号によって命令実
行サイクルを伸長させる手段を設けることにより、命令
メモリの一部をデータメモリとして使用できるものであ
り、処理スピードの少々の犠牲と簡単な）・−ドウエア
の増加により、マイクロコンピュータ応用上において、
システムの拡張性、柔軟性を得ることができ、その実用
的効果は大きい。
第１図は従来のメモリ制御回路のブロック図、第２図は
本発明の一実施例におけるメモリ制御回路のブロック図
、第３図は本発明を説明する上でのメモリ空間の配置を
説明する図、第４図は従来例及び本発明による命令実行
サイクルの説明図である。 １２・・・・・・命令ＲＯＭアドレス機構、１３．１９
・・・・・・マルチプレクサ、１４・・・・・・命令Ｒ
ＯＭ、 １ ｓ・・・・・・実行制御部、１６・・・・
・・データＲＯＭアドレス逸瀦 １７、−、−、マｌ＋
＋１ノスｙｋ漁、頓１訳姶爪回μ置１８・・・・・・デ
ータＲＯＭ、２０・・・・・・ＲＡＭアドレス機構、２
１・・・・・・ＲＡＭ、２２・・・・・・演算部。
本発明の一実施例におけるメモリ制御回路のブロック図
、第３図は本発明を説明する上でのメモリ空間の配置を
説明する図、第４図は従来例及び本発明による命令実行
サイクルの説明図である。 １２・・・・・・命令ＲＯＭアドレス機構、１３．１９
・・・・・・マルチプレクサ、１４・・・・・・命令Ｒ
ＯＭ、 １ ｓ・・・・・・実行制御部、１６・・・・
・・データＲＯＭアドレス逸瀦 １７、−、−、マｌ＋
＋１ノスｙｋ漁、頓１訳姶爪回μ置１８・・・・・・デ
ータＲＯＭ、２０・・・・・・ＲＡＭアドレス機構、２
１・・・・・・ＲＡＭ、２２・・・・・・演算部。
Claims (1)
- プログラムを記憶する命令メモリと、データを記憶する
複数個のデータメモリ群と、前記データメモリ群の各メ
モリに対する独立なアクセス機構と、前記命令メモリを
前記データメモリ群の任意のアドレス空間に変換する手
段と、前記アドレス変換手段により生成される領域検出
信号によって命令実行サイクルを伸長させる手段とを備
えたメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23921483A JPS60129856A (ja) | 1983-12-19 | 1983-12-19 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23921483A JPS60129856A (ja) | 1983-12-19 | 1983-12-19 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60129856A true JPS60129856A (ja) | 1985-07-11 |
Family
ID=17041438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23921483A Pending JPS60129856A (ja) | 1983-12-19 | 1983-12-19 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60129856A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62297953A (ja) * | 1986-06-18 | 1987-12-25 | Omron Tateisi Electronics Co | 表示装置 |
| JPH01269128A (ja) * | 1988-04-21 | 1989-10-26 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
| JPH02183331A (ja) * | 1989-01-09 | 1990-07-17 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
| JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
-
1983
- 1983-12-19 JP JP23921483A patent/JPS60129856A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62297953A (ja) * | 1986-06-18 | 1987-12-25 | Omron Tateisi Electronics Co | 表示装置 |
| JPH01269128A (ja) * | 1988-04-21 | 1989-10-26 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
| JPH02183331A (ja) * | 1989-01-09 | 1990-07-17 | Matsushita Electric Ind Co Ltd | マイクロコンピュータ |
| JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1324835C (en) | Modular crossbar interconnection network for data transaction between system units in a multi-processor system | |
| US4954943A (en) | Data processing system | |
| JPH0326414B2 (ja) | ||
| JPS61148551A (ja) | アドレス変換方式 | |
| JPS60129856A (ja) | メモリ制御回路 | |
| US6249858B1 (en) | Information processing apparatus having a CPU and an auxiliary arithmetic unit for achieving high-speed operation | |
| JPH05143333A (ja) | 並列演算処理装置 | |
| JPH0612253A (ja) | マイクロコンピュータ | |
| KR900015005A (ko) | 링 축소 로직 매카니즘 | |
| JPH033047A (ja) | 演算機能付きメモリ | |
| JPH0319570B2 (ja) | ||
| JPS6246891B2 (ja) | ||
| JP2692180B2 (ja) | マイクロコンピュータ | |
| SU794631A1 (ru) | Устройство дл управлени вводом- ВыВОдОМ | |
| JPS59220842A (ja) | デ−タ処理装置 | |
| JPH04343132A (ja) | 中央演算処理装置 | |
| JPH0668055A (ja) | ディジタル信号処理装置 | |
| JPH031233A (ja) | パイプライン制御方式の情報処理装置 | |
| JPH03256148A (ja) | キャッシュメモリ制御装置 | |
| JPH06202713A (ja) | プログラマブルコントローラ | |
| JPS642971B2 (ja) | ||
| JPH05282136A (ja) | 情報処理装置 | |
| JPH07152630A (ja) | ディジタルシグナルプロセッサ | |
| JPH0118465B2 (ja) | ||
| JPH03141425A (ja) | 論理演算方式 |