JPH0326414B2 - - Google Patents

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JPH0326414B2
JPH0326414B2 JP57172105A JP17210582A JPH0326414B2 JP H0326414 B2 JPH0326414 B2 JP H0326414B2 JP 57172105 A JP57172105 A JP 57172105A JP 17210582 A JP17210582 A JP 17210582A JP H0326414 B2 JPH0326414 B2 JP H0326414B2
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JP
Japan
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control
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extended
control register
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Kyosumi Sato
Yoshihiro Mizushima
Katsumi Oonishi
Motokazu Kato
Toshio Matsumoto
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Fujitsu Ltd
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Fujitsu Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/48—Program initiating; Program switching, e.g. by interrupt
    • G06F9/4806—Task transfer initiation or dispatching
    • G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
    • G—PHYSICS
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    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、仮想計算機機構を有するデータ処理
装置において、制御レジスタに対するロード／ス
トア命令のアシストを拡張制御レジスタの内容を
みて決定するようにしたものである。
〔従来技術と問題点〕
大型の計算機、例えばFACOMシリーズのアー
キテクチユアの計算機では、16個の制御レジスタ
をもつことが出来る。しかし、当初定義されるレ
ジスタは16個全部ではなく、ハードウエアは定義
されたレジスタのみを実装している。このため、
新しい機能追加によつて新しく制御レジスタが定
義された場合、その度にハードウエアを変更し、
レジスタを追加して行くことは、ハードウエアに
大きなインパクトがある。これを解決するため、
追加機能をもつアーキテクチユアで動作するとき
は、これを仮想計算機と見立て、制御レジスタの
操作命令が出されたときは制御プログラム（ハイ
パバイザ）に割込み、そこで仮想計算機の動作を
シユミレートして来た。
〔発明の目的〕
本発明は、上記の考察に基づくものであつて、
複数の仮想計算機が動作する場合において、制御
レジスタの操作命令をアシストするアーキテクチ
ユアで動作する仮想計算機、そうでない仮想計算
機を拡張制御レジスタで指定し、計算機システム
を効率よく使用できるようにすることを目的とし
ている。
〔発明の構成〕
そしてそのため、本発明の仮想計算機機構を持
つデータ処理装置は、 複数の制御レジスタと、 複数のオペレーテイング・システムと、 複数のオペレーテイング・システムを制御する
制御プログラムと、 制御プログラムによつて制御される拡張制御レ
ジスタと、 マイクロ命令を記憶する制御メモリと、 制御メモリに対するアドレスを生成する制御メ
モリ・アドレス生成回路と を具備し、 制御プログラムは、実装されていない制御レジ
スタを使用しないオペレーテイング・システムを
走行させるときには拡張制御レジスタの特定ビツ
トをオフし、実装されていない制御レジスタを使
用するオペレーテイング・システムを走行させる
ときには拡張制御レジスタの特定ビツトをオンす
るように構成され、 制御レジスタ操作命令の命令コードに対応する
制御メモリのアドレスには、拡張制御レジスタの
特定ビツトを判定して分岐先アドレスを変更する
ための分岐先変更用マイクロ命令が格納され、 制御メモリ・アドレス生成回路は、 制御メモリから読み出されたマイクロ命令が上
記分岐先変更用マイクロ命令であり且つ拡張制御
レジスタの特定ビツトがオンの場合には、制御プ
ログラムに割込むためのマイクロ命令が記憶され
ている格納場所のアドレスを生成し、 制御メモリから読み出されたマイクロ命令が上
記分岐先変更用マイクロ命令であり且つ拡張制御
レジスタの特定ビツトがオフの場合には、制御レ
ジスタ操作命令を実行するためのマイクロ命令が
記憶されている格納場所のアドレスを生成するよ
うに構成されている。
ことを特徴とするものである。
〔発明の実施例〕
以下、本発明を図面を参照しつつ説明する。
第１図は制御レジスタを示す図、第２図は本発
明を説明するための図、第３図は本発明を実施す
るための制御メモリ・アクセス制御回路の一部を
示す図、第４図は第３図の装置の動作を説明する
図である。
第１図において、CR０ないしCR１５は制御レ
ジスタを示している。制御レジスタの中には、例
えば外部割込みマシンチエツク割込みのマスク・
ビツト、DAT（Dynamic Address Translation）
制御情報、DAS（Dual Address Space）制御情
報、PER（Program Event Pecording）制御情
報、VM（Virtual Machine）アシストの制御情
報などが格納される。先に述べたような大型計算
機は、16個の制御レジスタCR０ないしCR１５を
もつことができる。しかし、制御レジスタCR４
ないしCR７および制御レジスタCR１２，CR１
３はハードウエアに実装されていない。このよう
な状態において、仕様変更により、制御レジスタ
CR６，CR７が新しく定義されたとする。OS（オ
ペレーテイング・システム）の中には、制御レジ
スタCR６，CR７を使用するOSと、使用しない
OSとがある。
第２図は本発明を説明する図である。第２図に
おいて、ECR２は拡張制御レジスタを示す。制
御プログラムはハイパバイザと呼ばれるものであ
つて、OS１およびOS２を管理するものである。
OS１は制御レジスタCR６，CR７を使用しない
ものである。制御レジスタCR６，CR７は主メモ
リ上にあり、これら制御レジスタCR６，CR７は
制御プログラムによつて作成される。OS１が走
行するときは、拡張制御レジスタECR２のビツ
ト２４は制御プログラムによつて論理「０」とさ
れ、OS２が走行するときは拡張制御レジスタ
ECR２のビツト２４は論理「１」とされる。OS
１がLCTL（LOAD CONTROL）命令又は
STCTL（STORE CONTROL）命令を発行する
と、そのまゝ実行される。OS２がLCTL命令や
STCTL命令を発行すると、割込みが発生し、制
御プログラムによつてこれらの命令が実行され
る。従来技術においては、OS１がLCTL命令や
STCTL命令を発行した場合も割込みが生じ、制
御プログラムによつて実行されていた。
第３図は制御メモリ・アクセス制御回路の１実
施例のブロツク図である。第３図において、１は
LCTL又はSCTLに対応するマイクロ命令の一
部、２はデコーダ、３は加算器、４は制御メモ
リ・アドレス・レジスタ、５は基本制御メモリ・
アドレス・レジスタ、６ないし９はAND回路、
１０はNOT回路をそれぞれ示している。また、
NCSAはNext CS Address Controlの略であり、
NCALはNext CS Address Lowの略である。
LCTL又はSTCTLに対応するマイクロ命令に
おいては、NCSAの内容は「11001」である。な
お、このマイクロ命令は、LCTL又はSTCTLの
命令コードをアドレスとして制御メモリをアクセ
スすることによつて得られる。デコーダ２は、
NCSAが「11001」であると、論理「１」を出力
する。AND回路６には、デコーダ２の出力と拡
張制御レジスタECR２のビツト２４が入力され
る。AND回路７には、デコーダ２の出力と拡張
制御レジスタECR２のビツト２４を反転したも
のが入力される。AND回路６の出力は、その他
の条件とORされる。同様に、AND回路７の出力
もその他の条件とORされる。AND回路８の一方
の入力部には、AND回路６の出力とその他の条
件とをORしたものが入力され、他方の入力部に
は、加算器３の出力が入力される。AND回路９
の１方の入力部には、AND回路７の出力とその
他の条件をORしたものが入力され、他方の入力
には、基本制御メモリ・アドレス・レジスタ５の
出力のビツト０ないし６とNCALのビツト０な
いし３を連結したものが入力される。AND回路
８の下側入力が論理「１」のときは、加算器３の
出力が制御メモリ・アドレス・レジスタ４にセツ
トされ、AND回路９の上側入力が論理「１」の
ときには、基本制御メモリ・アドレス・レジスタ
の出力のビツト０ないし６とNCALのビツト０
ないし３を連結したものが制御メモリ・アドレ
ス・レジスタ４にセツトされる。加算器３は、基
本制御メモリ・アドレス・レジスタ５の出力を＋
１する。制御メモリ・アドレス・レジスタ４の内
容は制御メモリ（図示せず）に送られると共に、
基本制御メモリ・アドレス・レジスタ５にセツト
される。
第４図は第３図の装置の動作を示すものであ
る。LCTL命令であると、拡張制御レジスタECR
２のビツト２４が論理「１」であるか否かが調べ
られる。Yesの場合には基本制御メモリ・アドレ
ス・レジスタ４の内容に＋１を加えたものが次の
制御メモリ・アドレスとされる。この番地には割
込み起動のためのマイクロ命令が格納されてい
る。拡張制御レジスタECR２のビツト２４が論
理「０」の場合には、基本制御メモリ・アドレ
ス・レジスタ４のビツト０ないし６とNCALの
ビツト０ないし３を連結したものが次の制御メモ
リ・アドレスとされる。この番地には、主メモリ
の内容を制御レジスタにロードするためのマイク
ロ命令が格納されている。
〔発明の効果〕
以上の説明から明らかなように、拡張制御レジ
スタの特定ビツトが論理「１」のときには制御レ
ジスタ操作命令の実行を割込みで依頼し、上記特
定ビツトが論理「０」のときには、制御レジスタ
操作命令をそのまゝ実行しているので、計算機シ
ステムを効率よく実行することが出来る。
【図面の簡単な説明】
第１図は制御レジスタを示す図、第２図は本発
明を説明するための図、第３図は本発明を実施す
るための制御メモリ・アクセス制御回路の一部を
示す図、第４図は第３図の装置の動作を説明する
図である。 CR０ないしCR１５……制御レジスタ、ECR２
……拡張制御レジスタ、１……LCTL又はSCTL
に対応するマイクロ命令の一部、２……デコー
ダ、３……加算器、４……制御メモリ・アドレ
ス・レジスタ、５……基本制御メモリ・アドレ
ス・レジスタ、６ないし９……AND回路、１０
……NOT回路。

Claims (1)

  1. 【特許請求の範囲】 １ 複数の制御レジスタと、 複数のオペレーテイング・システムと、 複数のオペレーテイング・システムを制御する
    制御プログラムと、 制御プログラムによつて制御される拡張制御レ
    ジスタと、 マイクロ命令を記憶する制御メモリと、 制御メモリに対するアドレスを生成する制御メ
    モリ・アドレス生成回路と を具備し、 制御プログラムは、実装されていない制御レジ
    スタを使用しないオペレーテイング・システムを
    走行させるときには拡張制御レジスタの特定ビツ
    トをオフし、実装されていない制御レジスタを使
    用するオペレーテイング・システムを走行させる
    ときには拡張制御レジスタの特定ビツトをオンす
    るように構成され、 制御レジスタ操作命令の命令コードに対応する
    制御メモリのアドレスには、拡張制御レジスタの
    特定ビツトを判定して分岐先アドレスを変更する
    ための分岐先変更用マイクロ命令が格納され、 制御メモリ・アドレス生成回路は、 制御メモリから読み出されたマイクロ命令が上
    記分岐先変更用マイクロ命令であり且つ拡張制御
    レジスタの特定ビツトがオンの場合には、制御プ
    ログラムに割込むためのマイクロ命令が記憶され
    ている格納場所のアドレスを生成し、 制御メモリから読み出されたマイクロ命令が上
    記分岐先変更用マイクロ命令であり且つ拡張制御
    レジスタの特定ビツトがオフの場合には、制御レ
    ジスタ操作命令を実行するためのマイクロ命令が
    記憶されている格納場所のアドレスを生成するよ
    うに構成されている ことを特徴とする仮想計算機機構を持つデータ処
    理装置。
JP57172105A 1982-09-30 1982-09-30 デ−タ処理装置 Granted JPS5960652A (ja)

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JPS5960652A JPS5960652A (ja) 1984-04-06
JPH0326414B2 true JPH0326414B2 (ja) 1991-04-10

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ID=15935634

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US (1) US4835677A (ja)
EP (1) EP0106572B1 (ja)
JP (1) JPS5960652A (ja)
KR (1) KR870000668B1 (ja)
AU (1) AU539961B2 (ja)
BR (1) BR8305378A (ja)
CA (1) CA1200913A (ja)
DE (1) DE3370087D1 (ja)
ES (1) ES526095A0 (ja)

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