JPS59123943A - Ｖｍアシスト制御方式 - Google Patents
Ｖｍアシスト制御方式Info
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- JPS59123943A JPS59123943A JP23188382A JP23188382A JPS59123943A JP S59123943 A JPS59123943 A JP S59123943A JP 23188382 A JP23188382 A JP 23188382A JP 23188382 A JP23188382 A JP 23188382A JP S59123943 A JPS59123943 A JP S59123943A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、仮想計算機ＶＭシステムにおける制御プログ
ラムＣＰへのＳｖＣ割シ込みや特権命令を高速実行する
ためのＶＭアシス） ＶＭＡ （Ｖｉｒｔ％αＩＭａｃ
ｈｉｎａ Ａｓ５ｉｓｔ ｆｅａｔｕｒｅ ） の制
御方式に関し、特にＶＭレベルが多重に構成されたシス
テムにおいて、下位のＶＭに対してもＶＭアシストを有
効化するための制御方式に関する。
ラムＣＰへのＳｖＣ割シ込みや特権命令を高速実行する
ためのＶＭアシス） ＶＭＡ （Ｖｉｒｔ％αＩＭａｃ
ｈｉｎａ Ａｓ５ｉｓｔ ｆｅａｔｕｒｅ ） の制
御方式に関し、特にＶＭレベルが多重に構成されたシス
テムにおいて、下位のＶＭに対してもＶＭアシストを有
効化するための制御方式に関する。
一般に、計算機システムにおいては、特権命令や８７０
割り込み等の特別な処理は、システムの管理制御に使用
されるため、一般の応用プログラムが走行しているＰｒ
ｏｂ ｌ ａｍ状態でたとえば特権命令が発行されると
、プログラム割シ込みが起シ、例外処理が行なわれる。
割り込み等の特別な処理は、システムの管理制御に使用
されるため、一般の応用プログラムが走行しているＰｒ
ｏｂ ｌ ａｍ状態でたとえば特権命令が発行されると
、プログラム割シ込みが起シ、例外処理が行なわれる。
他方、オペレーティングシステムＯ８が走行しているＳ
リ−ｒｖｉａｍｒ 状態では、特権命令の実行が許容さ
れる。
リ−ｒｖｉａｍｒ 状態では、特権命令の実行が許容さ
れる。
ところで、第１図（、）に示すような仮想計算機システ
ムにおいては、仮想計算機制御プログラムＣＰが走行し
ているときが８ｕｐｓｙｗｓｓ・デ状態であり、仮想の
０８．あるいは０８２が走行している状態は、ＣＰから
見たとき、すなわち実計算機上ではＰｒｏｂ１ｍｍ状態
となる。そのため、Ｏ８ｌが特権命令を発行した場合、
プログラム割殴込みが起る。ＣＰは、このプログラム割
り込みを利用し、その冑閣■■１−−−特権命令のシミ
ュレーションを行ない、仮想０８１の特権命令を実行す
るようにしている。
ムにおいては、仮想計算機制御プログラムＣＰが走行し
ているときが８ｕｐｓｙｗｓｓ・デ状態であり、仮想の
０８．あるいは０８２が走行している状態は、ＣＰから
見たとき、すなわち実計算機上ではＰｒｏｂ１ｍｍ状態
となる。そのため、Ｏ８ｌが特権命令を発行した場合、
プログラム割殴込みが起る。ＣＰは、このプログラム割
り込みを利用し、その冑閣■■１−−−特権命令のシミ
ュレーションを行ない、仮想０８１の特権命令を実行す
るようにしている。
しかし、上記のような割り込みおよびシミュレーション
による特権命令は能率的でないため、ＣＰのシミュレー
ション処理をマイクロプログラムによりファームウェア
化し、プログラム割り込みなしで仮想Ｏ８からの特権命
令を直接的に高速処理するＶＭアシスト機構が使用され
ている。
による特権命令は能率的でないため、ＣＰのシミュレー
ション処理をマイクロプログラムによりファームウェア
化し、プログラム割り込みなしで仮想Ｏ８からの特権命
令を直接的に高速処理するＶＭアシスト機構が使用され
ている。
第１図（ｂ）は、ＶＭアシストを用いた特権命令の火打
方式を示している。Ｏ８□が走行しているとき上述した
ように実計算機上ではＰｒｏｂｌｅｍ状態となる。しか
し、仮想計算機上でＯ８０が走行している状態は、５ｕ
ｐｅｒｖｉｓｏｒ状態となっている。制御レジスタＣＲ
６は、この状態を識別する情報を有し、実計算機上でＰ
ｒｏｂｌａｍ状態にあっても、Ｏ８１からの特権命令に
対してＶＭアシス＋ｆ機能させるように制御する。ただ
し、ＶＭアシストの機能外の特権命令等の要求に対して
は、第１図（α）で説明したプログラム割ジ込みが起シ
、シミュレーション方式により実行させる。
方式を示している。Ｏ８□が走行しているとき上述した
ように実計算機上ではＰｒｏｂｌｅｍ状態となる。しか
し、仮想計算機上でＯ８０が走行している状態は、５ｕ
ｐｅｒｖｉｓｏｒ状態となっている。制御レジスタＣＲ
６は、この状態を識別する情報を有し、実計算機上でＰ
ｒｏｂｌａｍ状態にあっても、Ｏ８１からの特権命令に
対してＶＭアシス＋ｆ機能させるように制御する。ただ
し、ＶＭアシストの機能外の特権命令等の要求に対して
は、第１図（α）で説明したプログラム割ジ込みが起シ
、シミュレーション方式により実行させる。
このよりなＶＭアシストの使用により、ＣＰにおける命
令の取り出しや解読等の動作時間が不要になるため、処
理効率が向上する。
令の取り出しや解読等の動作時間が不要になるため、処
理効率が向上する。
ここで、上述したＶＭアシストを有するＶＭシステムが
、第２図に示すように、そのＶＭ要素の１つに更にＶＭ
システムを含んでいるような２重構造のシステムを考え
る。このようなシステムは、たとえば図示の下位のＯ８
２がＣＰ２の下では動かすことができず、ＣＰ、の下に
置かなければならない場合に構成される。
、第２図に示すように、そのＶＭ要素の１つに更にＶＭ
システムを含んでいるような２重構造のシステムを考え
る。このようなシステムは、たとえば図示の下位のＯ８
２がＣＰ２の下では動かすことができず、ＣＰ、の下に
置かなければならない場合に構成される。
この場合、ｃｐ、およびＯ８３は、その走行時に第１図
（６）で説明したように、仮想５ｕｐｅｒｖｉｓ−ｒ状
態を生ずるから、たとえばｃｐ、が特権命令を発行する
ならば、ＶＭアシストは有効に機能される。しかし、
ＣＰ、配下のＯ８２が走行しているとき、ＣＰｌの仮想
計算機上では０８２の走行状態はＰｒｏｂｌｅｍ状態と
なるから、Ｏ８２から発行される特権命令は、制御レジ
スタＣＲ６の情報によＪＶＭアシストの通用が禁止され
、例外処理によるシミュレーション実行が行なわれるこ
とになる。
（６）で説明したように、仮想５ｕｐｅｒｖｉｓ−ｒ状
態を生ずるから、たとえばｃｐ、が特権命令を発行する
ならば、ＶＭアシストは有効に機能される。しかし、
ＣＰ、配下のＯ８２が走行しているとき、ＣＰｌの仮想
計算機上では０８２の走行状態はＰｒｏｂｌｅｍ状態と
なるから、Ｏ８２から発行される特権命令は、制御レジ
スタＣＲ６の情報によＪＶＭアシストの通用が禁止され
、例外処理によるシミュレーション実行が行なわれるこ
とになる。
このため、 ＣＰ、下のＯ８ｌおよびＯ８２の実行は、
ＣＰ、 下ｏ ｏｓ３にくらべてオーバーヘッドが大き
くなるという問題があった。
ＣＰ、 下ｏ ｏｓ３にくらべてオーバーヘッドが大き
くなるという問題があった。
以下に、従来のＶＭアシストの機能について、Ｍシリー
ズ計算機システムに用いられているＡＶＭＡ機構を例に
して、その概要を説明する。
ズ計算機システムに用いられているＡＶＭＡ機構を例に
して、その概要を説明する。
に検出される次のような割シ込、みおよび特権命令を処
理する。
理する。
（１） ８ＶＣ割シ込み
（２）ページ変換例外
（３）特権命令
ω ＩＰＫ （Ｉｎ５ｅｒｔ ＰＳＷ ＫＥＹ ）■
ＩＳＫ （Ｉｎ５ｅｒｔ Ｓｔｏｒａｇｅ Ｋｅｙ ）
■ ＬＰＳＥ （Ｌｏａｄ ＰＳＷ ａｎｄ Ｅｎ
ｖｔｒｏｎｍｅｎｔ ） ’■ ＬＰＳＷ （Ｌ
ｏａｄ ＰＡＷ ）ωＩ＝ｈＬＲ４（Ｌｏａｄ Ｒｅａ
ｌ Ａｄｄｒｅｓｓ ）■Ｉ（ＲＲＢ （Ｒｅ５ｅｔ
Ｒａｆａｒｍｎａａ Ｂｉｔ ）■ ５ＰＫＡ
（ｓａｔ ｐｓｗ Ｋｅｙ ｆｒｏｍ Ａｄｄｒｅｓ
ｓ ）■ ５ＰＳＢ （Ｓｔｏｒｍ ＰＳＷ ａｎ
ｄ Ｅｎｖｉｒｏｎｍａｎｔ ）■ ＳＰＴ （Ｓ
ａｔ ＣＰＵ Ｔｉｍａｒ ）■ ８８Ｋ （８−
感 ８ｔｏｒａ（ｔｍ Ｋ＃１／ ）■ ８８Ｍ （
Ｂａｔ ＳｙｓｔｅｍＭａｓｋ ）の８ＴＣＴＬ （Ｓ
ｔｏｒｍ Ｃｏｎｔｒｏｌ ）＠ ８ＴＮ８Ｍ （
Ｓｔｏｒｍ Ｔｈ１ｓ ＡＮＤ ８ｙａｔａｍＭａａｋ
）■ ８ＴＯ８Ｍ （Ｓｔｏｒｍ Ｔｈａｎ ＯＲ
Ｓｙｓｔｅｍ Ｍａｓｈ ）■ ８ＴＰＴ （Ｓｔ
ｏｒｍ ＣＰＵ Ｔｉｍａｒ ）御ビットによシ、
上記（ｉ） 、 （２） Ｉ （ａ）のすべての機能ま
たは個別の機能を、互いに独立に有効／無効とすること
ができる。特に制御ビット位置〔１〕は、ＶＭ下での８
ｕｐｅｒｖｉｓｏｒ状態とＰｒｏｂ１ｍｍ状態とを識別
する情報をもつ。
ＩＳＫ （Ｉｎ５ｅｒｔ Ｓｔｏｒａｇｅ Ｋｅｙ ）
■ ＬＰＳＥ （Ｌｏａｄ ＰＳＷ ａｎｄ Ｅｎ
ｖｔｒｏｎｍｅｎｔ ） ’■ ＬＰＳＷ （Ｌ
ｏａｄ ＰＡＷ ）ωＩ＝ｈＬＲ４（Ｌｏａｄ Ｒｅａ
ｌ Ａｄｄｒｅｓｓ ）■Ｉ（ＲＲＢ （Ｒｅ５ｅｔ
Ｒａｆａｒｍｎａａ Ｂｉｔ ）■ ５ＰＫＡ
（ｓａｔ ｐｓｗ Ｋｅｙ ｆｒｏｍ Ａｄｄｒｅｓ
ｓ ）■ ５ＰＳＢ （Ｓｔｏｒｍ ＰＳＷ ａｎ
ｄ Ｅｎｖｉｒｏｎｍａｎｔ ）■ ＳＰＴ （Ｓ
ａｔ ＣＰＵ Ｔｉｍａｒ ）■ ８８Ｋ （８−
感 ８ｔｏｒａ（ｔｍ Ｋ＃１／ ）■ ８８Ｍ （
Ｂａｔ ＳｙｓｔｅｍＭａｓｋ ）の８ＴＣＴＬ （Ｓ
ｔｏｒｍ Ｃｏｎｔｒｏｌ ）＠ ８ＴＮ８Ｍ （
Ｓｔｏｒｍ Ｔｈ１ｓ ＡＮＤ ８ｙａｔａｍＭａａｋ
）■ ８ＴＯ８Ｍ （Ｓｔｏｒｍ Ｔｈａｎ ＯＲ
Ｓｙｓｔｅｍ Ｍａｓｈ ）■ ８ＴＰＴ （Ｓｔ
ｏｒｍ ＣＰＵ Ｔｉｍａｒ ）御ビットによシ、
上記（ｉ） 、 （２） Ｉ （ａ）のすべての機能ま
たは個別の機能を、互いに独立に有効／無効とすること
ができる。特に制御ビット位置〔１〕は、ＶＭ下での８
ｕｐｅｒｖｉｓｏｒ状態とＰｒｏｂ１ｍｍ状態とを識別
する情報をもつ。
また、ビット８−２８０ＭＩ８−２８Ｏアドレスは、■
Ｍ記憶空間と実計算機記憶空間との対応を管理するセグ
メントテーブル、あるいはＶＭ下のＰＳＷや各制御レジ
スタに対するポインタリストである制勾襄ＭＩＣＢＬＯ
Ｋのアドレスである。
Ｍ記憶空間と実計算機記憶空間との対応を管理するセグ
メントテーブル、あるいはＶＭ下のＰＳＷや各制御レジ
スタに対するポインタリストである制勾襄ＭＩＣＢＬＯ
Ｋのアドレスである。
第３図にＡＶＭＡ機構の処理概念を、 ＬＰＳＷ命令を
によって示される状態であって、仮想計に＋１１が実計
算機上で動作している状態をいう。このとき、特権命令
ＬＰ８Ｗが検出されると、ＡＶＭＡ＆構が実装されてお
り、かつ後述される制御レジスタＣＲ（ｉによ多制御さ
れるＡＶＭＡの機能状態においてＬＰＳＷ命令の実行条
件が満たされた場合、ＬＰＳＷ命令が実行される。他方
、ＡＶＭＡが未笑装であったり、実行条件が満たされな
い場合には、特権命令例外と認識さｈ１仮想計Ｘ機の制
御プログラム（ＶＭＭまたはＣＰ）に、実行の制御が渡
されることを示している。
によって示される状態であって、仮想計に＋１１が実計
算機上で動作している状態をいう。このとき、特権命令
ＬＰ８Ｗが検出されると、ＡＶＭＡ＆構が実装されてお
り、かつ後述される制御レジスタＣＲ（ｉによ多制御さ
れるＡＶＭＡの機能状態においてＬＰＳＷ命令の実行条
件が満たされた場合、ＬＰＳＷ命令が実行される。他方
、ＡＶＭＡが未笑装であったり、実行条件が満たされな
い場合には、特権命令例外と認識さｈ１仮想計Ｘ機の制
御プログラム（ＶＭＭまたはＣＰ）に、実行の制御が渡
されることを示している。
また、 Ｒｅａｌ ５ｕｐｅｒｖｉｓｏｒ状態は、現Ｐ
ＡＷによって示される状態であり、ＶＭＭまたはＣＰが
動作している状態をいう。
ＡＷによって示される状態であり、ＶＭＭまたはＣＰが
動作している状態をいう。
第４図は、ＡＶＭＡ機榊によって補助される機能の有効
／無効を制御するための、制御レジスタＣＲ５のフォー
マットおよびその制御ビット０−７の機能を示す。各制
御ビットの初期値は“Ｏｌであり、それぞわＶＭＭ 、
ＡＶＭＡ等によル参照され、更新はＶＭＭにより行な
われる。
／無効を制御するための、制御レジスタＣＲ５のフォー
マットおよびその制御ビット０−７の機能を示す。各制
御ビットの初期値は“Ｏｌであり、それぞわＶＭＭ 、
ＡＶＭＡ等によル参照され、更新はＶＭＭにより行な
われる。
本発明の目的は、２重レベルで構成されている７Ｍシス
テムにおいて、下位のＶＭに対しても。
テムにおいて、下位のＶＭに対しても。
ＶＭアシストを有効に機能させることのできる手段を提
供することにある。
供することにある。
本発明は、そのだめの構成として、ＶＭアシストを有し
、第２の仮想計算機ＶＭシステムが第１の仮想計算機Ｖ
Ｍシステムの下で働く２重構造の処理システムにおいて
、上記第１の７Ｍシステムを実計算機の主記憶上のＶ＝
Ｒ域で走行させ、該Ｖ−Ｒ域で走行するＶＭシステムが
Ｐｒｏｂｌａｍ状ｕにあるとき、上記第１のＶＭシステ
ムの管理下でＶＭのＰｒｏｂｌｅｍ状態および５ｕｐｅ
ｒｖｉｓｏｒ状態を識別しかつＶＭアシストの機能を制
御する実制御レジスタの内容を、該制ｒｆｆｌｌレジス
タに対応して第２のＶＭシステムが保有する仮想の制御
レジスタの内容で置き撓えることを特徴とするものであ
る。
、第２の仮想計算機ＶＭシステムが第１の仮想計算機Ｖ
Ｍシステムの下で働く２重構造の処理システムにおいて
、上記第１の７Ｍシステムを実計算機の主記憶上のＶ＝
Ｒ域で走行させ、該Ｖ−Ｒ域で走行するＶＭシステムが
Ｐｒｏｂｌａｍ状ｕにあるとき、上記第１のＶＭシステ
ムの管理下でＶＭのＰｒｏｂｌｅｍ状態および５ｕｐｅ
ｒｖｉｓｏｒ状態を識別しかつＶＭアシストの機能を制
御する実制御レジスタの内容を、該制ｒｆｆｌｌレジス
タに対応して第２のＶＭシステムが保有する仮想の制御
レジスタの内容で置き撓えることを特徴とするものであ
る。
以下に本発明を実施例にしだがって砦明する。
第５図は、本発明実施例の概念図である。同図において
、１，２．３はそれぞれ仮想計算＄ＶＭのオペレーティ
ングシステムＯ８ｍ、Ｏ８２，Ｏ８３ヲ示し、４はＯ８
，およびＯ８，を管理する仮想計算機制御プログラムＣ
Ｐ１，５はＣＰ、および０８８’を管理する制御プログ
ラムＣＰ２であり、６は実制御レジスタＣＲ６、そして
７は仮想の制御レジスタＶＣＲ６である。また８はＶＭ
アシストを示す。
、１，２．３はそれぞれ仮想計算＄ＶＭのオペレーティ
ングシステムＯ８ｍ、Ｏ８２，Ｏ８３ヲ示し、４はＯ８
，およびＯ８，を管理する仮想計算機制御プログラムＣ
Ｐ１，５はＣＰ、および０８８’を管理する制御プログ
ラムＣＰ２であり、６は実制御レジスタＣＲ６、そして
７は仮想の制御レジスタＶＣＲ６である。また８はＶＭ
アシストを示す。
本発明においては、ｖＭｌｌｌｌｍＷの仮想主記憶装置
全体ケ実記憶装置の連続領域に割ね当てる■＝ＲＯ定義
を行なッテ、ＣＰ、 、 ’Ｏ８，、ｏｓ、 Ｕ Ｖ
＝Ｒ域に置かねる。この条件のもとで、実制御レジスタ
ＣＲ６の内容を、Ｖ＝Ｒ域がＰｒｏｂ１ｇｍ状態で走行
しているとき、すなわちＶ＝Ｒ域にあるＣＰｌ。
全体ケ実記憶装置の連続領域に割ね当てる■＝ＲＯ定義
を行なッテ、ＣＰ、 、 ’Ｏ８，、ｏｓ、 Ｕ Ｖ
＝Ｒ域に置かねる。この条件のもとで、実制御レジスタ
ＣＲ６の内容を、Ｖ＝Ｒ域がＰｒｏｂ１ｇｍ状態で走行
しているとき、すなわちＶ＝Ｒ域にあるＣＰｌ。
Ｏ８１，０８２のいずれかが走行しているとき、ＣＰ＊
が管理する仮想制御レジスタＶＣＲ６の内容を実制御レ
ジスタＣＲ６にロードする。それにより、たとえばＯ８
１あるいはＯ１２が走行している場合、実ＣＲ６０制御
ビット位置１は第４図に示すように、ＶＭが８１Ｌｐｐ
ｖｖｉａａｒ状態であることを表わす値１０１をもつこ
とになり、ＶＭアシストは、 ｏｓ、 、 ｏｓ。
が管理する仮想制御レジスタＶＣＲ６の内容を実制御レ
ジスタＣＲ６にロードする。それにより、たとえばＯ８
１あるいはＯ１２が走行している場合、実ＣＲ６０制御
ビット位置１は第４図に示すように、ＶＭが８１Ｌｐｐ
ｖｖｉａａｒ状態であることを表わす値１０１をもつこ
とになり、ＶＭアシストは、 ｏｓ、 、 ｏｓ。
からの特権命令等に対して有効化されることができる。
第６図は、本発明実施例の鰭明図である。図中、第４図
と共通な要素については同一参照番号を用いである。そ
して９は実計算機の主記憶域、１０はＣＰ、のプリフィ
ックス域、１１は■≠Ｒ域、１２はＣＰＩのプリフィッ
クス域、１３はＣＰ２の中核域、１４はフリー記憶域、
１５は実制御レジスタＣＲＩ、１６はＣＰｇ管理下の開
ＩｃＢＬＯＫ 、 １７は同じくシャドウテーブル、
１８は仮想の制御レジスタＶＣＲＩ、１９はＣＰ、管理
下のＭＩｅＢＬＯＫ 、 ２０は同じくシャドウテー
ブルである。
と共通な要素については同一参照番号を用いである。そ
して９は実計算機の主記憶域、１０はＣＰ、のプリフィ
ックス域、１１は■≠Ｒ域、１２はＣＰＩのプリフィッ
クス域、１３はＣＰ２の中核域、１４はフリー記憶域、
１５は実制御レジスタＣＲＩ、１６はＣＰｇ管理下の開
ＩｃＢＬＯＫ 、 １７は同じくシャドウテーブル、
１８は仮想の制御レジスタＶＣＲＩ、１９はＣＰ、管理
下のＭＩｅＢＬＯＫ 、 ２０は同じくシャドウテー
ブルである。
ＣＲＩおよびＶＣＲｌは、そｈぞれシャドウテーブル１
７および２０へのポインタを保持している。シャドウテ
ーブル１７ 、２０ばＶＭの仮想記憶域を実計算機の実
記憶域へ直接変換するだめのテーブルである。
７および２０へのポインタを保持している。シャドウテ
ーブル１７ 、２０ばＶＭの仮想記憶域を実計算機の実
記憶域へ直接変換するだめのテーブルである。
第３図および第４図で説明したように、Ｖ＝Ｒ域がＰｒ
ｏｂｌｅｍ状態にあるとき、 ＣＲ６にＶＣＲ６の内容
をロードした場合、ＭＩＣＢＬＯＫのアドレスも同時に
変更され、ＣＰｌのＭＩＣＢＬＯＫ １９がポインタさ
れる。
ｏｂｌｅｍ状態にあるとき、 ＣＲ６にＶＣＲ６の内容
をロードした場合、ＭＩＣＢＬＯＫのアドレスも同時に
変更され、ＣＰｌのＭＩＣＢＬＯＫ １９がポインタさ
れる。
なお、上記したＭＩＣＢＬＯＫの切替えと同時に、シャ
ドウテーブルも１７から２０へ切替える必要があｐｌそ
のため、ＣＲ６にＶＣＲ６の内容をロードするとき、Ｃ
ＲＩにつｂてもＶＣＲＩの内容をロードする。
ドウテーブルも１７から２０へ切替える必要があｐｌそ
のため、ＣＲ６にＶＣＲ６の内容をロードするとき、Ｃ
ＲＩにつｂてもＶＣＲＩの内容をロードする。
これＫより、その後は、Ｖ＝Ｒ域がＰｒｏｂｌａｍ状態
にある限り、ＣＰｌのＭＩＣＢＬＯＫ １９およびシャ
ドウテーブル２０が更新および参照の対象となる。１−
〔発明の効果〕 以上述べたように本発明は、ＶＭ下で他のＶＭを稼動さ
せる場合、Ｖ＝Ｒ域のＶＭに限定はされるが、実制御レ
ジスタＣＲ１，ＣＲ５の内容をＶＭ下のＶＭの仮想制御
レジスタＣＲＩ 、 ＣＲ６で置き換える簡単な制御で
、ＶＭアシスト機能をＶＭ下のＶＭにも使用可能にする
ことができ、処理効率の改善を図ることができる。
にある限り、ＣＰｌのＭＩＣＢＬＯＫ １９およびシャ
ドウテーブル２０が更新および参照の対象となる。１−
〔発明の効果〕 以上述べたように本発明は、ＶＭ下で他のＶＭを稼動さ
せる場合、Ｖ＝Ｒ域のＶＭに限定はされるが、実制御レ
ジスタＣＲ１，ＣＲ５の内容をＶＭ下のＶＭの仮想制御
レジスタＣＲＩ 、 ＣＲ６で置き換える簡単な制御で
、ＶＭアシスト機能をＶＭ下のＶＭにも使用可能にする
ことができ、処理効率の改善を図ることができる。
第１図（ａ）ｌ（６）および第２図は一般的なＶＭアシ
ストの鰭明図、第３図はＶＭアシストの機能峠明図、第
４図はＶＭアシストを制御するＣＲ５０貌明１シ１、第
５図は本発明実施例の概念図、第６図は実施例の構成図
である。 図中、１，２．３は０８１４はＣＰＩ 、 ５ ｉｔ：
ＣＦｘ、６は実ＣＲ６，７は仮想ノＶＣＲ６，８はＶ
Ｍ ７−／ ス）全表わす。 特許出願人 富士通株式会社
ストの鰭明図、第３図はＶＭアシストの機能峠明図、第
４図はＶＭアシストを制御するＣＲ５０貌明１シ１、第
５図は本発明実施例の概念図、第６図は実施例の構成図
である。 図中、１，２．３は０８１４はＣＰＩ 、 ５ ｉｔ：
ＣＦｘ、６は実ＣＲ６，７は仮想ノＶＣＲ６，８はＶ
Ｍ ７−／ ス）全表わす。 特許出願人 富士通株式会社
Claims (1)
- ＶＭアシストを有し、第２の仮想計算機ＶＭシステムが
第１の仮想計算機ＶＭシステムの下で働く２重構造の処
理システムにおいて、上記第２のＶＭシステム全実計算
機の主記憶上のＶ＝Ｒ域で走行させ、該Ｖ＝Ｒ域で走行
するＶＭシステムがＰｒｏｂｌａｍ状態にあるとき、上
記第１のＶＭシステムの管理下でＶＭのＰｒｏｂｌａｍ
状態および５ｕｐｅｒｖｉｓａｒ状態を隊別しかつＶＭ
アシストの機能を制御する実制御レジスタの内容を、該
制御レジスタに対応して第２のＶＭシステムが保有する
仮想の制御レジスタの内容で置き換えることを特徴とす
るＶＭアシスト制徊方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23188382A JPS59123943A (ja) | 1982-12-29 | 1982-12-29 | Ｖｍアシスト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23188382A JPS59123943A (ja) | 1982-12-29 | 1982-12-29 | Ｖｍアシスト制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123943A true JPS59123943A (ja) | 1984-07-17 |
| JPH0447853B2 JPH0447853B2 (ja) | 1992-08-05 |
Family
ID=16930516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23188382A Granted JPS59123943A (ja) | 1982-12-29 | 1982-12-29 | Ｖｍアシスト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123943A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9582295B2 (en) | 2014-03-18 | 2017-02-28 | International Business Machines Corporation | Architectural mode configuration |
| US9916185B2 (en) * | 2014-03-18 | 2018-03-13 | International Business Machines Corporation | Managing processing associated with selected architectural facilities |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138646A (en) * | 1977-05-11 | 1978-12-04 | Hitachi Ltd | Input/output unit |
| JPS56153452A (en) * | 1980-04-30 | 1981-11-27 | Fujitsu Ltd | Virtual computer system |
| JPS57150043A (en) * | 1981-03-11 | 1982-09-16 | Hitachi Ltd | Information processor |
-
1982
- 1982-12-29 JP JP23188382A patent/JPS59123943A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53138646A (en) * | 1977-05-11 | 1978-12-04 | Hitachi Ltd | Input/output unit |
| JPS56153452A (en) * | 1980-04-30 | 1981-11-27 | Fujitsu Ltd | Virtual computer system |
| JPS57150043A (en) * | 1981-03-11 | 1982-09-16 | Hitachi Ltd | Information processor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0447853B2 (ja) | 1992-08-05 |
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