JPH0532772B2

JPH0532772B2 -

Info

Publication number: JPH0532772B2
Application number: JP58165995A
Authority: JP
Inventors: Toshio Hirozawa; Masaru Ooki
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-09-08
Filing date: 1983-09-08
Publication date: 1993-05-17
Also published as: JPS6057438A; US4814975A; EP0137191A2; EP0137191A3

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、仮想計算機システム制御装置に関
し、特にベースマシンと動作仕様が異なる仮想計
算機動作も実行できる仮想計算機システム制御装
置に関するものである。

〔発明の背景〕

近年、デイジタル電子計算機の応用分野が拡大
するにしたがつて、実メモリの容量の制約を解除
したアドレス方式、つまり仮想記憶方式が使用さ
れ、さらにこの仮想記憶方式の延長として、１つ
の実計算機を多数のユーザが同時に使用できる方
式、つまり仮想計算機システムが用いられてい
る。仮想計算機システムでは、主メモリや入出力
装置は勿論、中央処理装置をも含むすべての資源
をユーザ間で共用することができるように、多数
のオペレーテイング・システム（以下OS）が１
つの実計算機（ベース・マシン（Base
Machine）以下BM）上で見かけ上、同時に走行
できるようにする。

このため、BMにおける２つの動作モード、つ
まり特権モードと非特権モードの動作形態を利用
している。すなわち、一般的には特権モードは
OSの動作モードに使用されているが、仮想計算
機システム（Virtual Machine System：VMS）
では、特権モードは特殊な制御プログラムの動作
モードとし、OSを非特権モードで動作させるの
である。この特殊な制御プログラムを、バーチヤ
ル・マシン・モニタ（Virtual Machine
Monitor：VMM）と呼ぶ。

第１図は、通常のVMSの概念図である。

BM５０１は、特権または非特権モードの処理
要求（これはマシン命令とも呼ばれる）を扱うこ
とができるベース・マシン・インタフエース５０
３をソフトウエアに対して提供する。したがつ
て、VMM５０２はBM５０１が提供するベー
ス・マシン・インタフエース５０３を利用して動
作するが、このVMM５０２は各仮想計算機
（Virtual Machine：VM）のOS５０６やOS５０
７の動作を可能にするため、別のベース・マシ
ン・インタフエース５０８を提供することにな
る。このベース・マシン・インタフエース５０８
を実際に提供する機構は、個々のVM５０４と
VM５０５である。なお、第１図では、２つの
VMしか示していないが、多数個のVMが存在し
ているのは言うまでもない。

OS５０６やOS５０７は、VM５０４とVM５
０５が提供するベース・マシン・インタフエース
５０８を用いて動作することになり、あたかも
BM５０１上で動作しているように見える。

また、OS５０６，５０７は、ユーザ・プログ
ラム（User Program：UP）５１５〜５１８に
対して拡張マシン・インタフエース５１３，５１
４を提供する。ここで、拡張マシン（Bxtended
Machine：EM）５０９〜５１２とは、ユーザ・
プログラムからのあるまとまつた機能処理の要求
（通常、スーパバイザ・コールとも呼ばれる）に
対する処理を、OSごとにそのOS内で実行する機
能、および非特権モードのマシン命令等である。
したがつて、OS５０６とOS５０７とが異なつた
ものであれば、OSごとに実行されるEM５０９
とEM５１１は、当然互いに異なつた機能であ
る。

以上がVMSの動作概念であつて、これにより
１つのBM上で複数個の異なつたOSが見掛上、
同時に走行できることになる。したがつて、次の
ような効果が期待できる。(i)稼動しているシステ
ムのサービスを停止することなく、新しく開発さ
れるシステムのデバツグ、あるいはテストを行う
ことができる。(ii)１個のBMで、複数個の異なつ
たOSが動作できるので、実ハードウエアのコス
ト低下が可能となり、かつハードウエア資源の使
用効率が向上する。

ところで、第１図に示すVMSの概念では、
VMM５０２が提供するベース・マシン・インタ
フエース５０８は、BM５０１が提供するベー
ス・マシン・インタフエース５０３と機能的に同
一であるため、BM５０１で実行できるOSはVM
５０４、VM５０５においても同じように実行で
きるであろう。したがつて、根本的には、VMは
それが使用するBMに等価であり、機能的に区別
できるような差異は存在しない。VMM５０２
は、OSやUPのプログラムを各命令ごとに解釈実
行することはしないが、大部分の時間内では、プ
ログラムがBM５０１において直接的に実行する
ことを許可する。しかし、VMM５０２は、ある
種の命令（これは特権命令であつて、動作モード
が特権モードのときに実行できる命令）を検知
し、VMS内のシステムの内容の全体的完全性を
保証するために検知した命令を解釈実行して、そ
の解釈・実行が終了した後に制御を実行中のプロ
グラムに戻す。したがつて、大部分の命令は、
VMM５０２の介入なしに直接的に実行され、
VMM５０２による解釈・実行が必要な命令の
み、VMM５０２の介入が行われることになる。

VMM５０２が、各VM５０４や５０５に対し
てBM５０１のサービスを行う方法は、通常のマ
ルチプログラム制御方式と同じであり、BM５０
１のハードウエア資源を時間的および空間的に分
割して各VMに割当てる。そこで、VMM５０２
は、BM５０１のハードウエア資源の管理を容易
にするために、資源管理を行う。

第２図は、VMSにおける主メモリの空間的分
割管理の方法を示す図である。

VMMは、主メモリ、入出力装置等のハードウ
エア資源を空間的に分割して管理し、中央処理装
置やマシン命令の実行にともなう制御レジスタ
（Control Register：CR）５２１、汎用レジスタ
（General Register：GR）５２２、浮動小数点
レジスタ（Floating Point Register：FPR）５
２３、プログラム状態語（Program Status
Word：PSW）５２４、およびタイマ５２５等に
対して時間的に分割して管理する。すなわち、該
当するVMをサービスする際に、時分割的に実の
ハードウエアに移すのである。

いま、第２図に示すように、主メモリ５２６を
第１レベル・ストレツジと呼ぶことにすると、第
１レベル・ストレツジ５２６内に各VMの制御ブ
ロツク５２７を作り、その制御ブロツク５２７内
に各VMのVCR５２８、VGR、VFPR５２９、
VPSW５３０およびタイマー値の格納域を設け、
当該VMをBM５０１でサービスするときに、そ
の値を実のハードウエア資源であるCR５２１、
GR５２２、FPR５２３、PSW５２４、タイマー
５２５に移す。

一般に、VMM５０２がVM５０４等をBM５
０１によりサービスするための準備処理のこと
を、デイスパツチ（Dispatch）処理ともいう。

一方、主メモリの空間的分割管理には、よく知
られている仮想記憶制御方式を用いている。すな
わち、VMM５０２は各VMごとに仮想主メモリ
空間５３１を与え、これを第２レベル・ストレツ
ジとする。この第２レベル・ストレツジ５３１
は、写像変換テーブル（マツピング・テーブルま
たはアドレス変換テーブルとも呼ぶ）RST（Real
Segment Table）５３２、RPT（Real Page
Table）５３３により管理される。なお、VM５
０４のもとで走行するOS５０６が仮想記憶方式
を用いている場合には、第２レベル・ストレツジ
５３１内にVST（Virtual Segment Table）５３
４、VPT（Virtual Page Table）５３５をその
OS５０６が作ることになる。したがつて、ユー
ザ・プログラムはVST５３４、VPT５３５の管
理のもとに、第３レベル・ストレツジ５３６で動
作することになる。第３レベル・ストレツジ５３
６から第１レベル・ストレツジ５２６への写像変
換は、VST５３４、VPT５３５による変換と、
RST５３２、RPT５３３による変換の２回を必
要とするため、その変換を１回ですませるよう
に、RST５３２、RPT５３３とVST５３４、
VPT５３５をマージして、シヤドウ・テーブル
SST（Shadow Segment Table）５３７、SPT
（Shadow Page Table）５３８をVMM５０２
が作り出している。

また、入出力装置の管理も、主メモリの管理方
法と同じようにして、VMごとの装置番号と実の
装置番号との対応テーブルが設けられ、空間的分
割管理が行われている。

従来の仮想計算機システムは、第２図に示すよ
うな構成であるが、上述の説明からも明らかなよ
うに、VMM５０２のもとで生成されるVM５０
４，５０５等は、BM５０１と同種
（homogeneous）の仮想ハードウエアを実現して
いる。このように、BMと同種のVMを有する
VMSにおいては、前述の利点、すなわち、サー
ビスと並行したデバツグや、複数のOSの動作が
可能となるが、VM相互間で異なつた種類の仮想
ハードウエアを実現することは不可能である。す
なわち、第１図においては、VMM５０２は、
VM５０４とVM５０５との間に異なつたベー
ス・マシン・インタフエースを提供することがで
きない。例えば、VM５０４はBM５０１とベー
ス・マシン・インタフエースが同種のものに限定
され、またVM５０５もBM５０１と同種のもの
に限定されてしまい、BM５０１とは全く異なつ
たベース・マシン・インタフエース、あるいは部
分的に異なつたベース・マシン・インタフエース
を持つことはできないという欠点がある。従来の
VMSでは、BMのもとで、このBMとは異機種の
マシンで動作するOSは動作できないことである。

また、従来よりVMSの改良が提案されている
が、これらはいずれもBMと同種のマシンの走行
性能を向上させるものである（例えば、特開昭55
−42326号、特開昭57−47451号、特公昭58−
20066号各公報参照）。

しかし、VMSが各種分野で使用されるように
なると、例えば大型計算機のもとで、この計算機
とは特権命令やPSWの形式が異なつているミニ
コンピユータやマイクロコンピユータのプログラ
ム、OS等をVMSとして走行させたいという要求
が高まつている。

〔発明の目的〕

本発明の主な目的は、上記の従来の問題を改善
善するため、仮想計算機システムのベース・マシ
ンとは異なつたハードウエア動作仕様を有するパ
ーチヤル・マシンを有効に動作させることが可能
な仮想計算機システム制御装置を提供することに
ある。

また、本発明の他の目的は、ベース・マシンと
異種のバーチヤル・マシンの動作が可能な場合
に、上記バーチヤル・マシンがベース・マシンと
同種のバーチヤル・マシンに比べて同等な処理性
能を保証することができる仮想計算機システム制
御装置を提供することにある。

また、本発明のさらに他の目的は、ベース・マ
シン・インタフエースの異なるバーチヤル・マシ
ンが仮想計算機システム内に混在した場合にも、
各バーチヤル・マシンの走行に予盾が生じないデ
イスパツチ制御を行うことができる仮想計算機シ
ステム制御装置を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明の仮想計算
機システム制御装置は、演算制御部、記憶制御
部、主記憶装置および入出力装置を備えた実計算
機で実行される仮想計算機システムにおいて、上
記実計算機とハードウエア動作仕様の異なる計算
機の命令を処理するマイクロプログラムを含め
て、マイクロプログラムを複数種類格納するため
のコントロール・ストレツジと、上記実計算機上
で走行する仮想計算機を識別するレジスタと、上
記実計算機の動作モードを指示するモード・イン
デイケータと、該モード・インデイケータおよび
仮想計算機識別レジスタにより上記コントロー
ル・ストレツジから各仮想計算機用マイクロプロ
グラムを自動的に選択し、上記実計算機の演算制
御部内で命令列の処理を実行させる手段を有する
ことに特徴がある。さらに、本発明の仮想計算機
システムにおける前記コントロール・ストレツジ
は、外部プログラムにより選択された領域に対
し、実計算機とハードウエア動作仕様の異なる計
算機を処理するマイクロプログラムを含めて、複
数個のマイクロプログラムを順次書込み、また読
出す手段を具備することに特徴がある。

〔発明の実施例〕

第３図は、本発明の一実施例を示す電子計算機
システムのブロツク構成図である。

第３図には、電子計算機システムの中央処理装
置のみが示されており、主記憶装置１３０以外は
記載が省略され、また入出力装置の接続も省略さ
れている。中央処理装置は、演算制御部１１０と
記憶制御部１２０からなり、記憶制御部１２０に
は主記憶装置１３０が接続されている。

演算制御部１１０において、１００はマイクロ
プログラムが格納されるCS（コントロール・スト
レツジ）制御回路、１０１は走行中のVMを識別
するためのVMIDレジスタ、１０２はCS制御回
路１００内のCS格納域をロケートするためのイ
ンデツクス・レジスタ（Index Register：IXR）、
１０３は動作モードを表示するモード・インデイ
ケータ（Mode Indicato：MD）、１０４はベー
ス・マシンとはハードウエア仕様の異なる資源を
作り出すローカル・ストレツジ（Local
Storage：LS）、１０５は演算回路である。

記憶制御部１２０において、１２１は論理アド
レスと物理アドレスの対応対を格納している
TLB（Translation Look−aside Buffer）、１２
２はTLBを制御するためのTLB制御装置、１２
３はTLB１２１内に論理アドレスに対応する物
理アドレスが存在しなかつたときに、第２図に示
すアドレス変換テーブルを用いて物理アドレスを
計算するDAT装置（Dynamic Address
Translation）、１２４は主記憶装置１３０のバ
ツフア制御装置であつて、主記憶装置１３０内で
頻繁に使用されるデータを格納しており、バツフ
ア・ストレツジ（図示省略）を含んでいる。

先ず、通常の動作モードのとき、つまり第１図
に示すBM５０１がVMSのモードで動作しない
ときの動作を説明する。このときには、モード・
インデイケータ１０３の値は“０”であり、また
VMIDレジスタ１０１、インデツクス・レジスタ
１０２はいずれも意味を持たない。

モード・インデイケータ１０３の出力が、信号
線Ｌ１００を介してCS制御回路１００に入力す
る。CS制御回路１００では、モード・インデイ
ケータ１０３の出力信号により通常のBMでの動
作であることを認識し、それに対応するマイクロ
プログラムが格納されているCS領域を位置付け
る。そのCS領域内のマイクロプログラムは、主
記憶装置１３０から命令を読み出すために、記憶
制御部１２０内のTLB制御装置１２２に信号線
Ｌ１０１を介して命令のアドレスを送出する。
TLB制御装置１２２では、送られてきたアドレ
スを使用してTLB１２１を参照する。TLB１２
１には、論理アドレスに対応する主記憶装置１３
０内の物理アドレスが格納されているが、もし、
論理アドレスに対応する物理アドレスが割当てら
れていない場合には、そのTLB１２１には登録
されていないので、参照できない。なお、論理ア
ドレスから物理アドレスへの変換方法、および
TLB１２１内の形式等については、本発明者等
による先願である「記憶制御装置」を参照された
い（特公昭57−40584号公報）。

TLB１２１に該当する論理アドレスが登録さ
れていなければ、信号線Ｌ１０２を介してDAT
１２３にそのアドレスを送り、物理アドレスへの
アドレス変換を起動する。このアドレス変換は、
第２図に示すアドレス変換テーブル５３２，５３
３を用いて行われる。DAT装置１２３でのアド
レス変換が終了したならば、その論理アドレスと
物理アドレスとが信号線Ｌ１０３を介してTLB
制御装置１２２に送られ、TLB１２１に書込ま
れる。なお、DAT装置１２３がアドレス変換の
動作を行うときには、第２図に示すアドレス変換
テーブル５３２，５３３をアクセスするために、
信号線Ｌ１０４，Ｌ１０５を介してバツフア制御
装置１２４とデータの授受を行う。具体的には、
信号線Ｌ１０４に主記憶装置１３０内のメモリ・
アドレスを送出すると、バツフア制御装置１２４
は、制御装置１２４内のバツフア・アドレス・ア
レイ（図示省略）を参照し、バツフア・ストレツ
ジ（図示省略）にデータがあるか否かを調べ、バ
ツフア・ストレツジにデータがあれば、そのデー
タを読出して、信号線Ｌ１０５を介しDAT装置
１２３に返送する。バツフア・ストレツジにデー
タがなければ、主記憶装置１３０から信号線Ｌ１
０６を介して読出してくる。

TLB制御装置１２２は、上述した方法により
得た命令の物理アドレスを、信号線Ｌ１０７を介
してバツフア制御装置１２４に送る。バツフア制
御装置１２４は、先に述べた動作方法により、こ
の物理アドレスのデータを読出し、このデータを
信号線Ｌ１０８を介してCS制御回路１００に送
出する。

CS制御回路１００内のマイクロプログラムは、
当該命令のオペランド・アドレスを計算し、再び
記憶制御部１２０に対してオペランド・アドレス
に対応する物理アドレスのデータを要求する。そ
のオペランドのデータが信号線Ｌ１０８を介して
戻されると、CS制御回路１００は当該命令の命
令コード（Operation Code）とともに、そのデ
ータを信号線Ｌ１０９を介して演算回路１０５に
送出する。

演算回路１０５では、当該命令コード、例えば
加算処理、減算処理あるいはデータの格納処理等
の命令コードにもとづいた演算を行う。このと
き、必要に応じてローカル・ストレツジ１０４
を、作業領域として使用する。演算の結果は、信
号線Ｌ１１０を介してCS制御回路１００へ報告
され、CS制御回路１００内のマイクロプログラ
ムはPSWに演算結果の状態を設定したり、次の
命令アドレス（Next Instrction Address：
NIA）を設定したりする処理を行つた後、次に
実行すべき命令のアドレスを計算して、再び元の
動作に戻る。なお、演算回路１０５は、信号線Ｌ
１１１を介してデータを主記憶装置１３０内に格
納したり、あるいは信号線Ｌ１１２を介して論理
アドレスを物理アドレスに変換する要求も行う。

以上が通常のBM５０１における動作であつ
て、これは第１図に示す従来のVMS、つまり
VM５０４やVM５０５のハードウエア動作仕様
がBM５０１と同種である場合の動作と同じであ
る。

本発明は、VM５０４、VM５０５等がBM５
０１との間でハードウエア動作仕様の異なるとき
のCS制御回路１００の制御方法、および走行中
のVMを識別するVMIDレジスタ１０１、動作モ
ードを表わすモード・インデイケータ１０３の設
置に特徴がある。

本発明の新しい構成要素であるCS制御回路１
００の内部構成およびその制御方法を説明する前
に、VM５０４、VM５０５等がBM５０１のハ
ードウエア動作仕様と異なる例について、説明す
る。

第４図ａは、BM５０１が拡張モード
（Extended Control Mode：ECモード）のとき
のPSW形式図、第４図ｂはBM５０１が基本モ
ード（Basic Control Mode：BCモード）のと
きのPSW形式図である（Ｍ−シリーズと呼ばれ
るHITACM−180、Ｍ−200H、Ｍ−280型電子計
算機等で採用されているPSWの形式）。

一方、Ｅ−シリーズと呼ばれるHITACE−800
型電子計算機でのPSW形式は、第５図に示すよ
うなビツト構成であり、これは第４図ｂの基本モ
ードの形式と似ているにもかかわらず、仮想記憶
制御方式による動作に伴う。なお、Ｅ−800型計
算機の命令形式は、特殊な特権命令を除いてＭ−
シリーズ型電子計算機と同一である。

第６図は、マイクロコンピユータにおける制御
レジスタ類を示す図で、これらはPSWに相当す
るものであり、プログラム・カウンタ１３１、ス
テータス・レジスタ１３２、インタラブト・ステ
ータス・レジスタ１３３およびアキユムレータ１
３４が示されている。なお、アキユムレータ１３
４は、第３図に示す演算回路１０５内に含まれて
いる。

第６図のプログラム・カウンタ１３１は、第４
図、第５図のNext Instruction Address（NIA）
１３５に対応しており、ステータス・レジスタ１
３２は、第４図、第５図のC.C（Condition Code）
や、主記憶装置１３０内のPSA（Prefixed
Storage Area）の特定番地（図示省略）に相当
する。また、インタラプシヨン・ステータス・レ
ジスタ１３３は、第４図、第５図のInterruption
Code１３７に相当する。なお、第４図ａにおけ
るECモードでは、Interruption Codeは主記憶装
置１３０内のPSAの特定番地に作られている。

いま、第１図に示すBM５０１が第４図ａ，ｂ
におけるハードウエア動作、つまりＭ−シリーズ
のハードウエア動作仕様のマシンであるものと
し、VM５０４あるいはVM５０５を、第５図に
示すＥ−シリーズのマシン、あるいは第６図に示
すハードウエア動作仕様のマイクロコンピユータ
等として動作させようとした場合、従来のVMS
では動作できない。

これに対して、本発明では、第３図に示すCS
制御回路１００内に特殊な制御回路を組込ませる
ことによつて、BM５０１とハードウエア動作仕
様が異なるマシン、つまり異機種のマシンでも
VM５０４やVM５０５のもとで動作できる。ま
た、上記動作を円滑に行わせるため、各種の制御
レジスタ類も付加されている。

第７図は、本発明の一実施例を示すCS制御回
路の構成図である。

第７図において、VMIDレジスタ１０１とイン
デツクス・レジスタ１０２とモード・インデイケ
ータ１０３以外の部分が、CS制御回路の内部構
成である。

第７図において、１はマイクロプログラムが格
納されているCS（Control Storage）であつて、
複数個の種別のマイクロプログラムを格納できる
ようにマルチ構成となつている。第７図では、番
号０から番号７までの８種類の異なつた種別のマ
イクロプログラムが格納されているが、その個数
は容易に拡張可能である。２はマイクロプログラ
ムをCS１内に格納するときのマイクロプログラ
ム・データ・レジスタ（CREGIN）、３はCS１内
のアドレス付けするためのアドレス・レジスタ
（CSAR）、４は＋１回路、５はCS１から読出さ
れたマイクロ命令をセツトするためのマイクロ命
令レジスタ（CREG）、６はマイクロプログラム
の種類を選択するためのセレクタ（SEL）、７，
８はゲート回路、９はオア回路、１０はデコー
ダ、１１はゼロ発生回路、１２はVMIDレジスタ
１０１をプログラムから参照したときに、その値
を応答するための作業レジスタ（VMIDM）であ
る。また、１０１〜１０３は、第３図の同一符号
と同じレジスタを示しており、それぞれVMIDレ
ジスタ、インデツクス・レジスタ、モード・イン
デイケータである。

第７図において、CS１のマイクロプログラム
群は、番号０から番号７までアドレス付けされて
おり、これらのうち番号０のマイクロプログラム
はBM５０１のハードウエア動作仕様の命令を処
理するものであり、BM５０１で動作するVMM
５０２や、あるいはBM５０１で動作するときに
はモード・インデイケータ１０３の値が“０”と
なるので、この値がデコーダ１０を経て信号線Ｌ
１を介し番号０のマイクロプログラムが強制的に
アドレス付けされる。

アドレス付けされたCS１内のマイクロプログ
ラム群は、アドレス・レジスタ（CSAR）３で当
該番地がロケートされ、マイクロ命令レジスタ
（CREG）５に読出される。マイクロ命令レジス
タ５に保持されたデータの一部は、必要に応じて
線Ｌ２を介した信号となり、アドレス・レジスタ
３の値を変更する。通常のマイクロプログラム処
理では、＋１回路４によりアドレス・レジスタ３
の値が増加する。

マイクロ命令レジスタ５に保持されたマイクロ
命令は、信号線Ｌ３を介して演算回路１０５およ
び演算制御部１１０の各回路に送出され、各種処
理を実行させるために電子計算機システム内の各
種回路を駆動する。具体的には、第３図で説明し
たように、各マシン命令の動作仕様にもとづいた
処理を行う。

次に、電子計算機システムがVMSの動作モー
ドで動作する場合には、モード・インデイケータ
１０３の値が“１”となるため、デコーダ１０の
出力信号線Ｌ４を介してこの値が送出され、ゲー
ト回路７を開く。このときのCS１内のCS番号
は、VMIDレジスタ１０１の第29ビツト目から第
31ビツト目までの３ビツトの値が信号線Ｌ５を介
して送出され、オア回路９を経てセレクタ６によ
り、CS１のマイクロプログラム群の中の１つが
位置付けされる。したがつて、VMIDレジスタ１
０１の第29ビツト目から第31ビツト目までの値が
CS１内の１つのマイクロプログラムを位置付け
るための番号を意味していることになり、この値
が“０”の場合には、VM５０４はBM５０１と
同一のハードウエア動作仕様を有するマシンとい
うことになる。

VM５０４がBM５０１とハードウエア動作仕
様が異なつている場合には、VMIDレジスタ１０
１の第29ビツトから第31ビツトまでの値は“１”
〜“７”の１つであり、この番号に対応したCS
１内のマイクロプログラムが実行される。すなわ
ち、第５図および第６図に示すマシン特性の動作
を行うマイクロプログラムをCS１内に格納して
おくことにより、BM５０１と異種のハードウエ
ア動作が可能になる。

第７図に示すVMIDレジスタ１０１がプログラ
ムから参照された場合には、ゼロ発生回路１１に
より第29ビツト目から第31ビツト目までを強制的
に“０”にして作業レジスタ（VMIDM）１２に
設定し、このレジスタ１２の値を参照したプログ
ラムに渡す。

次に、CS１の中のマイクロプログラム群の１
つを読出したり、あるいはマイクロプログラム群
の１つを格納するための動作を説明する。

先ず、読出し動作の場合について述べる。この
とき、例えばモード・インデイケータ１０３の値
は“２”となつているものとする。モード・イン
デイケータ１０３の値は、デコーダ１０によりデ
コードされ、信号線Ｌ６の信号が“１”となる。
この信号線Ｌ６の信号はゲート回路８を開くため
の契機信号となるため、インデツクス・レジスタ
１０２の値がアンド回路８、オア回路９を通り、
セレクタ（SEL）６に送られ、セレクタ６を駆動
してCS１内の番号０から番号７までのマイクロ
プログラムの１つを選択する。なお、インデツク
ス・レジスタ１０２には、CS１内の選択番号が
演算制御部１１０により格納されている。

次に、アドレス・レジスタ３が初期化されて、
アドレス・レジスタ３がポイントするマイクロ命
令がCS１から読出され、マイクロ命令レジスタ
５にセツトされた後、信号線Ｌ３を介して第３図
に示す演算制御部１１０あるいは演算回路１０５
に送出される。マイクロ命令の値は、最後にプロ
グラムが指定した主記憶装置１３０内のある領域
に格納される。

それ以後、CS１内の選択されたマイクロプロ
グラムが終了するまで、アドレス・レジスタ３の
値を順次＋１ずつ加算して、上述の処理を繰返え
す。

次に、書込み動作の場合について述べる。

マイクロプログラムをCS１内に書込むには、
主記憶装置１３０から読出したデータを、CS１
のマイクロプログラム群のいずれか１つに書込む
ことになる。CS１のマイクロプログラム群の中
の１つを選択する方法は、読出し動作の場合と同
じようにして、インデツクス・レジスタ１０２の
内容により決定される。CS１群内のいずれか１
つが選択されると、アドレス・レジスタ３が初期
化される。主記憶装置１３０から読出されたデー
タは線Ｌ１０８を介してCS制御回路１００に送
られ、マイクロプログラム・データ・レジスタ２
に保持されており、このデータはアドレス・レジ
スタ３がポイントする領域に格納される。次に、
アドレス・レジスタ３の値は＋１回路４によつて
増加され、一方のマイクロプログラム・データ・
レジスタ２のデータも主記憶装置１３０から新し
いデータを受取つている。なお、主記憶装置１３
０へのアクセス方法は、第３図で説明した方法と
同じである。

このようにして、複数個のマイクロプログラム
格納領域を有するCS１の制御および各格納領域
内の管理が行われることになる。なお、VMIDレ
ジスタ１０１へのデータのセツトは、LOAD
VMID、REF VMIDの各命令により行われ、モ
ード・インデイケータ１０３へのアクセスは、
SETMODE命令により行われる。また、CS１へ
のマイクロプログラム群の各命令の読出し／格納
は、READ CW，STORE CWの各命令によつ
て行われる。ここで、LOAD VMID命令は、
VMIDレジスタ１０１にVMの識別情報をローデ
イングする命令、REF VMID命令は、VMIDレ
ジスタ１０１の値を作業レジスタ（VMIDM）１
２を経由してプログラムに教える命令、SET
MODE命令はモード・インデイケータ１０３に
値をセツトする命令、READ CW命令はマイク
ロ命令の読出し命令、STORE CW命令はマイク
ロ命令の書込み命令である。そして、これらの命
令は、BM５０１のみで実行可能である。

次に、第１図に示すBM５０１のVMM５０２
が、第７図に示すCS制御回路を用いて各VMの
デイスパツチ制御を行う方法について説明する。

第８図は、VMM５０２が各VM５０４，５０
５の走行を管理するために、主記憶装置１３０内
に作成している管理情報ブロツクの関係を示す図
である。

第８図において、２１，２２は各VMの走行を
管理するための制御ブロツク（VMLIST）であ
り、これは各VM５０４，５０５ごとに作成され
る。２３は、VM５０４の特性やハードウエア・
レジスタ類を格納しておくための制御ブロツク
（VMCB）、２４は、シヤドウ・テーブル（SST，
SPT）の領域、２５は第２図に示す第２レベ
ル・ストレツジ５３１を管理するためのアドレス
変換テーブル（RST，RPT）の領域、２６は第
３レベル・ストレツジ５３６を管理するためのア
ドレス変換テーブル（VST，VPT）の領域、２
７は入出力装置に関する仮想装置と実装置との対
応テーブル（CHTB，DVTB）の領域である。
なお、領域２６は、VM５０４で走行するOSが
仮想記憶方式を用いている場合に確保されるもの
であつて、第２レベル・ストレツジ５３１内に作
られてる。その他の領域２１〜２５，２７は、第
２図に示す第１レベル・ストレツジ５２６内に作
られる。

制御ブロツク２１は、VM５０４，VM５０５
に関する制御ブロツク類のアドレスが格納されて
おり、各VMのルート情報となる。また、第８図
に示すように、制御ブロツク２１，２２相互間は
結合されており、BM５０１で走行中のVMに対
応する制御ブロツク２１は、作業レジスタ
（VMIDM）１２からポイントされている。作業
レジスタ１２の第29ビツト目から第31ビツト目ま
では“０”となつているので、制御ブロツク２
１，２２等は主記憶装置１３０内で８バイト境界
に格納されている。

制御ブロツク２３におけるVM特性２８には、
VM５０４のタイプや第７図に示すCS１内のマ
イクロプログラム群中の使用番号が設定されてい
る。したがつて、VMIDレジスタ１０１の第０ビ
ツト目から第28ビツト目までは制御ブロツク２１
のアドレス、第29ビツト目から第31ビツト目まで
は制御ブロツク２３内のVM特性２８から得た使
用マイクロプログラム番号が、それぞれ格納され
ている。

制御ブロツク２３内には、第８図に示すよう
に、BM５０１で走行するVM５０４のハードウ
エア情報、すなわち具体的には制御レジスタ、汎
用レジスタ等が格納されており、VMM５０２に
よりデイスパツチされるときに、BM５０１に移
される。

なお、制御ブロツク２３内のVMハードウエア
情報格納領域２９は、走行するVM５０４がベー
ス・マシンBM５０１とハードウエア動作仕様が
異なるとき、例えばHITAC Ｍ−シリーズのBM
５０１上で、HITACE−800あるいはマイクロコ
ンピユータ等のようなマシンを動作させるとき
に、当該マシンのハードウエア情報を格納するた
めに使用される。具体的には、領域２９に、第５
図のPSW、第６図のプログラム・カウンタ
（PC）１３１、アキユムレータ（ACC）１３４、
ステータス・レジスタ１３２、インタラプト・ス
テータス・レジスタ１３３およびVM５０４のハ
ードウエア・レジスタ類等である。これらの情報
は、当該VMのマシン命令を実行するときに、第
３図に示すローカル・ストレツジ１０４に移さ
れ、マイクロプログラムにより処理される。制御
ブロツク２３のポインタ・リストは、シヤドウ・
テーブル、アドレス変換テーブル等の領域２４〜
２７の各アドレスをポイントする。

第９図は、本発明におけるVMM５０２のデイ
スパツチ処理のフローチヤートである。

第３図、第７図および第８図を参照しながら、
第９図のフローチヤートを説明する。

先ず、モード・インデイケータ１０３の値を
“０”にすることにより、第７図のCS１中の第０
番目のマイクロプログラムが選択される（処理４
１）。したがつて、この処理４１以降のVMM５
０２の動作は、ベース・マシンBM５０１のハー
ドウエア動作仕様と同じになる。

次に走行させるべきVMを選択するため、制御
ブロツク２１，２２等の状態を調べて、走行させ
るべきVMを、VMIDレジスタ１０１に設定す
る。このとき、作業レジスタ（VMIDM）１２の
第29ビツト目から第31ビツト目までには、制御ブ
ロツク２３内のVMの特性２８より得たCS１の
マイクロプログラム番号が設定される（処理４
２）。

次に、第８図に示す制御ブロツク２３をロケー
トするとともに、制御ブロツク２１のアドレスを
制御レジスタにセツトする（処理４３、処理４
４）。

次に、処理４５では、制御ブロツク２３内の
VMの特性２８を調べることにより、当該VM５
０４がBM５０１と同じハードウエア動作仕様で
あれば、処理４６，４７を実行し、またVM５０
４がBM５０１と異なるハードウエア動作仕様で
あれば、処理４８，４９を実行する。

処理４６は、制御ブロツク２３内に格納されて
いるハードウエア情報をBM５０１のハードウエ
ア資源に移す処理であり、また処理４７は、走行
させるVM５０４に対して仮想化した主記憶装置
の領域を割当てるため、アドレス変換テーブルの
アドレスを制御レジスタにセツトする。

これに対して、処理４８、処理４９は、走行さ
せVM５０４のハードウエア動作仕様がBM５０
１と異なつているときの処理であるが、処理４８
は処理４７と同一の処理となる。これは、走行さ
せるべきVM５０４に割当てる主記憶装置１３０
の仮想化方法、つまり主記憶装置１３０の空間的
分割方法は、BM５０１と同種のマシンに割当て
る方法と同一であるためである。したがつて、処
理４７と処理４８を一緒にして、処理４５の前段
で実行してもよい。

次の処理４９は、当該VM５０４のハードウエ
ア動作仕様にもとづく命令の処理をマイクロプロ
グラムが実行できるように、制御ブロツク２３の
ハードウエア情報格納領域２９をロケートしてお
き、実行するマイクロプログラムがそのハードウ
エア情報をローカル・ストレツジ１０４に移して
これを処理する。なお、図示省略されているが、
ローカル・ストレツジ１０４に移されたハードウ
エア情報は、VM５０４の走行中にはローカル・
ストレツジ１０４内に存在するが、BM５０１で
の動作が他のVM５０５あるいはVMM５０２に
移するきには、再び制御ブロツク２３内に戻され
る。

最後に、モード・インデイケータ１０３の値を
“１”にすることにより、デイスパツチ処理は終
了する。

この処理が終了することにより、第７図に示す
CS制御回路が動作し、当該VMのハードウエア
動作仕様に対応するマイクロプログラムが選択さ
れる。

なお、第７図のCS１には、第０番〜第７番の
最大８種類のマイクロプログラムが格納できるよ
うに構成されているが、これは８個のVMが走行
できることを意味するものではなく、各VM間で
マイクロプログラムが共用される場合も考慮する
と、走行できるVMの個数に制限はない。

VMM５０２がデイスパツチ処理を行うことに
よつて、各VM５０４，５０５等の走行が予盾な
く行える。すなわち、BM５０１のハードウエア
動作仕様と異なる動作仕様のマシンが走行すると
きには、そのマシンに対応するマイクロプログラ
ムが選択され、そのハードウエア情報がローカ
ル・ストレツジ１０４に移されている。第６図の
例では、BM５０１のもとでマイクロコンピユー
タが動作することになる。このマイクロコンピユ
ータは、プログラム・カウンタ（PC）１３１を
従来の次命令アドレス（NIA）１３５に相当さ
せ、プログラム・カウンタ１３１がポイントする
命令を主記憶装置１３０から取出す。なお、主記
憶装置１３０へのアクセス方法は、第３図で説明
した方法と同じである。

また、マイクロコンピユータの命令の処理につ
いては、アキユムレータの概念がまだ残つてお
り、アキユムレータと主記憶装置から読出された
値との加算、減算等や、アキユムレータとレジス
タの値との加算、減算等がある。これらに対して
は、第６図に示したように、アキユムレータ
（ACC）１３４、ステータス・レジスタ１３２等
を設定して動作する。すなわち、ローカル・スト
レツジ１０４にアキユムレータ１３４の領域を設
けて、この領域１３４の値と主記憶装置１３０の
値との演算を行い、演算結果の状態（例えば、オ
ーバフロー、キヤリーの発生状態等）は、ステー
タス・レジスタ１３２に設定するようにして処理
を進めることになる。

〔発明の効果〕

本発明によれば、マイクロプログラムの格納領
域を複数個用意し、この中にBMのハードウエア
動作仕様と異なる仕様のVMの動作を行うマイク
ロプログラムも格納し、さらに走行するVMを識
別する情報にもとづいて、上記マイクロプログラ
ムを自動的に選択できるようにしたので、BMと
異なるハードウエア動作仕様を有するVMを有効
に動作させることができ、かつBMと同一のハー
ドウエア動作仕様を有するVMに比べ、同様な処
理性能を得ることができ、しかもBMと同一およ
び異なるハードウエア動作仕様を有するVMが混
在している場合にも各VMが矛盾なく走行でき
る。

【図面の簡単な説明】

第１図は通常の仮想計算機システムの概念を示
す図、第２図は仮想計算機システムにおける主記
憶装置の空間的分割管理の方法を示す図、第３図
は本発明の一実施例を示す電子計算機システムの
ブロツク構成図、第４図はベース・マシンのプロ
グラム状態語（PSW）の形式を示す図、第５図
はベース・マシンと異なるハードウエア動作仕様
のマシンのPSWの形式を示す図、第６図はマイ
クロコンピユータ等のハードウエア制御情報を示
す図、第７図は本発明の一実施例を示すCS制御
回路のブロツク図、第８図は本発明の一実施例を
示す仮想計算機モニタの各仮想計算機走行管理用
の制御情報ブロツクの関係図、第９図は本発明の
一実施例を示す仮想計算機モニタにおけるデイス
パツチ処理のフローチヤートである。１：コントロール・ストレツジ（CS）、２：マ
イクロプログラム・データ・レジスタ
（CREGIN）、３：アドレス・レジスタ
（CSAR）、４：＋１回路、５：マイクロ命令レジ
スタ（CREG）、６：セレクタ（SEL）、７，８：
ゲート回路、９：オア回路、１０：デコーダ、１
１：ゼロ発生回路、１０１：VMIDレジスタ、１
０２：インデツクス・レジスタ（IXR）、１０
３：モード・インデイケータ（MD）。

Claims

【特許請求の範囲】１演算制御部、記憶制御部、主記憶装置および
入出力装置を備えた実計算機で実行される仮想計
算機システムにおいて、上記実計算機とハードウ
エア動作仕様の異なる計算機の命令を処理するマ
イクロプログラムを含めて、マイクロプログラム
を複数種類格納するためのコントロール・ストレ
ツジと、上記実計算機上で走行する仮想計算機を
識別するレジスタと、上記実計算機の動作モード
を指示するモード・インデイケータと、該モー
ド・インデイケータおよび仮想計算識機別レジス
タにより上記コントロール・ストレツジから各仮
想計算機用マイクロプログラムを自動的に選択
し、上記実計算機の演算制御部内で命令列の処理
を実行させる手段を有することを特徴とする仮想
計算機システム制御装置。２前記コントロール・ストレツジは、外部プロ
グラムにより選択された領域に対し、実計算機と
ハードウエア動作仕様の異なる計算機を処理する
マイクロプログラムを含めて、複数個のマイクロ
プログラムを順次書込み、また読出す手段を具備
することを特徴とする特許請求の範囲第１項記載
の仮想計算機システム制御装置。３前記マイクロプログラムの自動選択および処
理実行手段は、実計算機とハードウエア動作仕様
の異なる仮想計算機の命令処理を実行する際に、
主記憶装置内に準備された上記仮想計算機のハー
ドウエア情報を演算制御部内のローカル・ストレ
ツジに移して、上記仮想計算機の命令処理を実計
算機と同じように実行することを特徴とする特許
請求の範囲第１項または第２項記載の仮想計算機
システム制御装置。４前記マイクロプログラムの自動選択および処
理実行手段は、実計算機とハードウエア動作仕様
の異なる仮想計算機、および実計算機とハードウ
エア動作仕様の同一な仮想計算機が混在して、実
計算機上を走行する場合でも、矛盾なく処理が行
われるように、主記憶装置内に仮想計算機ごとの
ハードウエア情報テーブル類と、該テーブル類を
制御するための制御プログラムを格納しているこ
とを特徴とする特許請求の範囲第１項、第２項ま
たは第３項記載の仮想計算機システム制御装置。５前記マイクロプログラムの自動選択および処
理実行手段は、先ずモード・インデイケータの値
を設定した後、走行させるべき仮想計算機のハー
ドウエア情報テーブル類のアドレスを制御レジス
タに設定し、該テーブル類からコントロール・ス
トレツジ内のエントリ番号を得て該番号を仮想計
算機識別レジスタに設定し、該仮想計算機のテー
ブル類を前記ローカル・ストレツジにロケート
し、ハードウエア情報テーブル類のアドレスを制
御レジスタに設定することを特徴とする特許請求
の範囲第１項、第２項、第３項または第４項記載
の仮想計算機システム制御装置。６前記マイクロプログラムの自動選択および処
理実行手段は、実計算機とハードウエア動作仕様
が同一か否かにかかわらず、ハードウエア情報テ
ーブル内のポインタ・リストからアドレス変換テ
ーブルのアドレスを制御レジスタに設定すること
を特徴とする特許請求の範囲第１項〜第４項また
は第５項記載の仮想計算機システム制御装置。７前記マイクロプログラムの自動選択および処
理実行手段は、仮想計算機がマイクロコンピユー
タやパーソナル・コンピユータの場合には、演算
制御部内のローカル・ストレツジにアキユムレー
タの領域を設けて、該アキユムレータの値と主記
憶装置の値の演算を行い演算結果の状態をステー
タス・レジスタ領域に設定することを特徴とする
特許請求の範囲第１項〜第５項または第６項記載
の仮想計算機システム制御装置。