JP3125790B2 - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JP3125790B2 JP3125790B2 JP01279691A JP27969189A JP3125790B2 JP 3125790 B2 JP3125790 B2 JP 3125790B2 JP 01279691 A JP01279691 A JP 01279691A JP 27969189 A JP27969189 A JP 27969189A JP 3125790 B2 JP3125790 B2 JP 3125790B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アドレス変換装置に係り、特に、仮想計算
機システムにおけるアドレス変換装置に関する。
機システムにおけるアドレス変換装置に関する。
［従来の技術］ 一般に、仮想計算機システムにおいては、１つの実計
算機（以下、ホスト計算機という）の下に、いくつかの
仮想計算機（以下、VMという）を定義することができ
る。定義された各VMの記憶装置は、実計算機の記憶装置
の写像により実現することができ、その方法として、従
来、次に説明する２つの方法が知られている。
算機（以下、ホスト計算機という）の下に、いくつかの
仮想計算機（以下、VMという）を定義することができ
る。定義された各VMの記憶装置は、実計算機の記憶装置
の写像により実現することができ、その方法として、従
来、次に説明する２つの方法が知られている。
（１）ページ可能VM 第１の方法は、実計算機の仮想空間の連続した部分空
間をVMの主記憶として与えるものであり、VMの論理アド
レスは、VMの動的アドレス変換（DAT）、主記憶開始番
地と呼ばれる各ページ可能VMに固有の一定値の加算及び
実計算機のDATを行うことにより、実記憶装置のアドレ
スに変換される。
間をVMの主記憶として与えるものであり、VMの論理アド
レスは、VMの動的アドレス変換（DAT）、主記憶開始番
地と呼ばれる各ページ可能VMに固有の一定値の加算及び
実計算機のDATを行うことにより、実記憶装置のアドレ
スに変換される。
（２）常駐VM 第２の方法は、実計算機の絶対アドレス空間の連続し
た部分空間をVMの主記憶として与えるものであり、VMの
論理アドレスは、VMのDATと主記憶開始番地の加算とを
行うことにより、実記憶装置のアドレスに変換される。
た部分空間をVMの主記憶として与えるものであり、VMの
論理アドレスは、VMのDATと主記憶開始番地の加算とを
行うことにより、実記憶装置のアドレスに変換される。
以下、前記第２の方法による従来技術を図面により説
明する。
明する。
第２図は従来技術による常駐VMのアドレス変換装置の
構成を示すブロック図である。第２図において、100は
セグメントテーブルオリジンレジスタ（STO）、110は主
記憶開始番地レジスタ（MSORGR）、120は論理アドレス
レジスタ（LAR）、130、132、134は３入力加算器、140
はセグメントテーブル（ST）、145はページテーブル（P
T）、150は実アドレスレジスタである。
構成を示すブロック図である。第２図において、100は
セグメントテーブルオリジンレジスタ（STO）、110は主
記憶開始番地レジスタ（MSORGR）、120は論理アドレス
レジスタ（LAR）、130、132、134は３入力加算器、140
はセグメントテーブル（ST）、145はページテーブル（P
T）、150は実アドレスレジスタである。
第２図において、LAR120には、VMの論理アドレスが格
納されており、この論理アドレスは、セグメントインデ
ックス（SX）、ページインデックス（PX）及びバイトイ
ンデックス（BX）よりなる。
納されており、この論理アドレスは、セグメントインデ
ックス（SX）、ページインデックス（PX）及びバイトイ
ンデックス（BX）よりなる。
LAR120のSXと、STOR100に格納されているセグメント
テーブルオリジン（STO）と、MSORGR110に格納されてい
る主記憶開始番地（MSORG）とは、３入力加算器130によ
り加算され、信号線131にセグメントテーブルエントリ
（STE）の実記憶アドレスとして出力される。
テーブルオリジン（STO）と、MSORGR110に格納されてい
る主記憶開始番地（MSORG）とは、３入力加算器130によ
り加算され、信号線131にセグメントテーブルエントリ
（STE）の実記憶アドレスとして出力される。
ST140は、このSTEの実記憶アドレスにより索引され、
前記STE内のページテーブルオリジン（PTO）141を信号
線142に出力する。このPTO141と、LAR120のPXと、MSORG
R110に格納されているMSORGとは、３入力加算器132によ
り加算され、信号線132にページテーブルエントリ（PT
E）の実記憶アドレスとして出力される。
前記STE内のページテーブルオリジン（PTO）141を信号
線142に出力する。このPTO141と、LAR120のPXと、MSORG
R110に格納されているMSORGとは、３入力加算器132によ
り加算され、信号線132にページテーブルエントリ（PT
E）の実記憶アドレスとして出力される。
PT145は、このPTEの実アドレスにより索引され、PTE
を検出し、このPTEに含まれるPERAを出力する。このPFR
Aと、LAR120のBXと、MSORGR110に格納されているMSORG
とは、３入力加算器134により加算され、これにより、L
ARに格納されているVMの論理アドレスに対応する実記憶
アドレスが求まる。この実記憶アドレスは、実アドレス
レジスタ150に格納される。
を検出し、このPTEに含まれるPERAを出力する。このPFR
Aと、LAR120のBXと、MSORGR110に格納されているMSORG
とは、３入力加算器134により加算され、これにより、L
ARに格納されているVMの論理アドレスに対応する実記憶
アドレスが求まる。この実記憶アドレスは、実アドレス
レジスタ150に格納される。
前述のアドレス変換動作において、VMのプログラム状
態語（PSW）内のアドレス変換モードビットがオフの場
合、セレクタ160は、PFRAの代りに、LAR120のSXとPXと
を選択し、３入力加算器134は、このSXとPXとを用い
て、前述と同様に実記憶アドレスを求めることができ
る。
態語（PSW）内のアドレス変換モードビットがオフの場
合、セレクタ160は、PFRAの代りに、LAR120のSXとPXと
を選択し、３入力加算器134は、このSXとPXとを用い
て、前述と同様に実記憶アドレスを求めることができ
る。
なお、前述のようなアドレス変換装置に関する従来技
術として、例えば、特開昭60−215265号公報等に記載さ
れた技術が知られている。
術として、例えば、特開昭60−215265号公報等に記載さ
れた技術が知られている。
［発明が解決しようとする課題］ 前記従来技術は、VMのアドレス変換のために使用する
ハードウエア量について配慮しておらず、特に、ハード
ウエア量の制限の厳しい中小型の計算機により仮想計算
機を実現する場合に、ハードウエア量の大幅な増加を招
いてしまうという問題点を有している。
ハードウエア量について配慮しておらず、特に、ハード
ウエア量の制限の厳しい中小型の計算機により仮想計算
機を実現する場合に、ハードウエア量の大幅な増加を招
いてしまうという問題点を有している。
本発明の目的は、前記従来技術の問題点を解決し、僅
かなハードウエアにより構成することのできる、仮想計
算機のアドレス変換装置を提供することにある。
かなハードウエアにより構成することのできる、仮想計
算機のアドレス変換装置を提供することにある。
［課題を解決するための手段］ 本発明によれば前記目的は、アドレス変換モードを判
定する手段を有し、アドレス変換モードがオンであると
きに、論理アドレスによるメモリアクセスで、アドレス
変換バッファ内に該論理アドレスに対応する実アドレ
ス、または、絶対アドレスが格納されていない場合に、
マイクロプログラムを起動してアドレス変換処理を行う
計算機システムにおいて、仮想計算機が走行中であるこ
とを示すラッチを設け、該ラッチがオンで仮想計算機が
走行中である場合、仮想計算機のアドレス変換モードが
どのような場合にも、該アドレス変換モードを強制的に
オンとする手段を備えることにより達成される。
定する手段を有し、アドレス変換モードがオンであると
きに、論理アドレスによるメモリアクセスで、アドレス
変換バッファ内に該論理アドレスに対応する実アドレ
ス、または、絶対アドレスが格納されていない場合に、
マイクロプログラムを起動してアドレス変換処理を行う
計算機システムにおいて、仮想計算機が走行中であるこ
とを示すラッチを設け、該ラッチがオンで仮想計算機が
走行中である場合、仮想計算機のアドレス変換モードが
どのような場合にも、該アドレス変換モードを強制的に
オンとする手段を備えることにより達成される。
［作 用］ 仮想計算機が動作中、アドレス変換モードは常にオン
とされる。これにより、本発明は、メモリを論理アドレ
スでアクセスする際に、アドレス変換バッファに論理ア
ドレスに対応する実アドレスまたは絶対アドレスが格納
されていない場合、マイクロクログラムが起動され、こ
のマイクロプログラムの制御下で、仮想計算機の属性に
応じたアドレス変換処理が行われ、実アドレスまたは絶
対アドレスを求めることができ、この求められたアドレ
スにより、メモリをアクセスすることができる。
とされる。これにより、本発明は、メモリを論理アドレ
スでアクセスする際に、アドレス変換バッファに論理ア
ドレスに対応する実アドレスまたは絶対アドレスが格納
されていない場合、マイクロクログラムが起動され、こ
のマイクロプログラムの制御下で、仮想計算機の属性に
応じたアドレス変換処理が行われ、実アドレスまたは絶
対アドレスを求めることができ、この求められたアドレ
スにより、メモリをアクセスすることができる。
また、仮想計算機がアドレス変換モードでない場合に
も、マイクロプログラムにより、主記憶開始番地の加算
が行われ、実メモリのアドレスを算出することができ、
かつ、この実メモリアドレスは、アドレス変換バッファ
に登録される。本発明は、これにより、主記憶開始番地
専用の加算器を備える必要がなくなり、ハードウエアの
増加を抑えることができる。
も、マイクロプログラムにより、主記憶開始番地の加算
が行われ、実メモリのアドレスを算出することができ、
かつ、この実メモリアドレスは、アドレス変換バッファ
に登録される。本発明は、これにより、主記憶開始番地
専用の加算器を備える必要がなくなり、ハードウエアの
増加を抑えることができる。
［実施例］ 以下、本発明によるアドレス変換装置の一実施例を図
面により詳細に説明する。
面により詳細に説明する。
第１図は本発明の一実施例の構成を示すブロック図で
ある。第１図において、10はVM走行判定ラッチ、11、12
はアドレス変換モード判定ラッチ、40はアドレス変換起
動回路、50はマイクロプログラム、60はメモリ管理ユニ
ット、70はアドレス変換バッファ、80はメモリである。
ある。第１図において、10はVM走行判定ラッチ、11、12
はアドレス変換モード判定ラッチ、40はアドレス変換起
動回路、50はマイクロプログラム、60はメモリ管理ユニ
ット、70はアドレス変換バッファ、80はメモリである。
第１図に示す本発明の実施例において、VM走行判定ラ
ッチ10は、VMが走行中であることを示すモードラッチで
あり、VMの走行のスタートを指示する命令でセットさ
れ、割り込み等の特定の要因により、ホスト計算機に制
御が移る際にリセットされる。また、アドレス変換モー
ド判定ラッチ11は、PSW内にあるアドレス変換モードラ
ッチであり、アドレス変換モード判定ラッチ12は、PSW
内にあるアドレス変換機構がサポートされているか否か
を示すラッチである。これらのラッチ11、12は、ホスト
計算機の走行中にはホスト計算機のPSWの内容が格納さ
れ、VMの走行中にはVMのPSWの内容が格納される。
ッチ10は、VMが走行中であることを示すモードラッチで
あり、VMの走行のスタートを指示する命令でセットさ
れ、割り込み等の特定の要因により、ホスト計算機に制
御が移る際にリセットされる。また、アドレス変換モー
ド判定ラッチ11は、PSW内にあるアドレス変換モードラ
ッチであり、アドレス変換モード判定ラッチ12は、PSW
内にあるアドレス変換機構がサポートされているか否か
を示すラッチである。これらのラッチ11、12は、ホスト
計算機の走行中にはホスト計算機のPSWの内容が格納さ
れ、VMの走行中にはVMのPSWの内容が格納される。
そして、これらのラッチ11、12の両方が共に“1"にセ
ットされている場合、アドレス変換モードがオンとな
る。従って、これらのラッチ11、12の出力の論理積回路
20を介した信号と、ラッチ10の出力とを論理和回路21を
介した出力“0"、“1"は、それぞれ、アドレス変換モー
ドのオフ、オンの判定結果を示し、信号線30を介してメ
モリ管理ユニット60に送られる。
ットされている場合、アドレス変換モードがオンとな
る。従って、これらのラッチ11、12の出力の論理積回路
20を介した信号と、ラッチ10の出力とを論理和回路21を
介した出力“0"、“1"は、それぞれ、アドレス変換モー
ドのオフ、オンの判定結果を示し、信号線30を介してメ
モリ管理ユニット60に送られる。
VMが走行中、ラッチ10は、“1"にセットされており、
ラッチ11、12の内容で示されるVMのアドレス変換モード
によらず、常に、アドレス変換モードがオンである判定
が、信号線30を介してメモリ管理ユニット60に送られ
る。
ラッチ11、12の内容で示されるVMのアドレス変換モード
によらず、常に、アドレス変換モードがオンである判定
が、信号線30を介してメモリ管理ユニット60に送られ
る。
メモリ80に対するアクセス要求があると、信号線30上
のアドレス変換モードの判定結果が調べられ、その内容
がオフの場合、メモリ管理ユニット60は、信号線31から
与えられる論理アドレスをそのままメモリの実アドレス
としてメモリ80をアクセスする。また、信号線30上のア
ドレス変換モードの判定結果の内容がオンの場合、信号
線31上の論理アドレスが、アドレス変換バッファ70内に
登録されているか否かが調べられる。
のアドレス変換モードの判定結果が調べられ、その内容
がオフの場合、メモリ管理ユニット60は、信号線31から
与えられる論理アドレスをそのままメモリの実アドレス
としてメモリ80をアクセスする。また、信号線30上のア
ドレス変換モードの判定結果の内容がオンの場合、信号
線31上の論理アドレスが、アドレス変換バッファ70内に
登録されているか否かが調べられる。
アドレス変換バッファ70は、論理アドレスが登録され
ている場合、該論理アドレスに対応する実アドレスを出
力し、メモリ管理ユニット60は、この実アドレスにより
メモリ80をアクセスする。アドレス変換バッファ70に、
論理アドレスが登録されていない場合、メモリ管理ユニ
ット60は、アドレス変換起動回路40を介してマイクロプ
ログラム50を起動し、マイクロプログラム50は、仮想計
算機の属性に応じたアドレス変換処理を実行する。
ている場合、該論理アドレスに対応する実アドレスを出
力し、メモリ管理ユニット60は、この実アドレスにより
メモリ80をアクセスする。アドレス変換バッファ70に、
論理アドレスが登録されていない場合、メモリ管理ユニ
ット60は、アドレス変換起動回路40を介してマイクロプ
ログラム50を起動し、マイクロプログラム50は、仮想計
算機の属性に応じたアドレス変換処理を実行する。
マイクロプログラム50は、次のように動作してアドレ
ス変換処理を実行する。
ス変換処理を実行する。
すなわち、ページ可能VMであって、アドレス変換モー
ドがオフのとき、VMの論理アドレスに対して主記憶開始
番地の加算を行い、さらに、ホスト計算機のDAT処理を
行うことによりメモリ80の実アドレスを求める。
ドがオフのとき、VMの論理アドレスに対して主記憶開始
番地の加算を行い、さらに、ホスト計算機のDAT処理を
行うことによりメモリ80の実アドレスを求める。
ページ可能VMであって、アドレス変換モードがオンの
とき、VMの論理アドレスに対してVMのDAT処理を行い、
その結果に対して主記憶開始番地の加算を行い、さら
に、ホスト計算機のDAT処理を行うことによりメモリ80
の実アドレスを求める。
とき、VMの論理アドレスに対してVMのDAT処理を行い、
その結果に対して主記憶開始番地の加算を行い、さら
に、ホスト計算機のDAT処理を行うことによりメモリ80
の実アドレスを求める。
常駐VMであって、アドレス変換モードがオフのとき、
VMの論理アドレスに対して主記憶開始番地の加算を行
い、さらに、ホスト計算機のDAT処理を行うことにより
メモリ80の実アドレスを求める。
VMの論理アドレスに対して主記憶開始番地の加算を行
い、さらに、ホスト計算機のDAT処理を行うことにより
メモリ80の実アドレスを求める。
常駐VMであって、アドレス変換モードがオンのとき、
VMの論理アドレスに対してVMの論理アドレスに対してVM
のDAT処理を行い、その結果に対して主記憶開始番地の
加算を行ことによりメモリ80の実アドレスを得る。
VMの論理アドレスに対してVMの論理アドレスに対してVM
のDAT処理を行い、その結果に対して主記憶開始番地の
加算を行ことによりメモリ80の実アドレスを得る。
前述のようにして、マイクロプログラム50により求め
られた実アドレスは、対応する論理アドレス、空間識別
子、VM識別子及びアドレス変換モード識別子と共に、ア
ドレス変換バッファ70に登録され、メモリ80のアクセス
のために使用される。
られた実アドレスは、対応する論理アドレス、空間識別
子、VM識別子及びアドレス変換モード識別子と共に、ア
ドレス変換バッファ70に登録され、メモリ80のアクセス
のために使用される。
前述した本発明の実施例によれば、VMのアドレス変換
を、マイクロプログラムを利用して実行することができ
るので、ハードウエアのわずかな増加のみで、VMのアド
レス変換装置を構成することができ、特に、ハードウエ
ア量の制限が厳しい中、小型の計算機を用いて容易に仮
想計算機を実現することが可能となる。
を、マイクロプログラムを利用して実行することができ
るので、ハードウエアのわずかな増加のみで、VMのアド
レス変換装置を構成することができ、特に、ハードウエ
ア量の制限が厳しい中、小型の計算機を用いて容易に仮
想計算機を実現することが可能となる。
［発明の効果］ 以上説明したように本発明によれば、少ないハードウ
エアにより、仮想計算機のアドレス変換装置を実現する
ことができる。
エアにより、仮想計算機のアドレス変換装置を実現する
ことができる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は従来技術による常駐VMのアドレス変換装置の構成
を示すブロック図である。 10……VM走行判定ラッチ、11、12……アドレス変換モー
ド判定ラッチ、40……アドレス変換起動回路、50……マ
イクロプログラム、60……メモリ管理ユニット、70……
アドレス変換バッファ、80……メモリ、100……セグメ
ントテーブルオリジンレジスタ（STO）、110……主記憶
開始番地レジスタ（MSORGR）、120……論理アドレスレ
ジスタ（LAR）、130、132、134……３入力加算器、140
……セグメントテーブル（ST）、145……ページテーブ
ル（PT）、150……実アドレスレジスタ。
２図は従来技術による常駐VMのアドレス変換装置の構成
を示すブロック図である。 10……VM走行判定ラッチ、11、12……アドレス変換モー
ド判定ラッチ、40……アドレス変換起動回路、50……マ
イクロプログラム、60……メモリ管理ユニット、70……
アドレス変換バッファ、80……メモリ、100……セグメ
ントテーブルオリジンレジスタ（STO）、110……主記憶
開始番地レジスタ（MSORGR）、120……論理アドレスレ
ジスタ（LAR）、130、132、134……３入力加算器、140
……セグメントテーブル（ST）、145……ページテーブ
ル（PT）、150……実アドレスレジスタ。
Claims (1)
- 【請求項１】アドレス変換モードのオン、オフを判定す
る手段を有し、アドレス変換モードがオンであるとき
に、論理アドレスによるメモリアクセスで、アドレス変
換バッファ内に該論理アドレスに対応する実アドレス、
または、絶対アドレスが格納されていない場合に、マイ
クロプログラムを起動してアドレス変換処理を行う計算
機システムであって、実計算機の絶対アドレス空間の連
続した部分空間を仮想計算機の主記憶として与え、仮想
計算機の論理アドレスを、動的アドレス変換と主記憶開
始番地の加算とにより実アドレスに変換する仮想計算機
システムにおいて、仮想計算機が走行中であることを判
定する手段と、該判定手段が、仮想計算機が走行中であ
ると判定している場合に、仮想計算機のアドレス変換モ
ードのオン、オフにかかわらず、マイクロプログラムに
より、主記憶開始番地の加算を行う手段とを備えること
を特徴とするアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01279691A JP3125790B2 (ja) | 1989-10-30 | 1989-10-30 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01279691A JP3125790B2 (ja) | 1989-10-30 | 1989-10-30 | アドレス変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142546A JPH03142546A (ja) | 1991-06-18 |
| JP3125790B2 true JP3125790B2 (ja) | 2001-01-22 |
Family
ID=17614530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01279691A Expired - Fee Related JP3125790B2 (ja) | 1989-10-30 | 1989-10-30 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3125790B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007122305A (ja) * | 2005-10-27 | 2007-05-17 | Hitachi Ltd | 仮想計算機システム |
-
1989
- 1989-10-30 JP JP01279691A patent/JP3125790B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03142546A (ja) | 1991-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |