JPS63180171A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ベクトルユニットのように、命令実行を無効化したとき
直前の命令の実行状態に戻すことが困難なため命令実行
無効化機能をもたないユニットに対して、命令実行無効
化が必要となるアドレス変換例外（ページフォルト）を
発生させないように、主記憶と拡張記憶との両方を直接
アクセス可能にした。

〔産業上の利用分野〕

本発明は、主記憶の外に拡張記憶をもつ情報処理装置に
関するものであり、特にその中でも命令実行無効化機能
をもたないユニットについての記憶アクセス方式に関す
る。

（従来の技術〕 ある命令の実行途中にある特定の例外を検出した場合、
その命令の実行直前の状態に戻せる機能がある。これは
、命令実行の無効化 （Ｎｕｌｌｉｆｉｃａｔｉｏｎ）機能と呼ばれる。即ち
、その命令が実行されなかった場合と同じ状態にプログ
ラムからアクセス可能なレジスタ類を復元出来る機能で
ある。

具体例としては、アドレス変換に於けるアドレス変換例
外の検出時に、この命令実行の無効化機能が起動される
。記憶装置に対するアクセスがアドレス変換例外を検出
すると、その命令からの再実行が可能な様に無効化が行
なわれた後にアドレス変換例外の割込みが発生し、Ｏ８
に対して通知される。Ｏ８はアドレス変換例外を発生し
たアドレス空間を外部記憶装置から記憶装置にロードし
、命令の再実行を行う。

これを可能にするには、アドレス変換例外の検出時に、
プログラムからアクセス可能なレジスタ類を復元出来る
と共に、ＰＳＷの命令カウンタ部もアドレス変換例外を
発生させた命令を示す様に戻せなくてはならない。

このような命令実行の無効化機能は、処理装置によりそ
なえているものとそなえていないものとがある。

一般の汎用計算機は殆んどがこの機能をそなえており、
また第５図に示すベクトル処理装置などの専用計算機の
場合も、そのスカラユニットやフロントエンドプロセッ
サは、この機能をそなえている。しかし、ベクトルユニ
ットでは、この無効化機能をそなえていない場合が多い
、それは、ベクトルユニットの場合、その高速性を活か
すため命令の並列実行や追い越し実行を行なっていて、
命令実行を無効化したときには、一般に直前の命令の実
行状態に復元できないからである。

すなわち、ベクトルユニットに命令実行の無効化機能を
設けるには、命令の並列実行や追い越し実行をやめなけ
ればならず、他方、命令実行の無効化機能を設けない場
合には、アドレス変換例外を発生させないよう、予めア
クセス領域の全てを、主記憶装置上にロードして置く必
要があった。

〔発明が解決しようとする問題点〕

従来の情報処理装置では、処理ユニ７）が命令実行の無
効化機能をもたずに高速動作可能であるためには、アク
セス領域を全て主記憶装置上に置かなければならなかっ
た。このため、仮想アドレス空間を、実主記憶装置の７
ドレス空間以上に大きくとることができないという問題
があった。

また処理ユニットに、命令実行の無効化機能をもたせた
場合、仮想アドレス空間を実主記憶装置のアドレス空間
よりも大きくとることが可能であったが、性能的に制約
されるという問題があった。

〔問題点を解決するための手段〕

本発明は、最近の計算機の多くが、主記憶装置とは別に
アクセス時間は少し遅いが大容量の拡張記憶装置をそな
えていることに着目し、命令実行の無効化機能をもたな
い処理ユニットのアクセス領域が主記憶装置上になくと
も、拡張記憶装置上にあればアドレス変換例外とならな
いようにしたものである。すなわち本発明では処理ユニ
７Ｆの仮想アドレス空間を、拡張記憶装置のアドレス空
間まで拡げることを可能にしたものである。

第１図に、本発明の基本構成を示す。

第１図において、 ｌは、主記憶装置を構成する単一または複数の第１記憶
装置である。

２は、拡張記憶装置を構成する単一または複数の第２記
憶装置であり、実アドレス空間上で第１記憶装置とは異
なる領域を割り付けられている。

３は、第１記憶装置１および第２記憶装置２に対するア
クセス要求を処理する記憶アクセス制御装置である。

４は、スカラユニットのように命令実行の無効化機能を
もつ単一または複数の第１処理装置であ５は、命令実行
の無効化機能をもたない単一または複数の第２処理装置
である。

６は、チャネル装置である。

７は、ディスク装置のような入出力装置である。

８は、第１処理装置４、第２処理装置５、チャネル装置
６等からのアクセス要求の競合を調整し、１つのアクセ
ス要求を選択して第１記憶装置ｌへ送る選択回路である
。

９は、第２処理装置５からのアクセス要求の仮想アドレ
スに対応する領域が、第１記憶装置ｌ上にあるか第２記
憶装置２上にあるかを判別し、その結果にしたがってそ
のアクセス要求を選択回路８あるいは、第２記憶装置２
へ供給する切換回路である。

〔作用〕

第１図に示された本発明の構成によれば、命令実行の無
効化機能をもつ第１処理装置４からのアクセス要求につ
いては、記憶アクセス制御装置３の選択回路８を介して
、常に第１記憶装置１のみを対象としてアクセス制御さ
れる。

したがって、そのアクセス要求にともなう仮想アドレス
が第１記憶装置１上にない場合には、第１処理装置４に
おける動的アドレス変換の際にアドレス変換例外となり
、割り込みが発生して、その命令実行の無効化が行なわ
れる。そしてこの後該当するアドレス領域（ページ）を
第２記憶装置２から第１記憶装置ｌヘページインし、無
効化した命令の再実行が行なわれる。

これに対して、命令実行の無効化機能をもたない第２処
理装置５からのアクセス要求については、記憶アクセス
制御装置３の切換回路９により、第１記憶装置１と第２
記憶装置２の両方を対象とするアクセス制御が行なわれ
る。

すなわち、第２処理装置５におけるアクセス要求にとも
なう仮想アドレスは、第２処理装置５で実アドレスに変
換された後、切換回路９で第１記憶装置１と第２記憶装
置２とのいずれに該当する領域が存在するかが判別され
、第１記憶装置あるいは第２記憶装置をアクセスさせる
ように制御する。

これにより第２処理装置５は、命令実行の無効化機能を
そなえていないとしても、第１記憶装置ｌと第２記憶装
置２の容量により許容される比較的大きい仮想アドレス
空間の範囲内で、アドレス変換例外を生じさせることな
く、高速性能を活かした処理が可能にされる。

〔実施例〕

次に実施例を用いて、第１図に示されている本発明の構
成の詳細を説明する。

第２図は、本発明実施例によるｎＭＢの実アドレス空間
の構成を示す１図示の例では、第１図の第１記憶装置ｌ
および第２記憶装置２の各実アドレス領域は、連続して
割り付けられている。

第１図の第１処理装置４は、第１記憶装置１の実アドレ
ス領域のみをアクセスすることが可能にされ、第２処理
装置５は、第１記憶装置１および第２記憶装置２の両方
の実アドレス領域をアクセスすることが可能にされる。

第３図は、第２処理装置５におけるアドレス変換機構の
実施例構成を示す。

図において、１０は、仮想アドレスを一時的に保持する
仮想アドレスレジスタＬＡＲである。

１１は、この仮想アドレスレジスタＬＡＲの内容が有効
か無効かを示す情報が設定される有効フラグである。

１２はアドレス変換レジスタであり、１３の仮想アドレ
スおよび１４の実アドレスからなる変換対データと、１
５の有効フラグとからなるテーブルを保持する。

１６は、アドレス変換レジスタ１２から読み出された実
アドレスを一時的に保持する実アドレスレジスタＭＳＡ
Ｒである。

１７は、実アドレスレジスタＭＳＡＲ１６の内容の有効
性を示す有効であり、アクセス要求有効信号として使用
される。

１８は、仮想アドレスレジスタＬＡＲＩ　Ｏ内の仮想ア
ドレスと一致する仮想アドレスをもつ変換対がアドレス
変換レジスタ１２中にあるとき一致出力を出す一致回路
である。

１９は、仮想アドレスレジスタＬＡＲ１０のを効フラグ
１１と、一致回路１８の出力と、一致を検出した変換対
のを効フラグ１５とが全て“１”（オン）であるときを
検出するＡＮＤ回路である。

このＡＮＤ回路１９の出力が“１″のとき、アクセス要
求のを効フラグ１７は“１″に設定される。

動作において、第２処理装置ｆｓ内に記憶へのアクセス
要求が生じると、その仮想アドレスが仮想アドレスレジ
スタＬＡＲ１０に設定され、有効フラグ１１は“１”に
設定される。

次に、仮想アドレスレジスタＬＡＲＩＯの仮想アドレス
を用いてアドレス変換レジスタ１２を検索し、該当する
変換対の実アドレスが実アドレスレジスタＭＳＡＲ１６
に設定さ−れ、有効フラグ１７が１″に設定される。

実アドレスレジスタＭＳＡＲ１６の実アドレスは、有効
フラグ１７の出力のアクセス要求有効信号とともに、記
憶アクセス制御装置へ送出される。

実アドレスの上位１ピントないし数ビットは、第２図の
実アドレス空間を、第１記憶装ＷＳＩ域と第２記憶装置
領域とに切り分ける情報として使用される。

第４図は、第１図に示されている記憶アクセス制御装置
３内の切換回路９の実施例構成を示したものである。

第４図において、２０は実アドレスレジスタ、２１は有
効フラグ、２２は全零検出回路、２３および２４は２人
力のＡＮＤ回路である。

動作において、第３図の実アドレスレジスタＭＳＡＲ１
６および有効フラグ１７からそれぞれ出力される実アド
レスおよびアクセス要求有効信号は、それぞれ第４図の
実アドレスレジスタ２０および有効フラグ２１に設定さ
れる。

全零検出回路２２は、実アドレスレジスタ２０の所定の
上位ビット、すなわち実アドレス空間上で第１記憶装置
領域と第２記憶装置領域とを切り分けるための１つある
いは複数の上位ビット、が全で零であるか否かを検出し
、全て零である場合はＡＮＤ回路２３への出力を１１２
とし、その他の場合はＡＮＤ回路２４への出力を“ｌ”
とする。

ここで有効フラグ２１のアクセス要求信号が“１″　（
有効）であれば、２つの入力が′１”となった一方のＡ
ＮＤ回路のみが１”を出力する。

ＡＮＤ回路２３が“１”を出力したとき、実アドレスは
第１記憶装置１上にあり、この′ｌ″出力はアクセス要
求信号として第１図の選択回路８に送られる。

またＡＮＤ回路２４が″１１を出力したとき、実アドレ
スは第２記憶装置２上にあり、この“ド出力は、第２記
憶装置２に対するアクセス要求信号として第２記憶装置
へ直接送られる。

〔発明の効果〕

従来、ベクトルユニットのように命令の並列実行や追い
越し実行によって処理の効率化を図ることが望ましい処
理装置では、命令実行の無効化機能をもつことができな
いため、仮想アドレス空間の大きさが、主記憶装置の実
アドレス空間の太きさによって制約されていたが、本発
明によれば、拡張記憶装置の実アドレス空間を加えた大
きさまで拡げることが可能となるため、システム性能の
向上を図ることができる。拡張記憶装置には主記憶装置
よりも速度は遅いが、大容量のものが用いられる。本発
明のを幼性は、拡張記憶装置の記憶容量が大きい程高い
ものとなる。

【図面の簡単な説明】

第１図は本発明の基本構成を示す図、第２図は実アドレ
ス空間の構成を示す図、第３図は第２処理装置における
アドレス変換機構の実施例構成図、第４図は記憶アクセ
ス制御装置における切換回路の実施例構成を示す図、第
５図は一般的なベクトルユニット処理装置の構成を示す
図である。 第１図中、 １：第１記憶装置 ２：第２記憶装置 ３：記憶アクセス制御装置 ４：第１処理装置 ５：第２処理装置 ９：切換回路

Claims (1)

1. 【特許請求の範囲】 命令実行の無効化機能を持つ１つないし複数の第１処理
   装置（４）と、 命令実行の無効化機能を持たない１つないし複数の第２
   処理装置（５）と、 第１の処理装置と第２の処理装置の両者から直接アクセ
   ス可能な１つないし複数の第１記憶装置（１）と、 第２の処理装置から直接アクセス可能な１つないし複数
   の第２記憶装置（２）と、 第１記憶装置（１）及び第２記憶装置（２）と、第１処
   置装置（４）及び第２処理装置（５）とを接続する記憶
   アクセス制御装置（３）とをそなえた情報処理装置にお
   いて、 記憶アクセス制御装置（３）は、第２処理装置（５）か
   らのアクセス要求を第１記憶装置（１）又は第２記憶装
   置（２）のいずれかに切り換える切換回路（９）を有し
   、第２処理装置（５）からのアクセス要求に伴うアクセ
   スアドレスに基づいて、アクセス先を第１記憶装置（１
   ）あるいは第２記憶装置（２）のいずれか一方に設定す
   ることを特徴とする情報処理装置。