JPH01269128A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH01269128A JPH01269128A JP9861888A JP9861888A JPH01269128A JP H01269128 A JPH01269128 A JP H01269128A JP 9861888 A JP9861888 A JP 9861888A JP 9861888 A JP9861888 A JP 9861888A JP H01269128 A JPH01269128 A JP H01269128A
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- JP
- Japan
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- data
- ram
- rom
- bus
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- Pending
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- 238000000034 method Methods 0.000 description 7
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 4
- 101150046378 RAM1 gene Proteins 0.000 description 4
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、プログラム実行時の作業領域、および変数領
域等のデータ領域に記憶されているデータを、プログラ
ムデータとして実行可能としたマイクロコンピュータに
関するものである。
域等のデータ領域に記憶されているデータを、プログラ
ムデータとして実行可能としたマイクロコンピュータに
関するものである。
従来の技術
従来のマイクロコンピュータは、内容の書きかえ不可の
ROMが内蔵され、そのROM内のプログラムデータに
より制御が行われていた。
ROMが内蔵され、そのROM内のプログラムデータに
より制御が行われていた。
以下に、従来のワンチップマイクロコンピュータのメモ
リ回路について説明する。第2図は、従来のワンチップ
マイクロコンピュータのメモリ配置図である。第2図に
おいて、9はROM、1はRAM、2はR,A Mアド
レスバス、3はROMアドレスバス、4はRAMアドレ
スバス、5はRAMデータバス、10は命令デコーダで
ある。
リ回路について説明する。第2図は、従来のワンチップ
マイクロコンピュータのメモリ配置図である。第2図に
おいて、9はROM、1はRAM、2はR,A Mアド
レスバス、3はROMアドレスバス、4はRAMアドレ
スバス、5はRAMデータバス、10は命令デコーダで
ある。
ROM9は、そのプログラムデータがROMデータバス
3を介して命令デコーダ10に入力するように接続され
、RAMIは、RAMデータバス5が接続されていた。
3を介して命令デコーダ10に入力するように接続され
、RAMIは、RAMデータバス5が接続されていた。
まず、プログラムが実行されるまでの過程を示す。
最初の動作として、アドレス信号がROMアドレスバス
2に転送された後、実行すべきプログラムデータがRO
M9から読み出され、ROMデータバス3を介して命令
デコーダ10に送られ、解読、実行される。
2に転送された後、実行すべきプログラムデータがRO
M9から読み出され、ROMデータバス3を介して命令
デコーダ10に送られ、解読、実行される。
次に、RAM1内のデータを読み出す過程を示す。
最初の動作として、アドレス信号がRAMアドレスバス
4に転送される。その結果、RAMIの読み出しが行な
われ、そのデータがRAMデータバス5に転送される。
4に転送される。その結果、RAMIの読み出しが行な
われ、そのデータがRAMデータバス5に転送される。
次にRAMIにデータを書き込む過程を示す。
書き込むためのアドレス信号がRAMアドレスバス4に
転送されると共に、書き込むデータがRAMデータバス
5を介してRAMIに転送され書き込まれる。
転送されると共に、書き込むデータがRAMデータバス
5を介してRAMIに転送され書き込まれる。
このように、バーバードアーキテクチャ−の採用された
ワンチップマイクロコンピュータでは、命令デコーダ1
0にROM9内のデータのみが転送されるように構成さ
れていた。
ワンチップマイクロコンピュータでは、命令デコーダ1
0にROM9内のデータのみが転送されるように構成さ
れていた。
したがって、ROM9は、プログラムデータ、RAMI
はプログラム実行時の作業領域、および変数領域等のデ
ータ領域であり、両者は明確に区別されて扱われてきた
、また、プログラムデータはROM9に書き込まれてい
るため、ワンチップマイクロコンピュータのハードウェ
アの仕様を決定し、そのチップを作製する際にプログラ
ムデータは完成されていなければならなかった。
はプログラム実行時の作業領域、および変数領域等のデ
ータ領域であり、両者は明確に区別されて扱われてきた
、また、プログラムデータはROM9に書き込まれてい
るため、ワンチップマイクロコンピュータのハードウェ
アの仕様を決定し、そのチップを作製する際にプログラ
ムデータは完成されていなければならなかった。
発明が解決しようとする課題
しかしながら、上記の構成では、プログラムデータはR
OM上に書き込まれているため、ワンチップマイクロコ
ンピュータとして完成されてしまえばそのプログラムの
改変はできないという問題点を有していた。すなわち、
ワンチップマイクロコンピュータのROM上に書き込ま
れたプログラムデータを変更する場合、全体の変更を行
なうときは当然のことながら、一部の変更、修正、ある
いは追加を行なうときでさえも、ROM全体を差し替え
る必要があり、新たにワンチップマイクロコンピュータ
の作製を行なわなければならず、長時間を費さなければ
ならなかった。したがって、プログラムが変更されるた
びに、ハードウェアの変更をしなければならないという
問題点も有していた。
OM上に書き込まれているため、ワンチップマイクロコ
ンピュータとして完成されてしまえばそのプログラムの
改変はできないという問題点を有していた。すなわち、
ワンチップマイクロコンピュータのROM上に書き込ま
れたプログラムデータを変更する場合、全体の変更を行
なうときは当然のことながら、一部の変更、修正、ある
いは追加を行なうときでさえも、ROM全体を差し替え
る必要があり、新たにワンチップマイクロコンピュータ
の作製を行なわなければならず、長時間を費さなければ
ならなかった。したがって、プログラムが変更されるた
びに、ハードウェアの変更をしなければならないという
問題点も有していた。
また、ROM9とRAMIの読み出し動作が異なり、R
AMIに書き込まれた内容は、命令デコーダ1oに転送
されないため、プログラムデータはRA M’lに記憶
できないという問題点も有していた。
AMIに書き込まれた内容は、命令デコーダ1oに転送
されないため、プログラムデータはRA M’lに記憶
できないという問題点も有していた。
本発明は上記従来例の問題点を解決するもので、ハード
ウェアの変更なしに、プログラムに柔軟性と汎用性を持
たせたマイクロコンピュータの提供を目的とする。
ウェアの変更なしに、プログラムに柔軟性と汎用性を持
たせたマイクロコンピュータの提供を目的とする。
課題を解決するための手段
この目的を達成するために、本発明のマイクロコンピュ
ータは、RAMに2つの制御回路を備え、第1の制御回
路は、RAMアドレスバスとR,OMアドレスバスの両
方のアドレスバスが接続され、そのアドレス信号をRA
Mに転送すると共に、RAMアドレスバスおよびROM
アドレスバスのどちらのアドレスバスからアドレス信号
が転送されたかの判定を行ない、第2の制御回路は、第
1の制御回路を介してRAMに転送されたアドレス信号
によるRAM読み出しデータを、第1の制御回路の判定
結果から、アドレス信号がROMアドレスバスから転送
されたという判定のときに、通常のデータ出刃先である
RAMデータバスからROMデータバスに切り替えを行
なう、それぞれの機能をもち、加えて、RAM読み出し
データをプログラムデータとして解読、実行できる命令
デコーダを備えた回路構成である。
ータは、RAMに2つの制御回路を備え、第1の制御回
路は、RAMアドレスバスとR,OMアドレスバスの両
方のアドレスバスが接続され、そのアドレス信号をRA
Mに転送すると共に、RAMアドレスバスおよびROM
アドレスバスのどちらのアドレスバスからアドレス信号
が転送されたかの判定を行ない、第2の制御回路は、第
1の制御回路を介してRAMに転送されたアドレス信号
によるRAM読み出しデータを、第1の制御回路の判定
結果から、アドレス信号がROMアドレスバスから転送
されたという判定のときに、通常のデータ出刃先である
RAMデータバスからROMデータバスに切り替えを行
なう、それぞれの機能をもち、加えて、RAM読み出し
データをプログラムデータとして解読、実行できる命令
デコーダを備えた回路構成である。
作用
この構成により、プログラムデータの格納場所として、
ROMを使用する以外に、RAMも使用可能となる。
ROMを使用する以外に、RAMも使用可能となる。
上記RAMに格納されているプログラムデータは、ワン
チップマイクロコンピュータのハードウェア決定後、つ
まりROMのプログラムの完成後にも追加が可能であり
、その内容を任意のデータの書き換えが行なえるという
RAMの長所を利用して変更、修正が容易にできる。す
なわち、RAMとROMの2つの領域で、一つのまとま
ったプログラムにできるため、プログラム全体から見る
と、そのプログラムの対応性が飛躍的に向上する。
チップマイクロコンピュータのハードウェア決定後、つ
まりROMのプログラムの完成後にも追加が可能であり
、その内容を任意のデータの書き換えが行なえるという
RAMの長所を利用して変更、修正が容易にできる。す
なわち、RAMとROMの2つの領域で、一つのまとま
ったプログラムにできるため、プログラム全体から見る
と、そのプログラムの対応性が飛躍的に向上する。
実施例
以下に本発明の実施例について図面を参照しながら説明
する。
する。
第1図は本発明実施例のワンチップマイクロコンピュー
タのメモリ構成を示すものである。
タのメモリ構成を示すものである。
第1図において、1はRAM、2はROMアドレスバス
、3はROMデータバス、4はRAMアドレスバス、5
はRAMデータバス、6は制御線である。7は第1の制
御回路であり、ROMアドレスバス2、またはRAMア
ドレスバス4からアドレス信号を受け、RAMIにアド
レス信号を転送すると共に、制御線6にアドレス信号が
、RAMアドレスバス4または、ROMアドレスバス2
のどちらが選ばれたのかを判定し、その結果を送出する
。8は第2の制御回路であり、RAM1の読み出しデー
タをデータバスに転送する際に、制御回路7の結果に基
づいて、ROMデータバス3、あるいはRAMデータバ
ス5に転送先を切り替える。9はROM、10は命令デ
コーダである。
、3はROMデータバス、4はRAMアドレスバス、5
はRAMデータバス、6は制御線である。7は第1の制
御回路であり、ROMアドレスバス2、またはRAMア
ドレスバス4からアドレス信号を受け、RAMIにアド
レス信号を転送すると共に、制御線6にアドレス信号が
、RAMアドレスバス4または、ROMアドレスバス2
のどちらが選ばれたのかを判定し、その結果を送出する
。8は第2の制御回路であり、RAM1の読み出しデー
タをデータバスに転送する際に、制御回路7の結果に基
づいて、ROMデータバス3、あるいはRAMデータバ
ス5に転送先を切り替える。9はROM、10は命令デ
コーダである。
RAM1は、通常の読み出し、書き込みが可能である上
に、ROMアドレスバス2を介してアドレス信号が転送
されてきた場合、その読み出しデータを、ROMデータ
バス5に転送できる制御回路8に接続されており、プロ
グラムデータを記憶できる領域である。
に、ROMアドレスバス2を介してアドレス信号が転送
されてきた場合、その読み出しデータを、ROMデータ
バス5に転送できる制御回路8に接続されており、プロ
グラムデータを記憶できる領域である。
まずRAM1にプログラムが記憶されるまでの過程を示
す。
す。
RAMIにデータを書き込むためのアドレス信号がRA
Mアドレスバス4および制御回路7を介してRAM1に
転送されると同時に、プログラムデータが、外部記憶装
置等を介して、RAMデータバス5、制御回路8、RA
M1の順に転送され、RAM1に書き込まれる。
Mアドレスバス4および制御回路7を介してRAM1に
転送されると同時に、プログラムデータが、外部記憶装
置等を介して、RAMデータバス5、制御回路8、RA
M1の順に転送され、RAM1に書き込まれる。
次に、RAMI内のプログラムが実行されるまでの過程
を示す。最初にプログラムを読み出すためのアドレス信
号がROMアドレスバス2、制御・ 回路7を介し
て、RAMIに転送される。制御回路7は、アドレスバ
スとしてROMアドレスバス2が選ばれたという判定結
果を制御線6を介して、制御回路8に送出する。制御回
路8は、制御回路7の判定結果に基づき、RAMIの出
力線をRAMデータバス5からROMデータバス23に
切り換え、RAMIの読み出しデータをROMデータバ
ス3に転送する。読み出しプログラムデータは命令デコ
ーダ10に送られ、解読、実行される。
を示す。最初にプログラムを読み出すためのアドレス信
号がROMアドレスバス2、制御・ 回路7を介し
て、RAMIに転送される。制御回路7は、アドレスバ
スとしてROMアドレスバス2が選ばれたという判定結
果を制御線6を介して、制御回路8に送出する。制御回
路8は、制御回路7の判定結果に基づき、RAMIの出
力線をRAMデータバス5からROMデータバス23に
切り換え、RAMIの読み出しデータをROMデータバ
ス3に転送する。読み出しプログラムデータは命令デコ
ーダ10に送られ、解読、実行される。
RAM1を通常のRAMとして用いる時のデータの書き
込み読み出し過程は、書き込み時の場合、前述のプログ
ラムデータ書き込みと同様にRAMIに書き込むための
アドレス信号が、RAMアドレスバス4および制御回路
7を介してRAMIに転送されると同時に、書き込まれ
るデータが、RAMデータバス5、および制御回路8を
介してRAM1に転送され書き込まれる。読み出しの場
合は、ROM9またはRAM1内のプログラムに基づき
、RAMI内のデータを読み出すためのアドレス信号が
、RAMアドレスバス4、および制御回路7を介してR
AM1に転送され、制御回路7はアドレスバスとして、
RAMアドレスバス4が選ばれたという判定結果を制御
線6を介して制御回路8に送出する。制御回路8は、制
御回路7の判定結果に基づき、RAM1の読み出しデー
タを、RAMデータバス5に転送する。
込み読み出し過程は、書き込み時の場合、前述のプログ
ラムデータ書き込みと同様にRAMIに書き込むための
アドレス信号が、RAMアドレスバス4および制御回路
7を介してRAMIに転送されると同時に、書き込まれ
るデータが、RAMデータバス5、および制御回路8を
介してRAM1に転送され書き込まれる。読み出しの場
合は、ROM9またはRAM1内のプログラムに基づき
、RAMI内のデータを読み出すためのアドレス信号が
、RAMアドレスバス4、および制御回路7を介してR
AM1に転送され、制御回路7はアドレスバスとして、
RAMアドレスバス4が選ばれたという判定結果を制御
線6を介して制御回路8に送出する。制御回路8は、制
御回路7の判定結果に基づき、RAM1の読み出しデー
タを、RAMデータバス5に転送する。
次に、ROMQ内のプログラムが実行されるまでの過程
を示す。プログラムを読み出すためのアドレス信号がR
OMアドレスバス2を介して、ROM9に転送される6
読み出されたROMQ内のプログラムデータは、ROM
データバス3を介して命令デコーダ10に転送され実行
される。
を示す。プログラムを読み出すためのアドレス信号がR
OMアドレスバス2を介して、ROM9に転送される6
読み出されたROMQ内のプログラムデータは、ROM
データバス3を介して命令デコーダ10に転送され実行
される。
以上のように、本実施例によれば、一つのプログラムを
ROM9とRAMIに分割して記憶することが可能とな
り、RAMI上のプログラムは、書き換えが自由自在で
あり、修正、変更が容易に行え、内蔵ROM9のプログ
ラム以外に追加メモリとしての利用が可能となり、使用
用途に合わせて、プログラムに柔軟性を持たせられ対応
性が拡張される。あるいは、プログラム作成者もプログ
ラム開発に合わせて、直ちに、その動作を確認できると
いう長所も持っている。
ROM9とRAMIに分割して記憶することが可能とな
り、RAMI上のプログラムは、書き換えが自由自在で
あり、修正、変更が容易に行え、内蔵ROM9のプログ
ラム以外に追加メモリとしての利用が可能となり、使用
用途に合わせて、プログラムに柔軟性を持たせられ対応
性が拡張される。あるいは、プログラム作成者もプログ
ラム開発に合わせて、直ちに、その動作を確認できると
いう長所も持っている。
なお、ROM9とRAM1のプログラムが記憶できる領
域の大きさについても、この領域の大きさの比は任意で
あり、どちらが大きくなっても問題ない。極端な例では
、ROM9には、初期化、および外部からプログラムデ
ータをRAM1に書き込み、そのプログラムに制御を移
すという内容のプログラムデータだけでよく、主要な処
理過程のプログラムデータは、全てRAMI空間上にあ
っても、なんら差しつかえない。
域の大きさについても、この領域の大きさの比は任意で
あり、どちらが大きくなっても問題ない。極端な例では
、ROM9には、初期化、および外部からプログラムデ
ータをRAM1に書き込み、そのプログラムに制御を移
すという内容のプログラムデータだけでよく、主要な処
理過程のプログラムデータは、全てRAMI空間上にあ
っても、なんら差しつかえない。
また、ROM9およびRAMIに対する読み出し、書き
込みのアクセスタイミングが異なる構造を有するワンチ
ップマイクロコンピュータにおいて、RAMI内のプロ
グラムデータをROMデータバス3に出力する場合、R
AMアクセスタイミングからROMアクセスタイミング
に制御回路8がタイミングの切り替えを行ない、RAM
の出力をROMデータとして扱うことができる。
込みのアクセスタイミングが異なる構造を有するワンチ
ップマイクロコンピュータにおいて、RAMI内のプロ
グラムデータをROMデータバス3に出力する場合、R
AMアクセスタイミングからROMアクセスタイミング
に制御回路8がタイミングの切り替えを行ない、RAM
の出力をROMデータとして扱うことができる。
発明の効果
以上のように、本発明によれば、RAMに、制御回路を
介してROMおよびRAMアドレスバスを接続し、RO
Mアドレスバスからアドレス信号が転送された場合には
、RAMの読み出しデータを、ROMデータバスに転送
可能な回路を設けることにより、プログラムデータをR
AMとROM七の両者に分割して記憶することが可能と
なり、RAMデータをROMデータと同等に扱えるばか
りでなく、RAM上のプログラムは自由に変更。
介してROMおよびRAMアドレスバスを接続し、RO
Mアドレスバスからアドレス信号が転送された場合には
、RAMの読み出しデータを、ROMデータバスに転送
可能な回路を設けることにより、プログラムデータをR
AMとROM七の両者に分割して記憶することが可能と
なり、RAMデータをROMデータと同等に扱えるばか
りでなく、RAM上のプログラムは自由に変更。
修正ができ、様々な使用用途に合わせた複数のプログラ
ムを外部記憶装置の複数の媒体にあらかじめ記憶させて
おき、使用用途に応じて、上記媒体の交換によりプログ
ラムをRAMに読み込ませ、ROMのプログラムに追加
して使用するという用途が実現でき、ワンチップマイク
ロコンピュータの柔軟性、対応性が大幅に向上する。
ムを外部記憶装置の複数の媒体にあらかじめ記憶させて
おき、使用用途に応じて、上記媒体の交換によりプログ
ラムをRAMに読み込ませ、ROMのプログラムに追加
して使用するという用途が実現でき、ワンチップマイク
ロコンピュータの柔軟性、対応性が大幅に向上する。
第1図は本発明の実施例装置のメモリ構成図、第2図は
従来装置のメモリ構成図である。 1・・・・・・プログラムの記憶可能なRAM、2・・
・・・・ROMアドレスバス、3・・・・・・ROMデ
ータバス、4・・・・・・RAMアドレスバス、5・・
・・・・RAMデータバス、6・・・・・・制御線、7
・・・・・・制御回路、8・・・・・・制御回路、9・
・・・・・ROM、10・・・・・・命令デコーダ。
従来装置のメモリ構成図である。 1・・・・・・プログラムの記憶可能なRAM、2・・
・・・・ROMアドレスバス、3・・・・・・ROMデ
ータバス、4・・・・・・RAMアドレスバス、5・・
・・・・RAMデータバス、6・・・・・・制御線、7
・・・・・・制御回路、8・・・・・・制御回路、9・
・・・・・ROM、10・・・・・・命令デコーダ。
Claims (2)
- (1)プログラムデータの記憶領域とプログラム実行時
の作業領域及び変数領域等のデータ領域とに分離され、
かつ、命令語長とデータ語長が等しく、命令とデータの
アクセスが同一時間に並行して行なえ、上記プログラム
データの記憶領域の一部分をROMで構成し、かつ上記
プログラムデータの記憶領域のROM部分を除く残り部
分とデータ領域とをRAMで構成し、上記RAMに記憶
したデータをプログラムデータとして実行可能としたこ
とを特徴とするマイクロコンピュータ。 - (2)プログラムデータを記憶し、ROMアドレスバス
からのアドレス信号に応じてROMデータバスにデータ
を読み出すROMとデータを記憶するRAMと上記RO
Mアドレスバスおよび上記RAMアドレスバスからのア
ドレス信号を受け、上記のRAMにアドレス信号を転送
すると共に、上記アドレス信号を上記ROMアドレスバ
スまたは上記RAMアドレスバスのいずれから受けたか
を判定し、その結果を出力する第1の制御回路と上記判
定結果に基づき、上記アドレス信号を上記ROMアドレ
スバスから受けたときは、上記のRAMからのデータを
ROMデータバスに読み出し、上記アドレス信号を上記
RAMアドレスバスから受けたときは、上記のRAMか
らのデータをRAMデータバスに読み出す第2の制御回
路と上記ROMデータバスのデータを解読する命令デコ
ーダとを備えたマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9861888A JPH01269128A (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9861888A JPH01269128A (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01269128A true JPH01269128A (ja) | 1989-10-26 |
Family
ID=14224550
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9861888A Pending JPH01269128A (ja) | 1988-04-21 | 1988-04-21 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01269128A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5081033A (ja) * | 1973-11-15 | 1975-07-01 | ||
JPS60129856A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | メモリ制御回路 |
JPS6128143A (ja) * | 1984-07-19 | 1986-02-07 | Toyota Motor Corp | 入力処理回路の異常検出方法 |
JPS62285152A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | デ−タ処理装置 |
-
1988
- 1988-04-21 JP JP9861888A patent/JPH01269128A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5081033A (ja) * | 1973-11-15 | 1975-07-01 | ||
JPS60129856A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | メモリ制御回路 |
JPS6128143A (ja) * | 1984-07-19 | 1986-02-07 | Toyota Motor Corp | 入力処理回路の異常検出方法 |
JPS62285152A (ja) * | 1986-06-04 | 1987-12-11 | Hitachi Ltd | デ−タ処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0659971A (ja) * | 1992-08-10 | 1994-03-04 | Matsushita Electric Ind Co Ltd | メモリ読み出し装置 |
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