JPS61248149A - メモリ間デ−タ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 所望の複数バイトのデータの先頭バイトが、メモリの１
アドレスの途中に存在するような場合に、そのアドレス
を含む２アドレスで、且つ連続したｌアドレス幅のデー
タとなるようにアドレス指定を行い、且つ読出データ或
いは書込データをアドレスの昇順に並べ変えることによ
り、転送速度を低下させることなく、複数バイトのデー
タ転送を行わせるものである。

〔産業上の利用分野〕

本発明は、複数バイトのデータを１アドレスに記憶する
ことができるメモリ間で、複数バイトのデータを転送す
るメモリ間データ転送制御方式に関するものである。

マルチプロセッサ・システム等に於いては、複数のメモ
リが設けられ、メモリ間でデータ転送が行われる場合が
多くなる。又プロセッサの処理ビット幅に対応して、メ
モリの１アドレスに記憶できるデータのバイト幅及びデ
ータバス幅が選定されるもので、データ転送速度を向上
する為に、複数バイトのデータを転送するシステムが実
用化さている。

〔従来の技術〕

複数バイトのデータを転送するシステムに於いては、１
アドレス当り複数バイトのデータの書込み読出しが可能
のメモリ構成が用いられ、又データバス幅も複数バイト
幅となる。メモリ間のデータ転送に於いては、一方のメ
モリに読出アドレス信号が加えられて、複数バイトのデ
ータが読出され、その複数バイトのデータがデータバス
を介して他方のメモリに転送され、その他方のメモリに
書込アドレス信号が加えられるので、転送された複数バ
イトのデータが書込まれる。従って、１バイトのデータ
転送を行う場合に比較して、複数倍の転送速度となる。

〔発明が解決しようとする問題点〕

メモリ間の複数バイトのデータ転送時、例えば、２バイ
トのデータ転送時には、第４図の（Ａ）〜（Ｄ）の状態
が考えられる。同図に於いて、ａ、ｂ、ｃ、ｄ、ｅ、ｆ
は、それぞれ１バイトのデータを示し、（Ａ）の状１！
辷於いては、一方のメモリと他方のメモリとのバイト構
成が同一であるから、一方のメモリの例えば０番地から
２バイトのデータａ、ｂを読出して、他方のメモリに２
バイトのデータを転送し、他方のメモリの所望の番地に
その２バイトのデータａ、ｂを書込むことができる。

又（Ｄ）の状態に於いても一方のメモリと他方のメモリ
とのバイト構成が同一であるから、最初の０番地のデー
タａについてのみ１バイトのデータ転送となるが、それ
以降の番地については２バイトのデータを転送すること
ができる。

しかし、（Ｂ）及び（Ｃ）に示す状態に於いては、一方
のメモリと他方のメモリとのバイト構成が異なるので、
１バイト毎のデータ転送を行うことになる０例えば、（
Ｃ）に於いては、一方のメモリにパケット信号が書込ま
れ、０番地の先頭バイトは、パケット信号のヘッダ等で
、転送を必要としない場合に、次のデータａから転送す
ることになり、他方のメモリでは、０番地の先頭バイト
から順次データａ、ｂ、　　・・・を書込む場合に相当
する。その場合、他方のメモリでは、リード・モディフ
ァイド・ライトにより、同一番地に２回の書込みを行う
ことになる。従って、２バイトのデータ転送が可能のシ
ステムであっても、１バイトのデータ転送となり、転送
速度が半減すること゛　になる。更にデータを書込む側
のメモリに於いては、リード・モディファイド・ライト
により転送さたデータを書込むから、書込サイクルも長
くなる欠点がある。

本発明は、前述の従来の欠点を改善することを目的とす
るものである。

〔問題点を解決するための手段〕

本発明のメモリ間データ転送制御方式は、第１図を参照
して説明すると、メモリ１．２の何れか一方、例えば、
メモリ１に、１バイト毎にアドレスを指定できるアドレ
ス制御回路３と、読出データ或いは書込データをアドレ
スの昇順に並べ変える順序変更回路４とを設はリメモリ
１，２間の転送データが２アドレスにまたがる場合に、
アドレス制御回路３によって２アドレスにまたがる連続
した１アドレス幅のデータを指定するように、メモリｌ
のアドレス指定を行い、又順序変更回路４により読出デ
ータ或いは書込データをアドレスの昇順に並べ変えるも
のであり、メモリ１．２は、プロセッサ８と、データバ
ス９及びアドレスバスｌＯを介して接続され、メモリ１
，２とデータバス９との間にデータレジスタ５．７が設
けられ、又メモリ２に対するアクセスを行う為めアドレ
ス制御回路６が設けられている。又順序変更回路４とデ
ータバス９との間にもデータレジスタを設けることがで
きる。

〔作用〕

転送データが２アドレスにまたがる場合に、アドレス制
御回路３によって１バイト毎にアドレス指定ができるか
ら、２アドレスにまたがると共に連続して１アドレス幅
のデータを指定できるようにメモリ１のアドレス指定を
行い、それによって例えば読出されたデータは、２アド
レスにまたがる為に１アドレス内の順序と異なる順序と
なる。

そこで、順序変更回路４によってその順序を正しい順序
に変更する。従って、２アドレスにまたがる複数バイト
のデータについても、複数バイトのデータ転送を行うこ
とができる。

〔実施例〕。

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、２バイト
幅の一方のメモリのデータ読出しの場合について示す。

同図に於いて、１１．１２はそれぞれ１バイト幅のメモ
リプレーン、１３．１４はアドレスデコーダ、１５はア
ドレス制御切換回路、１６は順序変更回路、１７．１８
はデータレジスタ、１９．２０は出力データレジスタ、
２１は＋１回路、２２はアンド回路、２３は禁止回路、
２４はオア回路、２５〜２８はトライステートのゲート
回路である。

メモリプレーン１１．１２によって第１図に示す一方の
メモリ１が構成され、アドレスデコーダ１３．１４とア
ドレス制御切換回路１５とによりアドレス制御回路３が
構成されている。又ゲート回路２５〜２８からなる順序
制御回路１６にょうて第１図に於ける順序制御回路４が
構成されている。

制御信号が“０”の場合は、アドレス信号が禁止回路２
３．オア回路２４を介してアドレスデコーダ１３に加え
られることになり、アドレスデコーダ１４と同じアドレ
ス信号が加えられるから、メモリプレーン１１．１２は
同一番地がアクセスされることになる。そして、メモリ
プレーン１１．１２から読出されたそれぞれ１バイトの
データはデータレジスタ１７．１８にセットされ、順序
変更回路１６のゲート回路２５．２８を介して出力デー
タレジスタ１９．２０に転送されるから、メモリプレー
ン１１．１２からの読出データの順序は変更されること
なく、データバスに送出されることになる。

他方のメモリに於いては、指定されたアドレスに、転送
された２バイトのデータを書込むことになる。

又制御信号を“１”とすると、アドレス信号は＋１回路
２１により＋１され、アンド回路２２とオア回路２４と
を介してアドレスデコーダ１３に加えられる。従って、
アドレスデコーダ１４に加えられるアドレス信号に対し
て＋１された番地を指定するアドレス信号がアドレスデ
コーダ１３に加えられることになる０例えば、入力され
たアドレス信号が１番地を示す場合、アドレス制御切換
回路１５によって２番地を示すアドレス信号となってア
ドレスデコーダ１３に加えられ、メモリプレーン１１か
ら１バイトのデータＣが読出され、又メモリプレーン１
２から１バイトのデータｂが読出されて、それぞれデー
タレジスタ１７．１８にセットされる。

順序変更回路１６では、制御信号が“１″であることに
より、データレジスタ１７にセットされたデータは、ゲ
ート回路２６を介して出力データレジスタ２０に転送さ
れ１、データレジスタ１８にセットされたデータは、ゲ
ート回路２７を介して出力データレジスタ１９に転送さ
れる。従って、データレジスタ１７．１８にセットされ
た２バイトのデータｃ、ｂは、順序変更回路１６によっ
て出力データレジスタ１９．２０にはデータｂ。

Ｃの順序に変更され、この２バイトのデータｂ。

Ｃがデータバスを介して他方のメモリに転送され、指定
されたアドレスに書込まれる。

第３図は動作説明図であり、（ａ）は入力されたアドレ
ス信号、（ｂｌは制御信号、（Ｃ１はデータレジスタ１
７にセットされたデータ、（ｄ）はデータレジスタ１８
にセットされたデータ、（ｅ）は出力データレジスタ１
９にセットされたデータ、（ｆ）は出力データレジスタ
２０にセットされたデータをそれぞれ示す。中）に示す
制御信号が“０”の場合は、（ａ）に示すアドレス信号
が１番地を示す時、メモリプレーン１１．１２から読出
されてデータレジスタ１７．１８には（Ｃ１，（ｄ）に
示すようにデータａ、ｂがセットされ、順序変更回路１
６では順序の変更を行わないので、出力データレジスタ
１９．２０に、（ｅ）、　（ｆ）に示すように、データ
ａ、ｂが転送されてセットされる。同様に、（ａ）に示
すアドレス信号が２番地を示すと、データレジスタ１７
．１８には、データｃ、　ｄがメモリプレーン１１．１
２から読出されてセットされ、出力データレジスタ１９
，２０には順序が変更されないデータｃ、ｄがセットさ
れる。

又（ｂｌに示す制御信号が“１”となると、入力された
アドレス信号が１番地を示す時、アドレス制御切換回路
１５の＋１回路２１により２番地を示すアドレス信号と
なってメモリプレーン１１のアクセスが行われ、メモリ
プレーン１１の２番地からデータＣが読出されて、（Ｃ
）に示すようにデータレジスタ１７にセットされる。又
メモリプレーン１２の１番地からデータｂが読出されて
、（ｄ）に示すようにデータレジスタ１８にセットされ
る。又順序変更回路１６では、データｃ、ｂの順序を反
対にするので、（６）、　（ｆ）に示すように、出力デ
ータレジスタ１９．２０には、データｂ、ｃがセントさ
れ、２バイトのデータｂ、ｃとなって、データバスに送
出される。

同様に、入力されたアクセス信号が２番地を示すと、メ
モリプレーン１１の３番地がアクセスされ、メモリプレ
ーン１２の２番地がアクセスされて、データｅ、ｄが読
出されて、（Ｃ）、　（ｄｌに示すように、データレジ
スタ１７．１８にセットされ、順序変更回路１６により
そのデータｅ、　　ｄの順序が反転されて出力データレ
ジスタ１９．２０にセットされ、２バイトのデータｄ、
ｅとなって、データバスに送出される。

従って、第４図の（Ｂ）及び（Ｃ）の状態のデータ転送
時にも、（Ａ）及び（Ｄ）の状態の場合と同様に、゛２
バイトのデータ転送が可能となり、転送速度を低下させ
る必要がないものとなる。

前述の実施例は、データ読出しの場合について示すもの
であるが、データ書込みにも適用する場合は、ゲート回
路２５〜２Ｂの入出力の方向を反転した順序変更回路を
設ければ良いことになる。

又順序変更回路１６は、図示のトライステート・ゲート
回路２５〜２８により構成する以外に、他の論理ゲート
回路構成を用いることもできる。

又１アドレス当り２バイトのデータを記憶するメモリを
用いた場合を示すものであるが、１アドレス当り３バイ
ト或いはそれ以上の場合にも適用できるものであり、例
えば、３バイトの場合は、メモリプレーンが３偏設けら
れ、第１．第２のメモリプレーン対応にアドレス制御切
換回路１５を設けて、第１〜第３のメモリプレーンの同
一アドレスにアクセスする場合は、入力アドレス信号が
そのままアクセス・アドレス信号となり、３バイトのデ
ータの読出し或いは書込みが行われ、読出データ或いは
書込データの順序変更は必要でないことになる。

又第３バイトと、第１及び第２バイトが２アドレスにま
たがる場合は、入力アドレス信号に対して＋１されたア
クセス・アドレス信号が第１及び第２メモリプレーンに
加えられ、入力アドレス信号が第３メモリプレーンに加
えられ、アドレスの昇順に並べ変える順序変更回路によ
り、第３メモリプレーンからのデータを先頭とし、次に
第１及び第２メモリプレーンからのデータを並べ４よう
に順序変更を行うことになる。

〔発明の効果〕

以上説明したように、本発明は、１アドレス当り複数バ
イトのデータを記憶できるメモリ１，２間のデータ転送
を行う場合に、２アドレスにまたがるデータが存在する
時、アドレス制御回路３によって２アドレスにまたがり
且つエアドレス幅のデータを指定し、順序変更回路４，
１６によって読出データ或いは書込データをアドレスの
昇順に並べ変えるもので、メモリ１，２間の１アドレス
内のデータの転送境界の不整合の場合でも、整合時とほ
ぼ同じ転送速度でデータ転送することが可能となる利点
がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図は本発明の実施例の動作説明
図、第４図はデータ転送動作説明図である。 １．２はメモリ、３はアドレス制御回路、４は順序変更
回路、５，７はデータレジスタ、８はプロセッサ、９は
データバス、１０はアドレスバス、１１．１２はメモリ
プレーン、１３．１４はアドレスデコーダ、１５はアド
レス制御切換回路、ｌ６は順序変更回路、１７．１８は
データレジスタ、１９．２０は出力データレジスタ、２
１は＋１回路である。

Claims (1)

1. 【特許請求の範囲】 １アドレスに複数バイトのデータを記憶するメモリ（１
   、２）間のデータ転送に於いて、 前記メモリ（１、２）の何れか一方に１バイト毎にアド
   レスを指定できるアドレス制御回路（３）と、 読出データ或いは書込データをアドレスの昇順に並べ変
   える順序変更回路（４）とを設け、転送データが前記メ
   モリの何れか一方の２アドレスにまたがっている場合に
   、前記アドレス制御回路（３）によって２アドレスにま
   たがる連続した１アドレス幅のデータを指定し、且つ前
   記順序変更回路（４）により読出データ或いは書込デー
   タをアドレスの昇順に並べ変えること を特徴とするメモリ間データ転送制御方式。