JPH0477948A - メモリアクセス制御方式およびそれを用いた情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、プロセッサからメモリへのアクセスを制御す
るメモリアクセス制御方式に係り、特に、マイクロプロ
セッサを内蔵する小型情報処理装置に好適なメモリアク
セス制御方式に関する。

［従来の技術］ 一般に、情報処理装置では、プログラムやデータを記憶
するメモリに接続されているメモリデータバスを、プロ
セッサに接続されているプロセッサデータバスに等しい
バス幅で構成している。

また、メモリを高速アクセスするために、特開平１−２
４６６４６号公報に記載のように、メモリを複数のバン
クで構成し、同時にメモリアクセス動作させた上で、プ
ロセッサがメモリのバンクをインタリーブアクセスする
方式があった。

［発明が解決しようとする課題］ 上記従来技術は、プロセッサの性能を最大限に引出すた
めのメモリ構成に関するものである。

近年、プロセッサ性能の向上により、そのデータバス幅
は、１６ビツトから３２ビツトへ主流が移り、さらに性
能向上をめざした６４ビツトプロセツサも現れてきてい
る。

これらバス幅の広いプロセッサデータバスを持つプロセ
ッサに対応し、該プロセッサデータバスと等しいバス幅
のメモリデータバスを持つ従来のメモリでは、その構成
部品数が増加し、情報処理装置の小型化を図る上で問題
になっている。

また、半導体製造技術の進歩により、メモリの記憶容量
が増してきており、情報処理装置におけるメモリ構成単
位が大きくなってきている。このため、メモリ構成の自
由度が減り、ユーザのメモリ容量の選択枝が少なくなっ
てきている。

例えば、１Ｍワード構成で４Ｍビットの容量を持つダイ
ナミックメモリで、６４ビツトプロセツサを内蔵した情
報処理装置を構成する場合には、該メモリを最低１６個
用意し、８Ｍバイトの容量を持つようにする必要がある
。また、メモリの拡張単位も１６個８Ｍバイト単位とな
り、装置の小型化およびメモリ容量選択の自由度の点で
問題となる。

本発明の目的は、データバス幅の広いプロセッサを内蔵
する情報処理装置において、装置の小型化およびメモリ
容量選択の自由度を向上することを可能とするメモリア
クセス制御方式を提供することにある。

［課題を解決するための手段〕 上記目的を達成するために、本発明は、プロセッサとメ
モリとを備えた情報処理装置において、上記プロセッサ
と上記メモリとの間にメモリバス制御装置を設け、上記
プロセッサと上記メモリバス制御装置とを接続するプロ
セッサデータバスと。

上記メモリと上記メモリバス制御装置とを接続するメモ
リデータバスとを設け、上記メモリデータバスのバス幅
を、上記プロセッサデータバスのバス幅の２のｎ乗分の
１　（ｎは正の整数）に分割し。

上記メモリバス制御装置は、上記プロセッサの１回のア
クセス動作を、ｎ回の連続したメモリアドレスのメモリ
アクセス動作に変換するようにしている。

これにより、各メモリデータバスに接続されたメモリの
構成単位が小さくなり、上記目的を達成することができ
る。

また、上記メモリバス制御装置は、上記メモリデータバ
スのそれぞれに接続されたメモリごとに。

上記プロセッサが最後にアクセスしたページを記憶する
手段と、上記プロセッサがアクセスしようとするメモリ
のページと該メモリに対応する上記記憶手段に記憶され
たページとを比較する手段と。

両ページが同一である場合に、ページアクセスモードに
切り替える手段とを備えることができる。

これにより、メモリアクセスの高速化を図ることができ
る。なお、ページアクセスモードに限らず、種々の高速
アクセス方式を利用するようにしてもよい。

また、上記メモリバス制御装置は、上記プロセッサに内
蔵されているキャッシュのラインサイズに等しいＦＩＦ
Ｏバッファを備えることができる。

［作用］ プロセッサのアクセス動作には、メモリのリードアクセ
ス動作とライトアクセス動作とがある。

ライトアクセス動作においては、プロセッサのライトア
クセス動作は、上記メモリバス制御装置により、ｎ回の
連続したメモリアドレスのメモリライトアクセス動作に
変換される。

これは、具体的には、プロセッサから出力されたライト
データを、ｎ回分のメモリライトデータに分割して、連
続したメモリアドレスで、順次。

メモリデータバスに出力することである。この際に１分
割されたメモリライトデータは、メモリデータバスに出
力される順番となるまで、メモリバス制御装置において
保持される。

なお、プロセッサのライトアクセス動作は、メモリバス
制御装置にライトデータを出力した時点で終了するので
、次の処理に移ることができる。

一方、リードアクセス動作においては、プロセッサのリ
ードアクセス動作は、上記メモリバス制御装置により、
ｎ回の連続したメモリアドレスのメモリリードアクセス
動作に変換される。

これは、具体的には、プロセッサから出力されたリード
アドレスを基に、連続したメモリアドレスで、順次、ｎ
回のメモリリードを行い、ｎ回分のリードデータをプロ
セッサデータバスに出力することである。この際に、１
回目がらｎ−１回目までのデータは、ｎ回目のデータが
リードされるまで、メモリバス制御装置において保持さ
れる。

そして、ｎ回目のデータがリードされた時点で、１回目
からｎ回目までのｎ回分のり−ドデータがプロセッサデ
ータバスに出力されて、プロセッサのリードアクセス動
作は終了する。

このように、１回のプロセッサのアクセス動作を、メモ
リデータバスのバス幅に応じた回数、すなわち、ｎ回の
メモリアクセス動作に変換して行うことができる。

また、上記リードアクセス動作および上記ライトアクセ
ス動作は、連続したメモリアドレスで行われるため、メ
モリをダイナミックＲＡＭで構成した場合、例えば、ペ
ージアクセスモードにより。

高速にアクセスすることができる。従って、ｎ回のメモ
リアクセス動作のうち、２番目以降のメモリアクセス動
作を、１番目のメモリアクセス動作の数分の１の時間で
行うことができる。

さらに、前回のアクセスページを記憶しておき、この記
憶内容と、今回のアクセスページとを比較し、同一ペー
ジであれば、１番目のメモリアクセス動作から、ページ
アクセスモードにより、アクセスすることができる。

［実施例］ 以下１本発明の実施例を図面を参照して説明する。

第１図は本発明の一実施例のメモリアクセス制御方式を
適用した情報処理装置の内部構成を示すブロック図であ
る。

第１図において、プロセッサ１は、６４ビツトプロセツ
サであり、６４ビツトのプロセッサデータバス２ａおよ
びプロセッサアドレスバス２ｂと、複数のコントロール
線２ｃとを持ち、メモリバス制御装置３と接続されてい
る。

さらに、メモリバス制御装置３には、複数個のダイナミ
ックＲＡＭ４が接続されている。

ダイナミックＲＡＭ４は、各々、１Ｍワード構成で４Ｍ
ビットの容量を持ち、２個がペアで、８ビツトデータ帽
の１Ｍバイトメモリブロック４ａ穀構成し、メモリデー
タバス５ａ、メモリアドレスバス５ｂおよびコントロー
ル線５ｃに接続されている。

本実施例では、メモリブロック４ａを基本単位として、
メモリ拡張を行うことができる。

メモリバス制御装置３は、６４ビツト幅のプロセッサデ
ータバス２ａに対するプロセッサ１の１回のアクセス動
作を、８ビツト幅のメモリデータバス５ａに対する８回
のメモリアクセス動作に変換するバス幅変換回路３ａと
、バス幅変換回路３ａをコントロールするメモリアクセ
ス制御回路３ｂとから構成されている。

第２図はバス幅変換回路３ａの構成例を示すブロック図
である。

第２図において、バス幅変換回路３ａは、８組の８ビツ
ト双方向ラツチブロツク６で構成され、各双方向ラッチ
ブロック６は、８ビットラッチ７ａ、７ｃと、スリース
テートゲート７ｂ、７ｄとから構成されている。また、
プロセッサデータバス２ａ側の入出力線は、８ビツトず
つが独立にプロセッサ１に接続され、メモリデータバス
５ａ側の入出力線は、８ビツトごとにワイアードオアさ
れてメモリデータバス５ａに接続されている。

次に、本実施例の動作をタイムチャートを用いて説明す
る。

第４図はプロセッサ１のメモリリードサイクルを示すタ
イムチャートである。

プロセッサ１がリードアドレスＡｄｒをプロセッサアド
レスバス５ａに出力すると、メモリアクセス制御回路３
ｂは、メモリリードサイクルを開始する。

メモリアクセス制御回路３ｂは、まず、プロセッサ１か
ら出力されたリードアドレスＡｄｒにより、ダイナミッ
クＲＡＭ４のローアドレスｒａをメモリアドレスバス５
ｂに出力し、該当するメモリブロック４ａに対して、メ
モリＲＡＳ信号をコントロール線５ｃに出力する０次に
、ダイナミックＲＡＭ４のコラムアドレスＣＡＯをメモ
リアドレスバス５ｂに出力し、メモリＣＡＳ信号をコン
トロール線５Ｃに出力する。

この動作により、リードアドレスＡｄｒから８ビツト分
のデータが、最初のメモリデータＤｏとしてメモリデー
タバス５ａに出力され、バス幅変換回路３ａのデータラ
ッチ７ａに格納される。

メモリデータＤｏ以後のデータは、メモリデータＤＯが
格納されているアドレスに連続したアドレスに格納され
ているので、ページアクセスモードによりリードアクセ
スを行うことができる。

そこで、メモリアクセス制御回路３ｂは、コラムアドレ
スＣＡＯに１を加えたコラムアドレスＣＡ１をメモリア
ドレスバス５ｂに出力し、メモリＣＡＳ信号をコントロ
ール線５ｃに出力する。

この動作により、メモリデータＤＯ以後の８ビツト分の
データが、２番目のメモリデータＤ１としてメモリデー
タバス５ａに出力され、バス幅変換回路３ａのデータラ
ッチ回路８ａに格納される。

以上の動作を、８番目のメモリデータＤ７をデータラッ
チに格納するまで繰り返すことにより。

バス幅変換回路３ａには、メモリデータＤｏ−Ｄ７の合
計８バイト分のメモリデータが格納されることになる。

その後、これらのメモリデータＤＯ〜Ｄ７が６４ビツト
のプロセッサデータバス２ａに出力されて、リードアク
セス動作が終了する。

第５図はプロセッサ１のメモリライトサイクルを示すタ
イムチャートである。

プロセッサ１がライトアドレスＡｄｒをプロセッサデー
タバス２ａに出力し、ライトデータをプロセッサデータ
バス２ｂに出力すると、メモリアクセス制御回路３ｂは
、メモリライトサイクルを開始する。

プロセッサデータバス２ａ上の６４ビツトのライトデー
タは、８ビツトずつ、バス幅変換回路３ａのデータラッ
チ７ｃ、８ｂ、９ｂ、・・・にラッチされる。メモリア
クセス制御回路３ｂは、データラッチ７ｃ、８ｂ、９ｂ
、・・・にラッチされたライトデータを、順次、８ビツ
ト単位でダイナミックＲＡＭ４にライトする。プロセッ
サ１のライトアクセス動作は、バス幅変換回路３ａにデ
ータがラッチされた時点で終了するため、プロセッサ１
は。

次の処理を行うことができる。

ダイナミックＲＡＭ４へのライトアクセス動作は、リー
ドアクセス動作と同様に、最初の８ビツト分のライトデ
ータに対するライトアクセス動作は通常のアクセス動作
で行われ、２番目以後のライトデータに対するライトア
クセス動作はページアクセスモードにより行われる。な
お、ライトデ−タは、バス幅変換口Ｍ３ａから出力され
る。

以上説明したように、本実施例におけるリードアクセス
動作およびライトアクセス動作は、プロセッサ１から見
たアクセス動作は６４ビツト＝８バイトごとに行われる
が、ダイナミックＲＡＭ４から見たアクセス動作は８ビ
ット単位に行われる。

このとき、最初の８ビット分のデータのアクセス動作は
、メモリＲＡＳ信号およびメモリＣＡＳ信号を使う通常
アクセス動作で行われ、２番目以後のデータのアクセス
動作は、ページアクセスモードにより行われる。

また、メモリアクセス制御回路３ｂに、複数のメモリブ
ロック４ａの各々について、前回アクセスしたページを
記憶するレジスタを設け、最初の８ビット分のデータの
アクセスの際に、このレジスタに記憶されている前回ア
クセスしたページと今回アクセスするページとを比較し
、同じであれば、最初からページアクセスモードにより
アクセスすることができる。

また、ページアクセスモードの代わりに、スタティック
コラムアクセスモードによりアクセスしてもよい、なお
、これらの技術は公知であるので、説明を省略する。

第３図はバス幅変換回路３ａの他の構成例を示すブロッ
ク図である。

第３図に示すように、第２図におけるデータラッチ７ａ
、８ａ、８ｃ、９ａ、９ｂ、　・・・をＦＩＦＯバッフ
ァとし、そのＦＩＦＯ容量を、プロセッサ１に内蔵され
るキャッシュのラインサイズと同じにする方法も考えら
れる。

この方法によれば、ダイナミックＲＡＭ４へのアクセス
を、プロセッサ１の内蔵キャッシュのラインサイズまで
、ページアクセスモードによりアクセスすることができ
る。

以上説明したように、本実施例によれば、複数のメモリ
ブロック４ａの各々に対して、独立に、ページアクセス
モードによりリードアクセス動作およびライトアクセス
動作が可能となり、高速メモリの外部キャッシュを設け
た場合と同様の性能を５安価なダイナミックＲＡＭ４で
実現することができる。

第６図は本発明の他の実施例のメモリアクセス制御方式
を適用した情報処理装置の内部構成を示すブロック図で
ある。

本実施例では、第６図に示すように、メモリブロック４
ａを構成するダイナミックＲＡＭ４を、デュアルポート
ＲＡＭと呼ばれる２つのデータ入出力ビンを持つメモリ
で構成することにより、独立に高速アクセス可能なペー
ジが２倍になり、上記実施例よりも、メモリのリードア
クセス動作およびライトアクセス動作を高速に行うこと
ができる。

さらに、３つのデータ入出力ビンを持つマルチポートメ
モリで構成することもできる。この場合は、ページアク
セスモードやシリアル転送を行うことにより、見かけの
キャッシュ効果を増すことができる。

［発明の効果］ 以上説明したように、本発明によれば、６４ビツトプロ
セツサ等のバス幅の広いプロセッサを内蔵する情報処理
装置において、該プロセッサがアクセスするメモリの構
成単位を小さくすることが可能となり、装置の小型化及
びメモリ容量選択の自由度を向上させることができると
いう効果がある。

また、これにより、メモリの拡張性をアップさせ、装置
の低価格化を実現することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリアクセス制御方式を
適用した情報処理装置の内部構成を示すブロック図、第
２図および第３図はバス幅変換回路の構成例を示すブロ
ック図、第４図および第５図は本実施例の動作を示すタ
イムチャーと、第６図は本発明の他の実施例のメモリア
クセス制御方式を適用した情報処理装置の内部構成を示
すブロック図である。 １・・・プロセッサ、２ａ・・・プロセッサデータバス
、２ｂ・・・プロセッサアドレスバス、２ｃ・・・コン
トロール線、３・・・メモリバス制御装置、３ａ・・・
バス帽変換回路、３ｂ・・・メモリアクセス制御回路、
４ａ・・・ダイナミックＲＡＭ、５ａ・・・メモリデー
タバス、５ｂ・・・メモリアドレスバス、５Ｃ・・・コ
ントロール線、６・・・双方向ラッチブロック。 第 ？ 口 第　５図 プロで・ノブ・ハ゛ス侑°１

Claims (1)

1. 【特許請求の範囲】 １、プロセッサとメモリとを備えた情報処理装置におい
   て、 上記プロセッサと上記メモリとの間にメモリバス制御装
   置を設け、 上記プロセッサと上記メモリバス制御装置とを接続する
   プロセッサデータバスと、上記メモリと上記メモリバス
   制御装置とを接続するメモリデータバスとを設け、 上記メモリデータバスのバス幅を、上記プロセッサデー
   タバスのバス幅の２のｎ乗分の１（ｎは正の整数）に分
   割し、 上記メモリバス制御装置は、上記プロセッサの１回のア
   クセス動作を、ｎ回の連続したメモリアドレスのメモリ
   アクセス動作に変換することを特徴とする情報処理装置
   。 ２、上記メモリバス制御装置は、上記メモリデータバス
   のそれぞれに接続されたメモリごとに、上記プロセッサ
   が最後にアクセスしたページを記憶する手段と、上記プ
   ロセッサがアクセスしようとするメモリのページと該メ
   モリに対応する上記記憶手段に記憶されたページとを比
   較する手段と、両ページが同一である場合に、ページア
   クセスモードに切り替える手段とを備えたことを特徴と
   する請求項１記載の情報処理装置。 ３、上記メモリバス制御装置は、上記プロセッサに内蔵
   されているキャッシュのラインサイズに等しいＦＩＦＯ
   バッファを備えたことを特徴とする請求項１または２記
   載の情報処理装置。 ４、データバスを介してプロセッサからメモリへアクセ
   スする場合において、上記プロセッサの１回のアクセス
   動作を、ｎ回（ｎは正の整数）の連続したメモリアドレ
   スのメモリアクセス動作に変換することを特徴とするメ
   モリアクセス制御方式。 ５、プロセッサとメモリとを備えた情報処理装置におい
   て、 上記プロセッサと上記メモリとの間にメモリバス制御装
   置を設け、 上記プロセッサと上記メモリバス制御装置とを接続する
   プロセッサデータバスと、上記メモリと上記メモリバス
   制御装置とを接続するメモリデータバスとを設け、 上記メモリデータバスのバス幅を、上記プロセッサデー
   タバスのバス幅の２のｎ乗分の１（ｎは正の整数）に分
   割したことを特徴とする情報処理装置。