JPS58208997A - 誤り訂正を行なう記憶装置の部分書込みを含む連続動作方式 - Google Patents
誤り訂正を行なう記憶装置の部分書込みを含む連続動作方式Info
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- JPS58208997A JPS58208997A JP57089845A JP8984582A JPS58208997A JP S58208997 A JPS58208997 A JP S58208997A JP 57089845 A JP57089845 A JP 57089845A JP 8984582 A JP8984582 A JP 8984582A JP S58208997 A JPS58208997 A JP S58208997A
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- error correction
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は，コンピュータ等情報処理装置に関し。
特に、記憶装置の高速連続読出し／書込み動作方式に関
する。
する。
近年，半導体集積回路技術の急速な発展に伴ない，記憶
装置に使用される半導体メモＩＪ Ｉ Ｃは。
装置に使用される半導体メモＩＪ Ｉ Ｃは。
ますます大容量化される傾向にある。とのような大容量
メモＩＪ Ｉ Ｃを記憶媒体とする記憶装置は。
メモＩＪ Ｉ Ｃを記憶媒体とする記憶装置は。
高床に読出し／書込み動作ができることが要求されるた
けでナク，高速にデータを転送することも曹求される。
けでナク，高速にデータを転送することも曹求される。
従来，高速にデータの読出し又は書込みを行なう方法と
して，異なるメモリＩＣ群を並行して読み書き動作させ
るインターリープ動作が知られていろ。しかしながら、
メモリＩＣ単体は、入出力ピン数を減らすために１例え
ば、６４にワード×１ビ、ｙ） 、２５６にワード×１
ビット等、ワード方向に大容量化される傾向にあるため
、複数個のメモＩＪ Ｉ Ｃ群に分割してインターリー
ブ動作を行なうと、メモリ装置の容量が増大する欠点が
あった。
して，異なるメモリＩＣ群を並行して読み書き動作させ
るインターリープ動作が知られていろ。しかしながら、
メモリＩＣ単体は、入出力ピン数を減らすために１例え
ば、６４にワード×１ビ、ｙ） 、２５６にワード×１
ビット等、ワード方向に大容量化される傾向にあるため
、複数個のメモＩＪ Ｉ Ｃ群に分割してインターリー
ブ動作を行なうと、メモリ装置の容量が増大する欠点が
あった。
ところで、このような大規模メモリＩＣとして。
入力ピン数を減らすために、タイミング入力と共に、ア
ドレス信号を２回に分けて第１及び第２のアドレス信号
として受信するアドレス２回転送メモリＩＣがよく使わ
れる。そして、この種メモリＩＣでは、第２のアドレス
信号を変えることにより、第１のアドレス信号で指定さ
れたアドレスのうち、第２のアドレス信号によシ指定さ
れたアドレスへ高速に書込み、読出しが連続して行なえ
るようにしたものがある。
ドレス信号を２回に分けて第１及び第２のアドレス信号
として受信するアドレス２回転送メモリＩＣがよく使わ
れる。そして、この種メモリＩＣでは、第２のアドレス
信号を変えることにより、第１のアドレス信号で指定さ
れたアドレスのうち、第２のアドレス信号によシ指定さ
れたアドレスへ高速に書込み、読出しが連続して行なえ
るようにしたものがある。
このようなメモリＩＣを複数個用いてメモリＩＣ群を構
成すると、第１のアドレス１ｄ号で指定されたメモｌＪ
、Ｉｃ群の任意の第２のアドレスに対し、高速に読出し
書込みが行なえるため、高速データ転送が可能となる。
成すると、第１のアドレス１ｄ号で指定されたメモｌＪ
、Ｉｃ群の任意の第２のアドレスに対し、高速に読出し
書込みが行なえるため、高速データ転送が可能となる。
しかしながら、誤ジ訂正を行なう記憶装置では１部分書
込み動作（データ幅のうちの−部に書込みを行なう部分
書込み動作）を含む高速連続読出し書込み動作を行なう
場合には、第２のアドレス信号により指定されたアドレ
スから読出したデータから誤り検出誤り訂正を行なうと
共に２部分書込みデータと読出しデータの一部である再
書込みデータとから誤り訂正符号を発生させた後２部分
書込みを行なうため２部分書込みを含む読出し書込み動
作が遅くなるという欠点があった。
込み動作（データ幅のうちの−部に書込みを行なう部分
書込み動作）を含む高速連続読出し書込み動作を行なう
場合には、第２のアドレス信号により指定されたアドレ
スから読出したデータから誤り検出誤り訂正を行なうと
共に２部分書込みデータと読出しデータの一部である再
書込みデータとから誤り訂正符号を発生させた後２部分
書込みを行なうため２部分書込みを含む読出し書込み動
作が遅くなるという欠点があった。
本発明の目的は、誤シ訂正を行なう記憶装置にオイテ、
アドレス２回転送によりアドレス信号定するメモリＩＣ
を用いて１部分書込みを含む読出し書込み動作を高床に
行なう方式を提供することにある。
アドレス２回転送によりアドレス信号定するメモリＩＣ
を用いて１部分書込みを含む読出し書込み動作を高床に
行なう方式を提供することにある。
本発明は、第１及び第２のアドレス信号を受け。
第１のアドレス信号で限定された第２のアドレス信号の
指定による複数のアドレスに読出し父は店込みを行なう
メモリ素子群からなる記憶部と、誤り訂正符号発生機能
及び誤り訂正機能を有するデータ制御部と、前記記憶部
に読出し又は書込み制Ｍ＋ （：”、 ｎ及びアドレス
信号を送出し、前記データ制佃１部に誤り訂正符号発生
及び誤り訂正を制御する信号を送出するメモリ制御部と
を含み、前記メモリ開山１部は、同一の第１のアドレス
信号の指定する複数のアドレスへ部分書込みを含む連続
動作を行なう際に、前記記憶部から部分書込みアドレス
の情報を読出して前記データ制御部へ入力させた後に、
第２のアドレス信号により他のアドレスに対し少なくと
も一度読出し又は書込みを行なって。
指定による複数のアドレスに読出し父は店込みを行なう
メモリ素子群からなる記憶部と、誤り訂正符号発生機能
及び誤り訂正機能を有するデータ制御部と、前記記憶部
に読出し又は書込み制Ｍ＋ （：”、 ｎ及びアドレス
信号を送出し、前記データ制佃１部に誤り訂正符号発生
及び誤り訂正を制御する信号を送出するメモリ制御部と
を含み、前記メモリ開山１部は、同一の第１のアドレス
信号の指定する複数のアドレスへ部分書込みを含む連続
動作を行なう際に、前記記憶部から部分書込みアドレス
の情報を読出して前記データ制御部へ入力させた後に、
第２のアドレス信号により他のアドレスに対し少なくと
も一度読出し又は書込みを行なって。
再び当該部分書込みアドレスに前記データ制御部から出
力される情報を書込むことを特徴とする。
力される情報を書込むことを特徴とする。
誤り訂正を行なう記憶装置の部分書込みを含む連続動作
方式である。
方式である。
次に本発明について図面を参照して説明する。
第１図を参照すると１本発明の一実施例は、メモリ制御
部１と、記憶部２と、データ制御部３とを含む。メモリ
制御部１は、スタート信号４．読出し／書込み指定信号
５．アドレス信号６を入力とじ、アドレス信号９．読出
し／書込み制御信号１０、データ制御信号１１を出力と
するものである。記憶部２は、アドレス信号９．読出し
／書込み匍（信号１ｏを入力とし、データ１２を入出力
とするものである。データ制御部３は、書込みデータ７
、データ制御信号１１を入力とじ、読出しデータ８を出
力とし、情報ビット及び誤り訂正用チェックピットから
なる誤り訂正符号化されたデータ１２を入出力とする誤
シ訂正符号発生兼誤り訂正用のものである。
部１と、記憶部２と、データ制御部３とを含む。メモリ
制御部１は、スタート信号４．読出し／書込み指定信号
５．アドレス信号６を入力とじ、アドレス信号９．読出
し／書込み制御信号１０、データ制御信号１１を出力と
するものである。記憶部２は、アドレス信号９．読出し
／書込み匍（信号１ｏを入力とし、データ１２を入出力
とするものである。データ制御部３は、書込みデータ７
、データ制御信号１１を入力とじ、読出しデータ８を出
力とし、情報ビット及び誤り訂正用チェックピットから
なる誤り訂正符号化されたデータ１２を入出力とする誤
シ訂正符号発生兼誤り訂正用のものである。
次に本実施例の動作について説明する。
先ず書込み動作の場合には、メモリ制御部１に。
スタート信号４と共に、読出し／書込み指定信号５によ
り全書込み１部分書込みの指定とその順を与えると共に
、書込み開始アドレスをアドレス信号６により与え郡。
り全書込み１部分書込みの指定とその順を与えると共に
、書込み開始アドレスをアドレス信号６により与え郡。
さらに１部分書込みの場合には、読出し／書込み指定信
号５にょシその書込みバイトを、また書込み開始アドレ
スと異なるメモリＩＣの第２のアドレスに相当するアド
レスをアドレス信号６により順次与える。
号５にょシその書込みバイトを、また書込み開始アドレ
スと異なるメモリＩＣの第２のアドレスに相当するアド
レスをアドレス信号６により順次与える。
例えば１部分書込み７部分書込みの場合には。
第２図のタイミングチャートのように、メモリ制御部１
より、読出し／書込み制御信号１０として。
より、読出し／書込み制御信号１０として。
記憶部２へ与える第１のアドレスを選択するロウアドレ
ス選択信号ＲＡＳ 、第２のアドレス信号を選択するコ
ラムアドレス信号で罷、書込み指定信号ＷＥが、アドレ
スＡｏに相当する第１．第２のアドレスＡと共に出力さ
れる。まず、当該アドレスＡ。
ス選択信号ＲＡＳ 、第２のアドレス信号を選択するコ
ラムアドレス信号で罷、書込み指定信号ＷＥが、アドレ
スＡｏに相当する第１．第２のアドレスＡと共に出力さ
れる。まず、当該アドレスＡ。
より誤り訂正用チェックピットを含む出力データＤｏｕ
ｔがデータ１２としてデータ制御部３に、データ制御信
号１１により保持される。次に、アドレス信号６により
第２のアドレスの異なるアドレスＡ！が指定されて、誤
り訂正用チェックピットをａむ出力データＤｏｕｔがデ
ータ１２としてデータ制ｍ１部３に、データ制御信号１
１により保持される。
ｔがデータ１２としてデータ制御部３に、データ制御信
号１１により保持される。次に、アドレス信号６により
第２のアドレスの異なるアドレスＡ！が指定されて、誤
り訂正用チェックピットをａむ出力データＤｏｕｔがデ
ータ１２としてデータ制ｍ１部３に、データ制御信号１
１により保持される。
次に、アドレス信号９によりアドレスＡ０ついでＡ、が
指定されると共に、書込み指定信号汀が与えられて、デ
ータ制御部３よりデータ制御信号１１により、データ１
２が淋込まれる。このとき。
指定されると共に、書込み指定信号汀が与えられて、デ
ータ制御部３よりデータ制御信号１１により、データ１
２が淋込まれる。このとき。
記憶部２よりの揃出しデータ１２に誤りがあれば訂正さ
れており、これより得られる再書込みデータと、書込み
データ７とから作成された。誤り訂正用チェックピット
の付加された書込み用データが、アドレスＡ。及びＡ１
に順次書込まれる。Ｄｉｎが記憶部への入力データであ
る。
れており、これより得られる再書込みデータと、書込み
データ７とから作成された。誤り訂正用チェックピット
の付加された書込み用データが、アドレスＡ。及びＡ１
に順次書込まれる。Ｄｉｎが記憶部への入力データであ
る。
同様にして、第２のアドレスのみ異なるアドレスＡｏ、
ＡＩ ＋ Ａ２へ部分書込み、全書込み１部分書込み
の順で行なう場合には、第３図に示すようなタイミング
及びアドレス指定により行なう。即ち。
ＡＩ ＋ Ａ２へ部分書込み、全書込み１部分書込み
の順で行なう場合には、第３図に示すようなタイミング
及びアドレス指定により行なう。即ち。
アドレスＡｏの読出し、アドレスＡ１への書込み。
アドレスＡ２の読出し、アドレスＡ。への書込み（部分
書込み）、アドレスＡ２への書込み（部分書込み）によ
り、書込みデータ７として与えられたデータが、スター
ト信号４より始るアドレス信号６の指定するアドレスへ
、読出し／書込み指定信号５にしだがって、書込まれる
。
書込み）、アドレスＡ２への書込み（部分書込み）によ
り、書込みデータ７として与えられたデータが、スター
ト信号４より始るアドレス信号６の指定するアドレスへ
、読出し／書込み指定信号５にしだがって、書込まれる
。
さらに、アドレスＡｏへの部分書込み、アドレスＡ、へ
の全書込み、アドレスＡ２への全書込み、アドレスＡ３
への部分書込みは、第４図に示すようなタイミング及び
アドレス指定により、第２及び第３図の説明と同様にし
て行なわれる。即ち、アドレスＡＯＯ読出し、アドレス
ＡＩへの全書込み。
の全書込み、アドレスＡ２への全書込み、アドレスＡ３
への部分書込みは、第４図に示すようなタイミング及び
アドレス指定により、第２及び第３図の説明と同様にし
て行なわれる。即ち、アドレスＡＯＯ読出し、アドレス
ＡＩへの全書込み。
アドレスＡｏへの直込み（部分書込み）、アドレスＡ３
の読出し、アドレスＡ２への全書込み、アドレスＡ３へ
の卦込み（部分書込み）として、メモリ制御部１が、記
憶部２及びデータ制御部３を動作させて行なわれる。
の読出し、アドレスＡ２への全書込み、アドレスＡ３へ
の卦込み（部分書込み）として、メモリ制御部１が、記
憶部２及びデータ制御部３を動作させて行なわれる。
また、連続読出し動作の場合には、スタート信号４と共
にアドレス信号６として与えられるアドレス開始アドレ
ス、読出し／書込み指定信号５として与えられる読出し
アドレス数、さらに順次アドレス信号６の一部として与
えられる第２のアドレスにより、順次、記憶部２ヘアド
レス信号９゜読出し／書込み制御信号１０が与えられる
。これにより、記憶部２から、誤り訂正用チェックピッ
トを含むデータ１２が連続的に出力されて、データ制御
信号１１によりデータ制御部３へ入力されだ後、誤りが
あれば訂正されて読出しデータ８として出力される。こ
のようにして、アドレス信号９の指定する第１．第２の
アドレスから読出しデータ８が連続して出力される。
にアドレス信号６として与えられるアドレス開始アドレ
ス、読出し／書込み指定信号５として与えられる読出し
アドレス数、さらに順次アドレス信号６の一部として与
えられる第２のアドレスにより、順次、記憶部２ヘアド
レス信号９゜読出し／書込み制御信号１０が与えられる
。これにより、記憶部２から、誤り訂正用チェックピッ
トを含むデータ１２が連続的に出力されて、データ制御
信号１１によりデータ制御部３へ入力されだ後、誤りが
あれば訂正されて読出しデータ８として出力される。こ
のようにして、アドレス信号９の指定する第１．第２の
アドレスから読出しデータ８が連続して出力される。
正を行なう記憶装置において、同一の第１のアドレス信
号で指定される任意の第２のアドレスへの連続読出し／
書込み動作が、アドレス２回転送と第２のアドレスとに
より第１のアドレスの指定する範囲で高速読出し／書込
み可能なメモリＩＣ群を用いて１部分書込みの際の誤り
訂正及び誤り訂正用チェックビット発生と別の読出し又
は書込みとを並行して行なうことにより２部分書込みを
含む連続読出し書込み動作を高速に行なうことができる
効果がある。
号で指定される任意の第２のアドレスへの連続読出し／
書込み動作が、アドレス２回転送と第２のアドレスとに
より第１のアドレスの指定する範囲で高速読出し／書込
み可能なメモリＩＣ群を用いて１部分書込みの際の誤り
訂正及び誤り訂正用チェックビット発生と別の読出し又
は書込みとを並行して行なうことにより２部分書込みを
含む連続読出し書込み動作を高速に行なうことができる
効果がある。
第１図は１本発明の一実施例のブロック図、第２図〜第
４図は２本発明の実施例の動作例を示すタイムチャート
である。 １・・・メモリ制御師部、２・・・記憶部、３・・・デ
ータ制御部、４・・スタート信号、５・・・読出し／書
込み指定信号、６・・・アドレス信号、７・・・書込み
データ。 ８・・・読出しデータ、９・・・アドレス信号、 Ｉ
Ｏ・・・読出し／書込み制（財）信号、１１・・・デー
タ制御信号。 １２・・・データ。
４図は２本発明の実施例の動作例を示すタイムチャート
である。 １・・・メモリ制御師部、２・・・記憶部、３・・・デ
ータ制御部、４・・スタート信号、５・・・読出し／書
込み指定信号、６・・・アドレス信号、７・・・書込み
データ。 ８・・・読出しデータ、９・・・アドレス信号、 Ｉ
Ｏ・・・読出し／書込み制（財）信号、１１・・・デー
タ制御信号。 １２・・・データ。
Claims (1)
- 【特許請求の範囲】 １、 第１及び第２のアドレス信号を受け、第１のアド
レス信号で限定された第２のアドレス信号の指定による
複数のアドレスに読出し又は書込みを行なうメモリ素子
群からなる記憶部と、誤り訂正符号発生機能及び誤シ訂
正機能を有するデータ制御皿部と、前記記憶部に読出し
又は書込み制御信号及びアドレス信号を送出し、前記デ
ータ制御部に誤り訂正符号発生及び誤り訂正を制御する
信号を送出するメモリ制御部とを含み、前記メモリ制御
′１ｌＩｌｊ部は、同一の第１のアドレス信号の指定す
る複数のアドレスへ部分書込みを含む連続動作を行なう
際に、前記記憶部から部分書込みアドレスの情報を読出
して前記データ制御部へ入力させた後に。 第２のアドレス信号により他のアドレスに対し少なくと
も一度読出し又は書込みを行なって、再び当該部分Ｈ込
みアドレスに前記データ制御部から出力される情報を書
込むことを特徴とする。誤り訂正を行なう記憶装置の部
分書込みを含む連続動作方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089845A JPS58208997A (ja) | 1982-05-28 | 1982-05-28 | 誤り訂正を行なう記憶装置の部分書込みを含む連続動作方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57089845A JPS58208997A (ja) | 1982-05-28 | 1982-05-28 | 誤り訂正を行なう記憶装置の部分書込みを含む連続動作方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58208997A true JPS58208997A (ja) | 1983-12-05 |
Family
ID=13982098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57089845A Pending JPS58208997A (ja) | 1982-05-28 | 1982-05-28 | 誤り訂正を行なう記憶装置の部分書込みを含む連続動作方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208997A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278651A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | 部分書込制御装置 |
-
1982
- 1982-05-28 JP JP57089845A patent/JPS58208997A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62278651A (ja) * | 1986-05-28 | 1987-12-03 | Hitachi Ltd | 部分書込制御装置 |
| JPH0586576B2 (ja) * | 1986-05-28 | 1993-12-13 | Hitachi Ltd |
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