JPH0586576B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、記憶装置への部分書込みに関し、特
に、単一のアクセスサイクルで複数のアクセス単
位（例えばワード）へのアクセスが可能な記憶装
置のための、部分書込みの制御に関する。

〔従来の技術〕

記憶情報のアクセス単位（以下ワードで代表す
る）の一部のみを書替える処理は、部分書込みと
呼ばれる。部分書込処理は、対象ワードを読出す
動作と、読出されたワードの一部を新データで置
換して部分的に更新されたワードを形成する動作
と、更新されたワードを書込む動作とからなり、
したがつて、通常の書込処理よりも長い時間を要
する。特開昭53−145428号公報は、部分書込みに
要する時間を短縮するための方法の一つを示し、
それは、メモリ制御装置内に設けられた、メモリ
サイクル時間に対応する長さの、受付けられたア
クセス要求情報（制御情報、データ及びアドレ
ス）を保持するためのシフトレジスタ群を利用し
て、部分書込みの対象ワードの読出しが終つた時
に、対応するアクセス要求情報を、読出されて更
新されたワードと共に、前記シフトレジスタ群の
入力段に戻して自動的に書込要求を登録し、それ
により、アクセス要求元が記憶装置の動作に関与
する期間を短縮する。

ところで、ダイナミツクRAMについて、１個
のRAS信号で生起される単一のアクセスサイク
ル内において複数のワード位置へのアクセスが可
能な、高速動作モードを備えた素子が知られてい
る。例えば、ページモードと呼ばれるモードで
は、あるローアドレスの下で異なるカラムアドレ
スを相次いで与えることにより、共通のローアド
レスを持つ複数のアドレスへの一括アクセスが可
能であり、ニブルモードと呼ばれるモードでは、
ローアドレスとカラムアドレスの一組が与えられ
た時に、アドレス値を記憶装置内でカウントアツ
プすることにより、４個までの連続するアドレス
への一括アクセスが可能である。これらの型の素
子から構成された記憶装置のための効果的な部分
書込機構は、まだ十分には研究されていない。前
記公報記載の方法は、各アクセス動作が単一のワ
ードに対して行なわれる型の記憶装置のためのも
のである。

〔発明が解決しようとする問題点〕

実際のデータ処理においては、連続するアドレ
スにある一連のワードを処理する機会が多い。前
述の高速動作モードが一般にこの型の処理の高速
化に役立つことは、多言を要しない。しかし、部
分書込みが必要なワードを含む一連のワードの書
込みを効率良く行なうには、特別な機構を必要と
する。常識的な読出・書込機構の下では、部分書
込みが必要なワードは、他の諸ワードから切離さ
れて、別の読出・書込動作により単独に処理され
ることになり、それでは、前述の高速動作モード
の利点が十分に活用されたとはいえない。

本発明は、部分書込みが必要なワードを含む一
連のワードを高速動作モードにおいて一括的に処
理すること可能にし、それにより、高速動作モー
ドの利点を部分書込みのために最大限に活用する
ことを意図する。

〔問題点を解決するための手段〕

高速動作モードで動作可能な記憶装置のための
本発明による部分書込制御装置には、部分書込要
求（部分書込みが必要なワードを含む複数ワード
の書込要求）と部分書込ワード指定情報（部分書
込みが必要なワードを指定する情報）とを受け
て、まず、部分書込みが必要な全ワードの相次ぐ
読出しのための単一の読出サイクルを指示する動
作制御信号を記憶装置に供給し、次いで、書込み
が要求された全ワードの相次ぐ書込みのための単
一の書込サイクルを指示する動作制御信号を記憶
装置に供給する手段が設けられ、また、部分書込
要求と部分書込ワード指定情報とを受けて、前記
の読出サイクルと書込サイクルのためのそれぞれ
のアドレスを前記の動作制御信号と同期して記憶
装置に供給する手段が設けられる。更に、前記読
出サイクルで読出されたワードの変更を要しない
部分と書込みが要求されたワードをマージして、
続く書込サイクルで書込まれるべきワード群を形
成するマージ手段が設けられる。

〔作用〕

記憶装置は、まず、読出サイクル動作制御信号
を受けて、部分書込みが行なわれるべきすべての
ワードを、単一の読出サイクル内で高速に相次ぎ
読出す。これらのワードの変更を要しない部分
は、マージ手段により、書込まれるべき新しいデ
ータとマージされて、書込動作の対象となる一群
の完全なワードを形成する。次いで、記憶装置
は、書込サイクル動作制御信号を受けて、マージ
により形成された一群のワードを、単一の書込サ
イクル内で高速に相次いで書込み、部分書込みを
含む一群のワードの書込みを完了する。

〔実施例〕

第１図は、記憶素子としてニプルモード素子を
用いた記憶装置のための、本発明の一実施例を示
す。ニプルモード素子を用いた記憶装置１におい
ては、単一のアクセスサイクル内で、最初に与え
られたアドレス値をカウントアツプすることによ
り、アドレスの下位２ビツトが00〜11の範囲にあ
る４個までの連続するアドレスへのアクセスを行
なうことが可能である。今、第２図に示されるよ
うな、連続するアドレスにある４個のワードの更
新が必要であるとする。第２図において、斜線は
更新されるべき部分を示す。第１ワードと第４ワ
ードが部分書込みを必要とする。アクセス要求元
（例えばプロセツサ）は、部分書込みを含む書込
みの要求（以下部分書込リクエストという）と、
先頭アドレスとワード数を示すリクエストアドレ
スと、部分書込みを必要とするワード（第２図の
例では第１及び第４ワード）を示す部分書込ワー
ド指定情報と、書込まれるべきデータ（リクエス
トライトデータ）と、部分書込み対象ワードの変
更を要しないバイト（第２図における斜線の無い
部分）を示す非更新バイト指定情報とを発生す
る。

メモリ制御信号発生回路２は、基本的には、ニ
ブルモードダイナミツクRAMのための通常のメ
モリ制御信号発生回路と同様であつて、１個の
RAS信号と、要求されたワード数に等しい個数
の相次ぐCAS信号とを発生し、更に、書込みが
要求された時には書込イネーブル（WE）信号を
発生する。しかし、本発明の適用のために、部分
書込みが必要なワードをニブルモードで読出すた
めの前記信号群を、部分書込リクエストと部分書
込ワード指定情報に従い、通常の書込動作制御用
信号群に先立つて発生させる回路が付加される。
メモリアドレス発生回路３も、基本的には、ニブ
ルモードダイナミツクRAMのための通常のメモ
リアドレス発生回路と同様であつて、リクエスト
アドレスをローアドレスとカラムアドレスに分解
し、それらをRAS信号と最初のCAS信号にそれ
ぞれ同期して送出する。しかし、本発明の適用の
ために、部分書込みが必要なワードの先頭アドレ
スを、部分書込ワード指定情報に従つて、前記の
読出動作制御用信号群と同期して発生させる回路
が、付加される。

リクエストライトデータは、第１ないし第４ワ
ードのためのライトデータレジスタ（WDR）４
〜７に保持される。順次読出される部分書込みが
必要なワードは、リードデータレジスタ（RDR）
８を経て、WDR４〜７の入力に送られる。マー
ジ制御回路９は、部分書込ワード指定信号を解読
し、メモリ制御信号に同期して、RDR８に順次
読出されるワードに対応するWDRのクロツク
（CK）端子群へのゲート群１０〜１３を順次開
く。部分書込みが必要なワードのためのWDRの
これらゲート群には、第２入力として、変更を要
しない（すなわち記憶装置から読出されたデータ
がそのまま書戻される）バイトの位置を示す非更
新バイト情報信号が印加されている。したがつ
て、RDR８に順次読出されたワードの変更を要
しないバイトは、WDR４〜７の対応する位置に
入り、それによりリクエストライトデータとマー
ジされて、記憶装置１に書込まれるべき完全なワ
ード群を形成する。

第２図に斜線で示されたデータのための部分書
込みが要求され、関連する前述の所要情報がアク
セス要求元から発せられると、メモリ制御信号発
生回路２とメモリアドレス発生回路３は、第３図
に示されるように、まず、部分書込みが必要な第
４ワードと第１ワードの読出しのためのニブルモ
ードリードサイクルを生起させる。この場合、ア
ドレスの下位２ビツトは第４ワード（11）から第
１ワード（00）へと連続するので、図示のよう
に、第４ワードのアドレスが最初に与えられ、そ
れが記憶装置１内で第１ワードのアドレスへ単一
ステツプで更新される。このリードサイクルで
RDR８に順次読出された第４ワードと第１ワー
ドは、マージ制御回路９と非更新バイト指定情報
に導びかれて、WDR７とWDR４のそれぞれ対
応するバイト位置に書込まれて、記憶装置１に書
込まれるべき完全なワード群（第２図に示された
第１ないし第４ワード）を形成する。

次いで、RASプリチヤージ時間（TRP）の後
に、メモリ制御信号発生回路２とメモリアドレス
発生回路３は、第１ないし第４ワードの通常のニ
プルモード書込みのためのライトサイクルを生起
させ、このライトサイクルでWDR４〜７の内容
が記憶装置１の相次ぐアドレスに逐次書込まれ
て、部分書込みを含む一連のワードの書込みが完
了する。

部分書込みが必要なワードのアドレスの下位２
ビツトの値が隔つている場合、例えば、第１ワー
ドと第３ワードが部分書込を要するときには、リ
ードサイクルで第１ないし第３ワードが読出さ
れ、非更新バイト指定情報により、第１バイトと
第３バイトの変更を要しない部分のみがWDR４
及び６にそれぞれ入れられ、読出された第２ワー
ドは捨てられる。

第２図及び第３図に示された部分書込みを、部
分書込対象ワードをそれ以外のワードから分離し
て単独に処理することによつて達成するとすれ
ば、例えば、第４図に示されるように、第１ワー
ドの読出しとその部分的更新後の書込み、第２及
び第３ワードのニブルモード書込み、第４ワード
の読出しとその部分的更新後の書込み、というシ
ーケンスが行なわれるであろう。これと比較し
て、本実施例では、RASプリチヤージは４回か
ら１回に減少し、かつ、別個に行なわれる部分書
込対象ワードの読出しと書込みがニブルモードの
読出サイクルと書込サイクルに一括されて高速化
され、その結果、全体として大幅な高速化が達成
される。

ページモード素子が用いられる場合には、リー
ドサイクルとライトサイクルにおいて、各ワード
のカラムアドレスがその都度メモリアドレス発生
回路から記憶装置に与えられる。このようなメモ
リ制御装置自体は周知であり、したがつて、この
型の記憶装置においても、前記と本質的に同じ機
構により、単一のリードサイクルとそれに続く単
一のライトサイクルにおいて、部分書込みを含む
一連の書込みを行なうことができる。このモード
では、アクセス対象アドレスは連続する必要がな
い。

〔発明の効果〕

本発明によれば、高速動作モードの利点が部分
書込みに対しても最大限に活用されて、RASプ
リチヤージの回数が低減し、かつ、ワードあたり
の平均アクセスタイムが短縮される。RASプリ
チヤージ時間は約100nsであるから、第３図の動
作に要する時間は、第４図のそれと比較して、
RASプリチヤージ回数の低減のみによつても、
300nsだけ短縮される。また、例えば読出動作に
ついては、個々のワードを単独で処理する時の
RAS信号からのアクセスタイムは約150nsである
が、ページモードにおける第２ワード以降のワー
ドに対するCAS信号からのアクセスタイムは約
75nsで、ニブルモードにおけるそれは約25nsであ
る。したがつて、高速モードにおける単一のリー
ドサイクルと単一のライトサイクルにおいてすべ
てのアクセスが行なわれることにより、所要時間
が更に短縮され、総合すると、大幅な高速化が達
成される。

【図面の簡単な説明】

第１図は本発明の一実施例のブロツクダイヤグ
ラム、第２図は部分書込対象データの一例を示す
図、第３図は第１図の装置の動作の一例のタイム
チヤート、第４図は通常の機構により行なわれる
部分書込みのタイムチヤートである。 １…ニブルモード素子からなる記憶装置、２…
メモリ制御信号発生回路、３…メモリアドレス発
生回路、４〜７…ライトデータレジスタ、８…リ
ードデータレジスタ、９〜１３…マージ制御機
構。

Claims (1)

【特許請求の範囲】
1. １ １回のアクセスサイクルで複数のアクセス単
   位への相次ぐアクセスが可能な記憶装置に対する
   部分書込みを含む複数のアクセス単位の書込みの
   要求を処理する装置において、前記書込要求と部
   分書込みが必要なアクセス単位を指定する部分書
   込アクセス単位指定情報とを受けて、部分書込み
   が必要なすべてのアクセス単位の相次ぐ読出しの
   ための単一の読出サイクルを指示する動作制御信
   号を前記記憶装置に供給し、次いで書込みが要求
   されたすべてのアクセス単位の相次ぐ書込のため
   の単一の書込サイクルを指示する動作制御信号を
   前記記憶装置へ供給するメモリ制御信号発生手段
   と、前記書込要求と前記部分書込アクセス単位指
   定情報とを受けて前記読出サイクルと書込サイク
   ルのためのそれぞれのアドレスを前記動作制御信
   号に同期して前記記憶装置に供給するメモリアド
   レス発生手段と、前記読出サイクルで読出された
   アクセス単位の変更を要しない部分と書込みが要
   求されたデータをマージして前記書込サイクルで
   書込まれるべき一群のアクセス単位を形成する手
   段とを備えたことを特徴とする部分書込制御装
   置。