KR910003592B1

KR910003592B1 - 부분 서입 제어장치

Info

Publication number: KR910003592B1
Application number: KR1019870005247A
Authority: KR
Inventors: 히데따다 후꾸나까; 고이찌 이께다
Original assignee: 가부시끼가이샤 히다찌 세이사꾸쇼; 미다 가쓰시게
Priority date: 1986-05-28
Filing date: 1987-05-27
Publication date: 1991-06-07
Also published as: CN87103852A; US4779232A; JPH0586576B2; CN1005172B; JPS62278651A; KR870011615A

Abstract

내용 없음.

Description

부분 서입 제어장치

제 1 도는 본 발명의 한 실시예를 도시한 블럭 계통도.

제 2 도는 부분 서입 동작의 대상 데이타의 일례를 도시한 도면.

제 3 도는 제 1 도에 도시한 장치의 동작 일례의 타임차트.

제 4 도는 통상의 기구에 의하여 행하여지는 부분 서입 동작 일례의 타임차트.

제 5 도는 제 1 도 중의 메모리 제어신호 발생회로와 메모리 어드레스 발생회로를 상세하게 도시한 블럭계통도.

제 6 도는 제 5 도 중의 제어신호 테이블과 어드레스 증분 테이블을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : 기억장치 2 : 메모리 제어신호 발생회로

3 : 메모리 어드레스 발생회로 4-7 : 서입데이타 레지스터

8 : 독출 데이타 레지스터 9 : 머지 제어 회로

10-13 : 게이트군 21 : 디코더

22 : RAS/CAS/WE 발생단 23 : 제어신호 테이블

31 : 어드레스 증분 회로 32 : 어드레스 증분 테이블

33 : 가산기 34 : 로우 어드레스/컬럼 어드레스 형성단.

본 발명은 기억장치에 대한 부분 서입에 관한 것으로, 특히, 단일의 억세스 사이클로 복수의 기억위치로 억세스가 가능한 고속 동작 모우드를 구비한 기억장치를 위한 부분 서입 제어 장치에 관한 것이다.

억세스 단위의 기억 정보(이하 워드로 대표함)의 일부만을 고쳐쓰는 처리는 부분 서입이라 불리운다. 부분 서입 처리 대상 워드를 독출하는 동작, 독출된 워드의 일부는 새로운 데이타로 치환하여 부분적으로 갱신된 워드를 형성하는 동작, 및 갱신된 워드를 서입하는 동작으로 이루어지며, 따라서, 통상의 서입처리 보다도 긴 시간을 요한다. 일본국 특허공개(소) 제53-145,428호 공보는 부분 서입에 요하는 시간을 단축하기 위한 방법중의 한 방법을 나타내는 것으로, 그것은 메모리 제어장치내에 설치된 메모리 사이클 시간에 대응하는 길이의 접수된 억세스 요구정보(제어정보, 데이타 및 어드레스)를 보존하기 위한 시프트 레지스터군을 이용하여, 부분 서입의 대상 워드의 독출이 끝날 때, 대응하는 억세스 요구정보를 독출되어서 갱신된 워드와 함께, 상기 시프트 레지스터군의 입력단으로 되돌려서 자동적으로 서입 요구를 등록하고, 그로써, 억세스 요구원 장치가 기억장치의 동작에 관여하는 기간을 단축한다.

그런데, 다이나믹 RAM(Ramdom Access Memory)분야에서, 1개의 RAS 신호에 의하여 생기는 단일 억세스 사이클내에 있어서 복수의 워드 위치로 억세스가 가능한 고속 동작 모우드를 구비한 소자가 공지되어 있다. 예를들어, 페이지(page) 모우드를 구비한 소자가 공지되어 있다. 예를들어, 페이지(page) 모우드라 불리우는 모우드에서는, 어느 로우(행) 어드레스 하에서 다른 칼럼(열) 어드레스를 연달아 제공함으로써, 공통의 로우어드레스를 유지하는 복수 어드레스로 일괄 어드레스가 가능하고, 니블(mibble) 모우드라 불리우는 모우드에서는, 로우어드레스와 칼럼 어드레스의 일조가 제공된 때에, 어드레스 값을 기억장치 내에서 카운터업 함으로써, 4개까지의 연속하는 어드레스로의 일괄 억세스가 가능하다. 이 형태들의 소자로 구성된 기억장치를 위한 효과적인 부분 서입 기구는 아직 충분하게는 개발되어 있지 않다. 상기 공보 기재의 방법은 각각의 억세스 동작이 단일 워드에 대해서 행하여지는 형태의 기억장치를 위한 것이다.

실제의 데이타처리에 있어서는, 연속하는 어드레스에 있는 일련의 워드를 처리하는 기회가 많다. 전술한 고속 동작 모우드가 대체로 이 형태의 처리의 고속화에 소용되는 것은 여러 말할 필요가 없다. 그러나, 부분 서입이 필요한 워드를 포함하는 일련의 워드 서입을 효율 좋게 행하기에는, 특별한 기구를 필요로 한다. 통상의 독출, 서입 기구 하에서는, 부분 서입이 필요한 워드는 기타의 모든 워드에서 잘려 나가서, 별도의 독출,서입 동작에 의하여 단독으로 처리되어야 하고, 따라서, 전술한 고속 동작 모우드의 이점이 충분히 활용되지 않는다.

본 발명은 부분 서입이 필요한 워드를 포함하는 복수 워드를 고속 동작 모우드에 있어서 일괄적으로 처리하는 것을 가능하게 하고, 그로써, 고속 동작 모우드의 이점을 최대한으로 활용하는 것을 목적으로 한다.

본 발명의 부분 서입 제어장치에 있어서, 메모리 제어 신호 발생회로는 부분 서입을 포함하는 서입의 요구에 따라, 우선, 부분 서입을 필요로 하는 기억 위치 전체에서의 순차의 독출을 위한 1개의 독출 사이클을 고속 동작 모우드에서 행하게 하기 위한 제어신호를 기억장치에 공급하고, 계속해서, 서입이 지정된 데이타를 독출 사이클에서 독출된 데이타의 변경을 요하지 않는 부분과 병합(머지)하여, 서입 사이클에서 서입될 일군의 완전한 억세스 단위의 데이타(워드)를 형성한다. 어드레스 발생회로는 독출 사이클을 위한 어드레스 정보 및 서입 사이클을 위한 어드레스 정보를 기억장치에 공급한다.

그 결과, 부분 서입에 의하여 부분적으로 변경될 모든 워드가 고속 동작 모우드의 1회의 독출 사이클에서 일괄하여 독출되고, 그리고, 부분적으로 변경된 워드를 포함하는 서입될 모든 워드가 머지 회로에 의하여 형성되고, 계속해서, 고속 동작 모우드 1회의 서입 사이클에서 일괄하여 서입된다.

제 1 도는 기억소자로서 니블 모우드 소자를 사용한 기억 장치를 위한 본 발명의 한 실시예를 도시한 것이다. 니블 모우드소자를 사용한 기억장치(1)에 있어서는, 단일의 억세스 사이클 내에서, 최초로 제공된 어드레스 값을 카운트업 함으로써, 어드레스의 최하위 2비트가 00-11 범위에 있는 4개까지의 연속하는 어드레스로의 억세스를 행하는 것이 가능하다. 지금, 제 2 도에 도시한 바와같은, 연속하는 어드레스에 있는 4개의 워드 갱신이 필요하다고 한다. 각 워드는 4개의 바이트로 이루어진다. 제 2 도에 있어서, 사선은 갱신될 부분을 나타낸다. 제1워드 및 제4워드가 부분 서입을 필요로 한다. 즉, 제1워드는 제4바이트만이 갱신되기 위함이고, 제4워드는 제1바이트에서 제3바이트가지만이 갱신되기 위함이다. 억세스 요구원(예를들어, 프로세서)는 부분 서입을 포함하는 서입의 요구(이하 부분 서입 요구라함), 선두 어드레스와 워드수를 나타내는 요구 어드레스, 부분 서입을 필요로 하는 워드 제 2 도의 예에서는 제1 및 제4워드)를 나타내는 부분 서입 워드 지정정보, 서입될 데이타,(요구 서입 데이타), 및 부분 서입 대상 워드 중의 변경을 요하지 않는 바이트(제 2 도에 있어서의 사선이 없는 부분 즉, 제1워드의 제1바이트에서 제3바이트까지 및 제4워드의 제4바이트)를 나타내는 비갱신 바이트 지정정보를 발생시킨다.

기본적으로는, 메모리 제어신호 발생회로(2)는 니블 모우드 다이나믹 RAM를 위한 통상의 메모리 제어신호 발생 회로와 같으며, 1개의 RAS 신호 및 요구된 워드 수와 동일한 갯수의 연속적인 CAS 신호를 발생시키고, 또한, 서입이 요구된 때에는 서입 엔에이블(WE) 신호를 발생시킨다. 그러나, 본 발명의 적용을 위하여, 부분 서입이 필요한 워드를 니블 모우드로 독출하기 위한 상기 신호군을 부분 서입 요구와 부분 서입 워드 지정정보에 따라 통상의 서입 동작 제어용의 신호군과 동기하여 발생시키는 회로가 부가된다.

요구 서입 데이타는 제1 내지 제4워드를 위한 서입 데이타 레지스터(WDR,4-7)에 보존된다. 기억장치(1)에서 차례로 독출되는 부분 서입이 필요한 워드는 독출 데이타 레지스터(RDR,8)을 거쳐서, WDR(4-7)의 입력으로 보내진다. 머지 제어회로(9)는 부분 서입 워드 지정신호를 해독하고, 메모리 제어신호에 동기하여 RDR(8)에서 차례로 독출되는 워드에 대응하는 WDR의 클럭(CK) 단자군에 접속된 게이트군(10-13)을 차례로 개방시킨다. 부분 서입이 필요한 워드를 보존하는 WDR에 접속된 게이트군에는, 제2입력으로서, 변경을 요하지 않는(즉, 기억장치에서 독출된 데이타가 그대로 되돌려 써지는)바이트의 위치를 나타내는 비갱신 바이트 정보신호가 인가되어 있다.

제 1 도에는 간략화하여 도시되어 있으나, WDR(4-7)의 각각은 실제로는 4바이트 폭을 갖고, 각 바이트 부분마다 CK 단자에 접속된 게이트를 구비하고, 도시된 게이트 군(10-13)은 각각은 이와같은 4개의 게이트를 총합적으로 나타내고 있다. 머지 제어회로(9)는 실제로는 4개의 출력선을 갖고, 그 제1출력선은 제1워드를 지정하기 위해, WDR(4)의 전체 바이트 부분의 게이트 군(10)의 제1입력에 접속되고, 제2-제4출력선은 제2-제4워드를 지정하기 위해, WDR(5-7) 각각의 전체 바이트 부분의 게이트군(11-13)의 제1입력에 접속된다. 또, 비갱신 바이트 지정선은 각 WDR에 대해서 4개씩 설치되고, 그 제1의 선은 제1바이트를 지정하기 위해, 제1바이트 부분의 게이트인 제2입력에 접속되고, 제2-제4의 선은 제2-제4바이트를 지정하기 위해, 제2-제4바이트 부분의 게이트인 제2입력에 접속된다. 따라서, 소망하는 WDR에 대한 소망하는 비갱신 바이트 지정선에 신호를 인가하고, 그리고 기억장치(1)에서 RDR(8)로 소망하는 워드가 독출되는 것과 동기해서, 머지 제어회로(9)에서 상기 소망하는 WDR에 출력선에 신호를 인가함으로써, 소망하는 WDR 중의 소망하는 바이트 부분의 CK 단자에 신호가 인가되고, 이 바이트 부분에, RDR(8)에서 출력되는 워드 중의 대응하는 바이트가 서입된다. 이리하여, RDR(8)에서 차례로 독출된 워드 중의 변경을 요하지 않는 바이트 WDR(4-7)의 대응하는 위치로 들어가고, 그로써 요구 서입 데이타와 머지(병합,merge)되어서, 기억장치(1)에 서입될 완전한 워드군을 형성한다.

또한, 제 1 도에 있어서, 한개선으로 나타나 있는 접속선은 실제로는 복수의 신호선으로 구성된다. 예를들어, 기억장치(1)에서 RDR(8)을 통과해서 WDR(4-7)에 이르는 리드 데이타선 및 WDR(4-7)에서 기억장치(1)에 이르는 서입 데이타선은 실제로는 4바이트(32비트)의 워드 데이타를 병렬로 보내기 위한 32개 신호선이고, 또, 메모리 어드레스 발생회로(3)에서 기억장치(1)에 이르는 어드레스선은 복수 비트(예를들면 10비트)의 로우 어드레스와 칼럼 어드레스를 차례로, 또한 각각을 병렬로 보내기 위한, 그것과 같은 수의 신호선이다. 어드레스의 최하위 2비트는 칼럼 어드레스의 최하위 2비트에 대응한다.

제 2 도에 사선으로 나타난 데이타를 위한 부분 서입이 요구되고, 관련하는 전술한 소요 정보가 억세스 요구원 장치에서 발생되면, 그 요구 서입 데이타가 WDR(4-7)에 보존되고, 계속해서, 메모리 제어신호 발생회로(2)와 메모리 어드레스 발생회로(3)은 제 3 도에 도시한 바와같이, 우선, 부분 서입이 필요한 제4워드와 제1워드의 독출을 위한 니블 모우드 독출 사이클을 생기게 한다. 이 경우, 어드레스의 최하위 2비트는 제4워드(11)에서 제1워드(00)으로 연속되므로, 도시한 바와같이, 제4워드의 어드레스가 최초로 제공되고, 그것이 기억장치(1)내에서 제1워드의 어드레스에 단일 스탭으로 갱신된다. 이 독출 사이클로 RDR(8)에서 차례로 독출된 제4워드 및 제1워드는 머지 제어회로(9)와 비갱신 바이트 지정정보의 제어하에서, WDR(7)과 WDR(4)의 각각 대응하는 바이트 위치에 서입되어, 기억장치(1)에 서입될 완전한 워드군(제 2 도에 도시한 제1 내지 제4워드)를 형성한다.

상세히 기술하면, 프로세서로부터의 비갱신 바이트 지정정보는 제1워드의 제1-제3바이트와 제4워드의 제4바이트를 지정하고 있다. 즉 게이트 군(10)중의 제1-제3바이트부분의 게이트 및 게이트군(13)중의 제4바이트부분의 게이트에 접속된 각 비갱신 바이트 지정선에 신호가 인가되고 있다. 우선, 제4워드가 기억장치(1)에서 RDR(8)에 독출되면, 머지 제어회로(9)는 WDR(7)의 게이트군(13)에 신호를 보낸다. 그리하면, 이 게이트군 중에서 제4바이트부분의 게이트에 접속된 비갱신 바이트 지정선에만 신호가 인가되어 있으므로, RDR(8)에서의 제4워드의 제4바이트만이 WDR(7)의 제4바이트 부분에 서입된다. 다음에 제1워드가 기억장치(1)에서 RDR(8)에 독출되면, 머지 제어회로(9)는 WDR(4)의 게이트군(10)에 신호를 보낸다. 그리하면, 이 게이트군 중에서 제1-제3바이트 부분의 게이트에 접속된 비갱신 바이트 지정선에만 신호가 인가되어 있으므로, RDR(8)에서의 제1워드인 제1-제3바이트만이, WDR(4)의 제1-제3바이트 부분에 서입된다. WDR(4)의 제4바이트 부분, WDR(5),WDR(6) 및 WDR(7)의 제1-제3바이트 부분에는, 이미 요구 기입 데이타가 들어가 있으므로, 상기의 동작 결과, 갱신된 데이타 부분과 갱신이 필요없는 데이타 부분이 머지된다.

이어서, RAS 프리차아지 시간(TRP)후에, 메모리 제어 신호 발생회로(2)와 메모리 어드레스 발생회로(3)은 제1 내지 제4워드의 통상의 니블 모우드 서입을 위한 서입 사이클을 생기게 하고, 이 서입 사이클에서 WDR(4-7)의 내용이 기억장치(1)의 연속적인 어드레스에 차례차례 서입되어서, 부분 서입을 포함하는 일련의 워드 서입이 완료된다.

부분 서입이 필요한 워드의 어드레스의 최하위 2비트의 값이 격차가 있는 경우, 예를들어, 제1워드와 제3워드가 부분 서입을 요할때에는, 독출 사이클에서 제1내지 제3워드가 독출되고, 비갱신 바이트 지정정보에 의하여, 제1바이트와 제3바이트의 변경을 요하지 않는 부분만이 WDR(4 및 6)에 각각 들어가고, 독출된 제2워드는 버려진다.

제 5 도는 메모리 제어신호 발생회로(2)와 메모리 어드레스 발생회로(3)을 상세하게 도시한 블럭 계통도이다. 메모리 제어 신호 발생회로(2)내의 디코더(21)은 부분 서입 워드 지정정보를 해독하여, 부분 서입의 타입(형태)를 결정하고, 결정된 타입을 나타내는 정보를 RAS/CAS/WE 발생단(22)중의 제어신호 테이블(23) 및 메모리 어드레스 발생회로(3)의 어드레스 증분회로(31)중의 어드레스 증분 테이블(32)에 공급한다.

제 6 도는 제어신호 테이블(23)과 어드레스 증분 테이블(32) 내용의 일례를 도시한 것이다. 도면에 있어서, 란 RAS CAS 및 WE는 제어신호 테이블(23)의 내용을 나타내고, 란 어드레스 증분은 어드레스 증분 테이블(32)의 내용을 나타낸다. 란 부분 서입 워드 지정 및 독출/서입 동작은 이들 테이블(23 및 32)의 일부가 아니고, 이해를 용이하게 하기 위하여 부가되어 있다. 란 어드레스 증분 중의 값은 메모리 선두 어드레스를 얻기 위하여 요구 어드레스에 가산될 증분값을 나타낸다. 여기에서, B는 바이트를 나타내고, 1워드는 4바이트로 이루어진 것으로 한다. 란 RAS,CAS 및 WE 중의 숫자는 발생될 각각의 신호의 갯수를 나타낸다.

제 5 도로 되돌아가서, 제어신호 테이블(23)은 디코더(21)에서 부분 서입 타입 정보를 수신하여, 독출 사이클과 서입 사이클을 위한 RAS,CAS 및 WE 신호를 지정하고, RAS/CAS/WE 발생단(22)에 지정된 이들 신호를 차례로 발생시킨다. 한편, 어드레스 증분 테이블(32)는 디코더(21)에서의 부분 서입 타입 정보에 응답해서, 독출 사이클과 서입 사이클을 위한 어드레스 증분 값을 차례로 발생시키고, 가산기(33)은 이들 어드레스 증분 값을 요구 어드레스에 가산해서, 독출 사이클과 서입 사이클을 위한 메모리 선두 어드레스를 형성한다. 로우 어드레스/컬럼 어드레스 형성단(34)는 각각의 메모리 선두 어드레스를 로우 어드레스와 컬럼 어드레스로 분할하고, 이들을 RAS 신호와 제1CAS 신호에 각각 동기하여 송출한다. 어드레스 증분회로(31)도 그 자신의 디코더를 구비하여도 좋다.

제 2 도와 제 3 도에 도시한 예의 경우에는, 부분 서입 워드 지정정보가 제1워드와 제4워드를 지정하므로, 디코더(21)은 부분서입 타입(3)을 지시한다. 이 타입 처리는 제4워드와 제1워드를 위한 독출 동작 및 그에 이어지는 제1워드 내지 제4워드를 위한 서입 동작으로 이루어진다. 독출 동작을 위한 메모리 선두 어드레스는 제4워드의 어드레스이므로, 요구 어드레스에 3워드 길이(4B×3)을 가한 값이고, 서입 동작을 위한 메모리 선두 어드레스는 제1워드의 어드레스이므로, 요구 어드레스 자체이며, 증분 값은 0(4B×0)이다. CAS 신호는 독출 사이클 중에 2회 발생되고, 서입 사이클 중에 4회 발생된다.

제 2 도 및 제 3 도에 도시한 부분 서입을, 부분 서입 대상 워드를 그외의 워드에서 분리하여 단독으로 처리함으로써 달성한다고 하면, 예를들어, 제 4 도에 도시한 바와같이, 제1워드의 독출과 그 부분적 갱신후의 서입 제2 및 제3워드의 니블 모우드 서입, 제4워드의 독출과 그 부분적 갱신후의 서입이라고 하는 시퀘스가 행하여질 것이다. 이것과 비교하여, 본 실시예에서는, RAS 프리차아지가 4회에서 1회로 감소되고, 또한, 별개로 행하여지는 부분 서입 대상 워드의 독출과 서입이 니블 모우드의 독출 사이클과 서입 사이클에 일괄되어서 고속화되어, 그 결과, 전체로서 대폭의 고속화가 달성된다.

페이지 모우드 소자가 사용되는 경우에는, 독출 사이클과 서입 사이클에 있어서, 각각의 워드의 컬럼 어드레스가 그때마다 메모리 어드레스 발생회로에서 기억장치로 제공된다. 이와같은 메모리 제어장치 자체는 공지된 것이고, 따라서, 이 형태의 기억장치에 있어서도, 상기와 본질적으로 같은 기구에 의하여, 단일 독출 사이클과 그에 이어지는 단일 서입 사이클에 있어서, 부분 서입을 포함하는 일련의 서입을 행할 수 있다. 이 모우드에서는, 억세스 대상 어드레스는 연속될 필요가 없다.

본 발명에 의하면, 고속 동작 모우드의 이점이 부분 서입에 대해서도 최대한으로 활용되어서, RAS 프리차아지의 횟수가 저감되고, 또한, 워드 당의 평균 억세스 타임이 단축된다. RAS 프리차아지 시간을 약100ns이므로, 제 3 도의 동작에 요하는 시간은 제 4 도의 것과 비교해서, RAS 프리차아지 횟수의 저감만으로 의해서도, 300ns 만큼 단축된다. 또한, 예를들어, 독출 동작에 대해서는, 개개의 워드를 단독으로 처리할 때의 RAS 신호에서의 억세스 타임은 약 150ns이지만, 페이지 모우드에 있어서의 제2워드 이후의 워드에 대한 CAS 신호에서의 억세스 타임은 약 75ns로, 니블 모우드에 있서서의 그것은 약 25ns로 된다. 따라서, 고속 모우드에 있어서의 단일 독출 사이클과 단일 서입 사이클에 있어서 모든 억세스가 행하여 짐으로써, 소요시간이 다시 단축되고 총합하면, 대폭의 고속화가 달성된다.

Claims

각각 어드레스에 의하여 지정되고 억세스 단위의 데이타를 기억하기 위한 복수의 기억위치를 갖고, 또한, 단일 억세스 사이클로 복수의 상기 기억위치로의 순차 억세스가 가능한 고속 동작 모우드를 구비한 기억장치를 위한 부분 서입 제어장치에 있어서, 부분 서입을 필요로 하는 기억위치를 포함하는 복수의 지정된 기억위치로 지정된 데이타의 서입을 요구하는 부분 서입 요구 정보를 수취하는 회로, 상기 부분 서입 요구 정보에 응답해서, 상기 기억장치에 부분 서입을 필요로 하는 기억위치 전체로부터의 순차 독출을 위한 1개의 독출 사이클을 상기 고속 동작 모우드로 행하게 하기 위한 제어신호를 공급하고, 이어서, 서입이 지정된 기억위치 전체로 순차 서입을 위한 1개의 서입 사이클을 상기 고속 동작 모우드로 행하게 하기 위한 제어신호를 공급하는 제어신호 발생회로, 상기 부분 서입 요구정보에 응답해서, 상기 기억장치에 상기 독출 사이클을 위한 어드레스 정보와 상기 서입 사이클을 위한 어드레스 정보를 공급하는 어드레스 발생회로, 및 상기 독출사이클에서 기억장치의 상기 지정된 데이타 및 데이타 독출을 수취하도록 접속되고, 상기 요구정보에 응답하여 서입이 지정된 데이타가 상기 독출 사이클에서 독출된 데이타의 변경을 요하지 않는 부분과 병합하여, 상기 서입 사이클로 서입될 일군의 완전한 억세스 단위의 데이타를 형성하는 머지회로를 구비한 것을 특징으로 하는 부분 서입 제어장치.
제 1 항에 있어서, 상기 머지회로가 각각 억세스 단위의 데이타를 보존하기 위한 복수의 레지스터, 서입이 지정된 데이타를 상기 레지스터의 해당 부분에 저장하는 회로, 및 상기 독출 사이클에서 독출된 데이타의 변경을 요하지 않는 부분을 상기 레지스터의 해당부분에 저장하는 회로를 구비한 것을 특징으로 하는 부분 서입 제어장치.
제 2 항에 있어서, 상기 기억장치 복수의 다이나믹 RAM 소자를 포함하고, 상기 고속 동작 모우드가 니블 모우드인 것을 특징으로 하는 부분 서입 제어장치.
제 2 항에 있어서, 상기 기억장치가 복수의 다이나믹 RAM 소자를 포함하고, 상기 고속 동작 모우드가 페이지 모우드인 것을 특징으로 하는 부분 서입 제어장치.