JPS58208996A - 誤り訂正を行なう記憶装置の部分書込みを含む連続アドレスへの連続動作方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は，コンビーータ等情報処理装置に関し。

特に、記（ｆ装置の高速連続読出し／書込み動作方式に
関する。

〔従東技術〕

近年，半導（末集積回路技術の急速な発展に伴ない，記
［意装置に使用される半導体メモ１，Ｉ　Ｉ　Ｃは。

捷すます大容敏化される傾向にある。このような大容ｈ
ｉメモＩＪ　Ｉ　Ｃを記憶媒体とする記憶装置は。

高床に抗出し／非違み動作ができることが要求されるだ
けでなく，高床にデータを転送することも要求されてい
る。

従来、高速にデータの読出し又は１．書込みを行なう方
法として、異なるメモリＩＣ群を並行して読み書き動作
させるインターリ−ピングが知られている。しかしなが
ら、メモリＩＣ単体は２人出力ピン数を減らすために１
例えば、６４にワード×１ビット、２５６にワード×１
ビット等、ワード方向に大容駄（ヒされる傾向が強いた
めに、複数個のメモリＩＣ群に分割してインターリ−ピ
ングを行なうと、メモリ装置の容量が大きくなる欠点が
あった。

ところで、このような大規模メモリＩＣとして。

入力ピン数を減らすために、２つのタイミング入力とと
もに、アドレス信号を２回に分けて受信する。アドレス
２回転送メモリＩ　Ｃがよく使われている。そして、こ
の種メモリＩＣでは、連続アドレスに対して高車に読み
書きできるニブルモードを採用したものがある。

このニブルモードを利用すると、同一メモリＩＣ内の連
続アドレスに対して高速に読出し書込みが行なえるため
、高速データ転送が可能である。

しかしながら、誤り訂正を行なう記憶装置では。

部分書込み動作（データ幅のうちの一部に書込みを行な
う動作）を含む連続アドレスへの書込み読出し動作は、
当該アドレスのデータを読出した後。

読出しデータの誤りチェ、り訂正と共に２部分書込みデ
ータと読出しデータの一部である再書込みデータとから
誤り訂正符号を発生させて部分書込みを行なうため２部
分書込みサイクルタイムが増加する欠点があった。

〔発明の目的〕

本発明の目的は、誤り訂正を行なう記憶装置において、
ニブルモードを有するメモリＩＣを用いて部分書込みを
含む連続アドレスに対し高速に読出し書込みを行なう方
式を提供することにある。

〔発明の構成〕

本発明は、第１及び第２のクロックに同期して第１及び
第２のアドレス信号を受け、第２のアドレス信号の数ビ
ットに対して第２のクロックによ訂正機能を有（２，デ
−タ制御部と、前記記憶部に第１及び第２のクロック、
読出し又は書込み制御１ハ号及びアドレス信号を送出し
、前記データ制御部に誤り訂正符号発生軛幸及び誤り訂
正を制御する信号を送出するメモリ制御部とを含み、前
記メモリ制御部は１部分書、込みを含む第２のアドレス
信号で指定したアドレスから連続したアドレスへの連続
動作を行なう際に、前ａＣ記憶部から部分書込みアドレ
スの情報を読出して前記データ制御部へ入力させた後に
、前記第２のクロックを前記部分書込みアドレスに戻る
まで入力し、その間読出し、書込み、あるいはダミー動
作を行なって、再び当該部分書込みアドレスに戻ったと
きにその部分書込みアドレスに前記データ制御部から出
力される情報を書込むことを特徴とする。誤シ訂正を行
なう記憶装置の部分書込みを含む連続アドレスへの連続
動作方式である。

〔発明の実施例〕

次に本発明の実施例について図面を参照して説明する。

第１図を参照すると１本発明の一実施例は、メモリ制御
部１と、記憶部２と、データ制御み指定信号５．アドレ
ス信号６を入力とし、アドレス信号９．読出し／書込み
制御信号１０．データ制＠］午弓″１１を出力とするも
のである。データ制（３）１部；３は、山−込みデータ
７と、データ制御信号１１を人力とし、読出しデータ８
を出力とし、データ１２を入出力とするものである。記
・１意部２は。

アドレス信号９．読出し／書込み制御信号１ｏを人力と
し、データ１２を入出力とするものである。

ここで、データ制（財）部３と記憶部２との間でやりと
りされるデータ１２は、情報ピット及びそれに付加され
た誤り訂正用チェックピットを含む誤り訂正符号化され
たデータである。データ制御部；３は２．す認容データ
７から誤シ訂正用チェックピットを作成し、これを書込
みデータに付加してデータ１２として出力する。更に、
データ制御部３は、情報ビット及びチェックピットから
なるデータ１２を受けその誤りを検出し訂正し読出しデ
ータ８として出力する。また、記憶部２は、データ幅が
データＩ２と等しく、第１及び第２のクロッりに同期し
た第１のアドレス及び第２のアドレス借りによりアドレ
スが指定され、かつ第２のクロックを与えることにより
第２のアドレス信号の数ビットに利し順に読出しあるい
は書込みの可能なメモリ素子群から構成されている。

次に１本実施例の動作について説−嬰する。

先ず、読出し動作の鳴合には、メモリ制御篩部１に、ス
タート信号４と共に、アドレス信号６．読出し指定され
た恍出し／書込み指定信号５が与えられる。この時、メ
モリ制御部１から２回転送によりアドレス信号９が出力
され、これに同期して第１　、第２のクロ、り及び読出
しを指定した読出し／書込み制御信号１０が出力される
。この時。

記憶部２から、アドレス信号９により指定されたアドレ
スからデータ１２が読出される。データ制御部３は、こ
のデータ１２を、データ制御信号１１に１芯答して、誤
りがあれば訂正して読出しデータ８として出力する。

次に、全書込み動作の場合には、メモリ制御部１に、ス
タート信号４と共に、アドレス信号６と全書込み状態を
指定した読出し、／書込み指定信号５とが与えられる。

この時、メモリ制御部１からデータ制商１信号】１が出
力される。データ制御部３は、このデータ制御信号１１
を受けると、書込みデータ７から誤り訂正用チェックビ
ットを作成して、これを情報ビットと共にデータ１２と
して出力する。記憶部２には、第１及び第２のタロツク
と共に書込みを指定する胱出し／書込み制御信号１０と
、これらクロックに同期して２回転送によりアドレス信
号９が与えられて、記憶部２の当該アドレスへデータ１
２が書込まれる。

さらに１部分書込み動作の場合には、メモリ開側１部１
に、スタート信号４及びアドレス信号６と共に部分外込
みバイトを指定する読出し／書込み指定信号５が与えら
れる。この時、メモリ制御部１からデータ制御信号１１
が出力される。このデータ制御信号１１によシ書込みデ
ータ７がデータ制向１部３へ人力される。一方、メモリ
制御部１からは、第１のクロック、第２のクロック及び
読出しを指定する読出し／書込み制御信号１０とこれら
クロックに同期した２回転送されたアドレス信号９が出
力される。これらの信号に上り、記憶部２の当該アドレ
スからデータ１２が読出される。

データ制向１部３は、データ制御信号１１に応答して、
データ１２に誤りがあるかどうか検査して誤りがあれば
訂正する。更に、データ制御部３は。

このデータとすでに入力されているデータ７とから書込
み用データ１２を作成して記憶部２に与える。記憶部２
では、この書込み用デー、−夕１２が。

先にアドレス信号９・により指定されたアドレスへ。

書込み指定された読出し／書込み制御信号１０により瞥
込まれる。このようにして２部分書込みが行なわれる。

ところで、記憶部２に使用されているメモリ素子群は第
２のアドレス信号の数ビットが第２のクロックを入力す
ることにより高速に連続的に変ることが！￥ｆ徴である
。従って、連続アドレスへの読出しの場合には、読出し
／書込み指定信号５によりあらかじめ読出すアドレス数
を指定すれば高速連続読出しが可能となり、又連続アド
レスへの全書込みの場合には、読出し／書込み指定信号
５によりあらかじめ書込むアドレス数を指定すると共に
、書込みデータ７を順次与えてやれば、高速連続全書込
みかり能である。

ところが２部分書込み動作を含む書込み又は読出し動作
の場合には１部分書込み動作は、先に説明したように、
一度読出したデータの誤り訂正を行ない、この読出しデ
ータの一部と部分書込み用データとから情報ビットとそ
の誤り訂正用チェックビットとを作成してから再書込み
を行なうことにより２行なわれる。従って、サイクルタ
イムが長くなり、高速に連続アドレスへの動作ができな
い０ そのため１本発明の実施例では１部分書込みを含む連続
アドレスへの高速動作を行なうために。

部分書込みのための読出し動作後、第２のクロックによ
り一度他のアドレスへ順に書込み、読出しあるいはダミ
ー動作を行なって、再び元のアドレスへ戻ってきたとき
に書込み動作を行なって部分書込みを行なっている。

第２図〜第４図は、いずれもメモリ素子群が第２のクロ
、りＣＡＳにより第２のアドレスの最下位２ビツトに対
しニブルモードが可能なものである。

第２図は９部分書込み１部分書込みの連続アドレスへの
動作例であり、第３図は２部分書込み、全書込み２部分
書込みの連続アドレスへの動作例であり、第４図は１部
分書込み、全書込み、全書込み１部分書込みの連続アド
レスへの動作例である。

第２図〜第４図のいずれの場合にも、スタート信号４と
共に動作開始アドレスがアドレス信号６により与えられ
、これら動作モードは読出し／書込み指定信号５により
与えられ、書込みデータは書込みデータ７より順に与え
られるものとする。

先ず、第２図を参照すると、第１のクロックＲ，ＡＳ及
び第２のクロックＣＡＳに同期して第１及び第２のアド
レスＡが与えられ、読出し書込み制御はタイミングＷＥ
により行なわれ、第２のクロックＣＡＳにより、アドレ
スＡ、の読出し、アドレス（ＡＯ十１　）の読出し、ア
ドレス（Ａ、＋２）　（Ａ、＋３）のグミ−読出し、ア
ドレスＡ、の書込み、アドレス（Ａｏ十］）の古込み動
作により、アドレスＡＯ及び（Ａｏ＋Ｉ）への部分書込
みが行なわれる。Ｄｏは記憶部よりの出力データ、ＤＩ
は記憶部への入力データである。

第３図の場合も第２図と同様にして、アドレスＡＯの読
出し、アドレス（Ａｏ＋１）の跡込み、アドレス（ＡＯ
−＋−２）の読出し、アドレス（Ａｏ＋３）のダミ１７
出し、アドレスＡ□の書込み、　７　トレス（Ａｏ＋１
）のダミー読出し、アドレス（Ａｏ±２）のｇ込みによ
り、アドレスＡｏへの部分書込み、アドルス（Ａｏト１
）への全書込み、アドレス（Ａｏ＋２）への部分４込み
が行なわれる。

第４図の場合も第２図及び第３図と同様にして。

アドレスＡ、の読出し、アドレス（ＡＯ＋１）の書込み
、アドレス（Ａｏ土２）の書込み、アドレス（Ａｏ＋３
）の読出し、アドレスＡ、の書込み、アドレス（Ａ□　
＋］　）’＋　（Ａｏ十２　）のグミ−読出し、アドレ
ス（ＡＯ十３）の酪込みにより、アドレスＡｏへの部分
書込み、アドレス（ＡＯ＋１）への全書込み、アドレス
（ＡＯ＋２　）への全書込み、アドレス（Ａｏ＋３）へ
の部分４込ｔ゛が行なわれる。

なお、第２図〜第４図の説明では、ニブルモードは第２
のアドレスの最下位２ビツトとしたが。

必ずしも２ビ、トに限定されるものではない０寸だ開始
アドレスは第２のアドレスの下位数ビットの最小アドレ
スに限定されない。即ち、記憶部に。

定められたアドレス範囲内で開始アドレスより順に第２
のクロックにより巡回して動作させることができればよ
い。

〔発明の効果〕

以上説明したように２本発明によれば、誤り打電を行な
う装置において、第１のクロ、り及び第２のクロックに
同期して第１のアドレス及び第２のアドレスが与えられ
た後の第２のクロ、りにより連続したアドレスに高速な
読出し／書込みの口丁能なメモリ素子群を用いて１部分
書込み動作のうちの読出し動作を行なった後に２次のア
ドレスへ順次読出し、書込みあるいはダミー動作を行な
い。

再び部分書込みアドレスへ書込みを行なう、高速に部分
書込みを含む連続アドレスへの読出し、書込み動作可能
な記憶装置を提供できるという効果がある。

【図面の簡単な説明】

第１図は１本発明の実施例のブロック図、第２図〜第４
図は９本発明の実施例の動作例を示すタイムチャートで
ある。 ■・・・メモリ制御部、２・・・記憶部、３・・・デー
タ制御部、４・・・スタート信号、５・・・読出し／書
込み指定１言号、６・・アドレス信号、７・・書込みデ
ータ。 ８・・読出しデータ、９・・・アドレス信号、１０・・
・読出し／書込み制御信号、１１・・・データ制御信号
。 １２・・・データ。

Claims (1)

【特許請求の範囲】
1. １　第１及び第２のクロックに同期して第１及び第２の
   アドレス信号を受け、第２のアドレス信号の数ビットに
   対して第２のクロックにより順に読出し又は書込み動作
   を行なうメモリ素子群からなる記憶部と、誤り訂正符号
   発生機能及び誤り訂正機能を有するデータ制御部と、前
   記記憶部に第１及び第２のクロック、読出し又は書込み
   制御信号及びアドレス信号を送出し、前記データ制御部
   に誤り削正符号発生及び誤り訂正を制御する信号を送出
   するメモリ制御部とを含み、前記メモリ制御部は１部分
   書込みを含む第２のアドレス信号で指定したアドレスか
   ら連続したアドレスへの連続動作を行なう際に、前記記
   憶部から部分書込みアドレスの情報を読出して前記デー
   タ制御部へ入力させた後に、前記第２のクロックを前記
   部分書込みアドレスに戻るまで人力し、その間１洸出し
   、１込み、あるいはダミー動作を行なって、再び当該部
   分涯込みアドレスに戻ったときにその部分書込みアドレ
   スに前記データ制御部から出力される情報を書込むこと
   を特徴とする。誤り訂正を行なう記憶装置の部分書込み
   を含む連続アドレスへの連続動作方式。