JPH0516740Y2 - - Google Patents

Description

【考案の詳細な説明】 ［考案の技術分野］ 本考案は、デジタルVTR等に用いて好適な誤
り訂正符号生成装置に関する。

［従来技術とその問題点］ 従来、例えばデジタルVTR等の情報処理装置、
情報伝送装置等に於いては、処理情報の縦及び横
方向にパリテイを付加することによつてその誤り
をチエツクするようにしている。しかして、従
来、縦及び横のパリテイを生成するパリテイ生成
装置は、パリテイ付加の基本単位（１フレーム）
のメモリ及び加算器から成り、縦横２回の全デー
タの読出しにより縦横のパリテイを生成するよう
にしている。

上記のように従来のパリテイ生成装置は、フレ
ームの全データを２回読出してパリテイを生成す
るようにしているので、使用メモリ量がフレーム
サイズに比例して増加する共に、その処理時間が
非常に長くなる。また、データを一度メモリに格
納しているので、パリテイ出力をリアルタイムで
行なえない等の欠点がある。

［考案の目的］ 本考案は上記実情に鑑みてなされたもので、回
路構成を簡易化でき、かつ、処理速度の速い誤り
訂正符号生成装置を提供することを目的とする。

［考案の要点］ 本考案は、１ブロツクが複数ワード分で所定ブ
ロツクを１フレームとし、ブロツクごとに１ワー
ド単位で伝送されてくる原データに対して、各ブ
ロツクごとに第１の誤り訂正符号を生成すると共
に、各ブロツクの同位置にあるワードに対する第
２の誤り訂正符号を生成する誤り訂正符号生成装
置に於いて、縦及び横の２組の誤り訂正符号生成
の演算回路を設けると共に、この２組の演算回路
における演算の途中結果を記憶する第１及び第２
の記憶回路を設け、１ブロツク分の原データの転
送が終了した時点における上記第１の記憶回路に
記憶された演算結果を第１の誤り訂正符号とし、
かつ、１フレーム分の原データの転送が終了した
時点で上記第２の記憶回路に記憶された演算結果
を各ブロツクの同位置にあるワードに対する第２
の誤り訂正符号として出力するようにしたもので
ある。

［考案の実施例］ 以下、図面を参照して本考案の一実施例を説明
する。第１図は本考案の概念を示したものであ
る。同図において１はパリテイ生成装置で、この
パリテイ生成装置１は順次入力される例えば１ワ
ードが８ビツトのデータに対し、誤り訂正用のパ
リテイを付加して順次出力する。この場合、パリ
テイ付加後のデータは、パリテイ生成装置１から
連続出力されるものとし、パリテイが出力される
タイミングでは入力データは無いものとする。

しかして、上記パリテイ生成装置１において
は、第２図に示すようにして縦横パリテイを発生
してデータに付加する。この場合、入力されるデ
ータをマトリクス状に配列し、縦方向のデータの
和をＰパリテイ、横方向のデータの和をＱパリテ
イとする。そして、矢印で示すように縦方向に15
データ及び1Pパリテイを転送し、これを15回繰
返した後、Ｑパリテイを16データ転送して１フレ
ーム（パリテイ付加の基本単位）のパリテイ付加
処理を終了する。上記Ｐ，Ｑのパリテイ生成式
は、 Ｐ＝₁₄ Σ^i=o Wi，Ｑ＝₁₄ Σ^i=o Vj となる。つまり、縦、横各方向には、１列（１
行）のデータを加算したものが、パリテイとな
る。この場合の加算は２の剰余の加算であかる
ら、各ビツト同士のイクスクルーシブオアの演算
である。上記Ｐ，Ｑのパリテイ値を求めるために
は、ｉ，ｊの２方向に亘つて全体を２回アクセス
する必要があるが、本考案では順次入力されたデ
ータを処理しながらリアルタイムでパリテイ付加
を行なうので、入力データの入力方向はｉ方向
（縦方向）のみでよい。

次に上記パリテイ生成を行なうための具体的な
回路構成を第３図により説明する。第３図に示す
ように１ワードが８ビツトのデータは、Ｐパリテ
イ生成部１１に入力されると共に、第１及び第２
のデータセレクタ１２，１３の入力端子Ａに入力
される。Ｐパリテイ生成部１１は、上記入力デー
タに対するＰパリテイを発生し、データセレクタ
１２，１３の入力端子Ｂに入力すると共に自己の
入力側に戻している。上記第２データセレクタ１
３は、タイミング生成部１４からのセレクト信号
SELにより入力端子ＡあるいはＢを選択し、Ｑパ
リテイ生成部１５へ出力する。上記タイミング生
成部１４は、基準クロツク発生回路（図示せず）
から送られてくる180°位相の異なるクロツクパル
スφ1，φ2を基準として上記セレクト信号SELを
発生すると共に、書込み／読出し信号、クロ
ツクパルスCK、セレクト信号SEL1，SEL2、リ
セツト信号1，2を発生し、書込み／読出し
信号をRAM１６に、クロツクパルスCKをア
ドレスカウンタ１７に、セレクト信号SEL1，
SEL2を第１データセレクタ１２に、リセツト信
号1をＰパリテイ生成部１１に、リセツト信号
RS2をＱパリテイ生成部１５に出力する。上記ア
ドレスカウンタ１７は、タイミング生成部１４か
らのクロツクパルスCKによりカウントアツプし、
RAM１６のアドレスを指定する。このRAM１
６は、例えば16ワード×８ビツト構成で、アドレ
スカウンタ１７により指定されるアドレスにＱパ
リテイ生成部１５からのＱパリテイを記憶し、そ
の記憶データをＱパリテイ生成部１５へ出力す
る。このＱパリテイ生成部１５は、RAM１６に
記憶してデータと第２データセレクタ１３を介し
て与えられる前回のデータからＱパリテイを生成
し、RAM１６に順次書込むと共に最終的に生成
したＱパリテイを第１データセレクタ１２の入力
端子Ｃに入力する。この第１データセレクタ１２
は、タイミング生成部１４から与えられるセレク
ト信号SEL1，SEL2がローレベルの場合には入力
端子Ａを選択して８ビツトの入力データをそのま
ま出力し、セレクトSEL1がハイレベルになると
入力端子Ｂを選択してＰパリテイ生成部１１から
のＰパリテイを出力し、セレクトSEL2がハイレ
ベルになると入力端子Ｃを選択してＱパリテイ生
成部１５からのＱパリテイを出力する。

しかして、上記Ｐパリテイ生成部１１は、第４
図に示すように８個のイクスクルーシブオア回路
（以下EXオア回路と略称する）２１、８ビツトの
ラツチ回路２２及びリセツト付８ヒヅトラツチ回
路２３からなり、８ヒヅトのデータ入力DI0〜
DI7及びラツチ回路２３のラツチデータがEXオ
ア回路２１を介してラツチ回路２２に入力され
る。このラツチ回路２２は、クロツクパルスφ1
の立上りに同期して入力信号をラツチし、ラツチ
回路２３へ出力する。このラツチ回路２３は、上
記タイミング生成部１４から与えられるリセツト
信号1の立下がりでリセツトされた後、クロツ
クパルスφ2の立上りに同期してラツチ回路２２
からのデータをラツチし、上記したようにEXオ
ア回路２１に入力すると共に、８ビツトデータ
D0〜D7あるいはＰパリテイとして第１データセ
レクタ１２へ出力する。

また一方、Ｑパリテイ生成部１５は、第５図に
示すように８個のEXオア回路３１及びリセツト
付８ビツトラツチ回路３２からなり、第３図の第
２データセレクタ１３によりセレクトされた８ビ
ツトのデータ入力DI0〜DI7がEXオア回路３１に
入力される。そして、このEXオア回路３１の出
力がRAM１６に入力される。このRAM１６は、
タイミング生成部１４からの書込み／読出し信号
WRに従つて入力データの書込みあるいは記憶デ
ータの読出しを行なう。このRAM１６から読出
される８ビツトのデータは、ラツチ回路３２に入
力される。このラツチ回路３２は、タイミング生
成部１４から与えられるリセツト信号２の立
下がりで０ブロツクの間リセツトされ、その後、
タイミング生成部１４からの読出し命令RDによ
りRAM１６の出力データをラツチし、EXオア
回路３１に入力すると共に第１データセレクタ１
２へ出力する。

次に上記実施例の動作を第６図のタイミングチ
ヤートを参照して説明する。第６図に示すように
１フレームは、０ブロツク〜15ブロツクによつて
構成される。この場合、データ入力は０〜14のブ
ロツクに於いて与えられる。15ブロツクはＱパリ
テイの発生タイミングであり、データ入力無しの
期間となつている。また、０〜14ブロツクに於い
ては、W0〜W14ワードの入力データが与えられ、
次の１ワードの期間がＰパリテイの発生タイミン
グとして設けられている。

しかして、８ビツト単位、つまり、ワード単位
のデータW0，W1，……が送られてくると、この
データはＰパリテイ生成部１１に入力されると共
に、第１データセレクタ１２及び第２データセレ
クタ１３に入力される。このデータセレクタ１
２，１３は、タイミング生成部１４からのセレク
ト信号に従つて第６図に示すように入力端子Ａ〜
ＣあるいはＡ，Ｂをセレクトする。すなわち、０
ブロツク〜14ブロツクに於いては、データセレク
タ１２，１３は同様の動作を行ない、データW0
〜W14が入力されている期間入力端子Ａをセレク
トし、次の入力データ無しの１ワードの期間のみ
入力端子Ｂをセレクトする。そして、15ブロツク
では、第１データセレクタ１２は入力端子Ｃをセ
レクトし、第２データセレクタ１３は入力端子Ａ
をセレクトする。従つて、最初の０ブロツクに於
いて、データW0〜W14が送られてくると、この
データは第１データセレクタ１２からそのまま出
力される。

また、上記W0〜W4のデータは、第４図に詳細
を示すＰパリテイ生成部１１に入力される。この
Ｐパリテイ生成部１１に於いては、まず、第６図
に示すように各ブロツクの最初のタイミングで立
下がるリセツト信号1により、ラツチ回路２３
がリセツトされる。上記リセツト信号1は、ラ
ツチ回路２３をリセツトした後、直ちにハイレベ
ルの状態に戻る。そして、上記W0の入力データ
は、ラツチ回路２３のラツチ出力と共にEXオア
回路２１を介してラツチ回路２２に入力され、ク
ロツクパルスφ1の立上りでラツチ回路２２にラ
ツチされる。このラツチ回路２２にラツチされた
データは、クロツクパルスφ2の立上りでラツチ
回路２３にシフトされ、このラツチ回路２３より
EXオア回路２１に入力される。以下、同様にし
て入力データW0，W1，……がEXオア回路２１
により順次加算処理され、「ΣWi」が求められる。
そして、０ブロツクの最後のワードタイミングで
全入力データW0〜W14に対する加算処理を終了
し、その加算結果がＰパリテイとなる。このとき
第１データセレクタ１２が入力端子Ｂをセレクト
するので、上記Ｐパリテイ生成部１１で生成され
たＰパリテイが第１データセレクタ１２より出力
され、上記データW0〜W14の次に付加される。
以下、14ブロツクまで同様の動作が繰返され、各
ブロツクに於いて第１データセレクタ１２から出
力されるW0〜W14のデータに対してＰパリテイ
が付加される。

また一方、第５図に詳細を示すＱパリテイ生成
部１５では、リセツト信号2が第６図に示すよ
うに０ブロツクの期間ローレベルに保持され、ラ
ツチ回路３２がリセツト状態となつている。上記
リセツト信号2は、１〜15ブロツクの期間はハ
イレベルの状態に戻り、ラツチ回路３２に対する
リセツトを解除している。従つて、０ブロツクに
おいては、ラツチ回路３２がリセツトされてその
出力が“０”となつており、第２データセレクタ
１３から送られてくる入力データW0〜W14は、
EXオア回路３１を介してそのままRAM１６へ
送られる。このRAM１６は、アドレスカウンタ
１７から与えられる４ビツトのアドレスデータに
より「０」〜「15」のアドレスが指定され、「０」
〜「14」のアドレスに入力データW0〜W14が書
込まれる。このRAM１６へのデータ書込みは、
書込み／読出し信号の立下がりで行なわれ
る。そして、アドレスデータが「15」になると、
第２データセレクタ１３が入力端子Ｂをセレクト
し、Ｐパリテイ生成部１１により生成されたＰパ
リテイがＱパリテイ生成部１５に与えられる。こ
の結果、RAM１６の「15」のアドレスには、Ｑ
パリテイ生成部１５から送られてくるＰパリテイ
が書込まれる。そして、上記０ブロツクを終了し
て次の１ブロツクに入ると、リセツト信号2が
ハイレベルとなつてラツチ回路３２のリセツトが
解除される。この結果、RAM１６から上記０ブ
ロツクで記憶されたデータW0〜W14が指定アド
レスに従つて順次読出されると、読出し命令RD
の立上りでラツチ回路３２にラツチされる。そし
て、このラツチ回路３２にラツチされた前回の０
ブロツクのデータW0〜W14、Ｐと今回の１ブロ
ツクのデータW0〜W14とがEXオア回路３１に入
力されて「ΣVj」の加算処理が順次行なわれ、そ
の加算結果がRAM１６に書込まれる。以下、14
ブロツクまで同様の動作が繰返される。そして、
14ブロツクまでの加算処理「ΣVj」を終了する
と、その加算結果がＱパリテイとしてRAM１６
に記憶される。

そして、次の15ブロツクに入ると、第１データ
セレクタ１２が入力端子Ｃ側に切換わり、「０」
〜「15」のアドレスに従つてRAM１６からラツ
チ回路３２を介して読出されるＱパリテイが第１
データセレクタ１２より順次出力される。この結
果、入力されるデータの数は、「15個×15列＝225
個」であるが、パリテイを付加することにより、 （15データ＋1Pパリテイ） ×（15データ列＋1Qパリテイ） ＝256個 となつて出力される。

なお、本考案は、上記実施例に限定されるもの
ではなく、ワード内のビツト数、ブロツク内のワ
ード数、フレーム内のブロツク数等は、任意に設
定し得るものである。また、縦横パリテイのワー
ド数も各系列に２ワード以上設けても良い。更に
誤り訂正符号としては、実施例のような単純パリ
テイ以外にリードソロモン符号等を用いても良
く、その符号に応じた演算を行なえば良い。

［考案の効果］ 以上詳記したように本考案によれば、１ブロツ
クが複数ワード分で所定ブロツクを１フレームと
し、ブロツクごとに１ワード単位で伝送されてく
る原データに対して、各ブロツクごとに第１の誤
り訂正符号を生成すると共に、各ブロツクの同位
置にあるワードに対する第２の誤り訂正符号を生
成する誤り訂正符号生成装置に於いて、縦及び横
の２組の誤り訂正符号生成の演算回路を設けると
共に、この２組の演算回路における演算の途中結
果を記憶する第１及び第２の記憶回路を設け、１
ブロツク分の原データの転送が終了した時点にお
ける上記第１の記憶回路に記憶された演算結果を
第１の誤り訂正符号とし、かつ、１フレーム分の
原データの転送が終了した時点で上記第２の記憶
回路に記憶された演算結果を各ブロツクの同位置
にあるワードに対する第２の誤り訂正符号として
出力するようにしたので、リアルタイムで第１及
び第２の誤り訂正符号を生成でき、デジタル
VTRなどに利用することにより、映像信号の入
力から磁気テープへの記憶までの時間差を短くす
ることができる。

また、第１及び第２の記憶回路は、演算の途中
結果を記憶するものであるから、その記憶容量は
小さいものでよく、全体の回路構成も簡易化し得
るものである。

【図面の簡単な説明】

図面は本考案の一実施例を示すもので、第１図
はパリテイ生成の概念を示す図、第２図はパリテ
イ生成法を説明するための図、第３図はパリテイ
生成回路の構成を示すブロツク図、第４図は第３
図におけるＰパリテイ生成部の詳細を示すブロツ
ク図、第５図は第３図におけるＱパリテイ生成部
の詳細を示す図、そして第６図は動作を説明する
ためのタイミングチヤートである。 １１……Ｐパリテイ生成部、１２……第１デー
タセレクタ、１３……第２データセレクタ、１４
……タイミング生成部、１５……Ｑパリテイ生成
部、１６……RAM、１７……アドレスカウン
タ、２１，３１……EXオア回路（イクスクルー
シブオア回路）、２２……ラツチ回路、２３，３
２……リセツト付ラツチ回路。

Claims (1)

1. 【実用新案登録請求の範囲】 １ブロツクが複数ワード分で所定ブロツクを１
   フレームとし、ブロツクごとに１ワード単位で伝
   送されてくる原データに対して、各ブロツクごと
   に第１の誤り訂正符号を生成すると共に、各ブロ
   ツクの同位置にあるワードに対する第２の誤り訂
   正符号を生成する誤り訂正符号生成装置に於い
   て、 第１の記憶回路に記憶されている前回の１ワー
   ド分の演算結果と今回伝送されてくる１ワードの
   原データとに対して所定の演算を行なつて今回の
   演算結果を上記第１の記憶回路に記憶し、１ブロ
   ツク分の原データの転送が終了した時点で上記第
   １の記憶回路に記憶された記憶結果を１ブロツク
   に対する第１の誤り訂正符号として保持する第１
   の誤り訂正演算手段と、 第２の記憶回路に記憶されている前回の１ブロ
   ツク分の演算結果のうち今回伝送されてきた原デ
   ータに対応するワード位置の演算結果を選択し、
   この選択された演算結果と今回伝送されてきた原
   データとに対して所定の演算を行なつて、その演
   算結果を上記第２の記憶回路に順次記憶させ、１
   フレーム分の原データの転送が終了した時点で上
   記第２の記憶回路に記憶された演算結果を各ブロ
   ツクの同位置にあるワードに対する第２の誤り訂
   正符号として保持する第２の誤り訂正符号演算手
   段と、 原データが１ブロツク分伝送された後に上記第
   １の記憶回路に記憶された第１の誤り訂正符号を
   選択して出力させると共に、原データが１フレー
   ム分伝送された後に上記第２の記憶回路に記憶さ
   れた第２の誤り訂正符号を選択して出力させる制
   御手段と、 から成ることを特徴とする誤り訂正符号生成装
   置。