JPH02224057A - デジタルデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタルデータ処理装置に関するものである。

（従来の技術） このような装置ではしばしば、入力データアイテムのセ
ント（集合）をオペランドの種々のセットを用いて数回
処理して出力データのそれぞれのアイテムを生せしめる
ことが必要となる。この場合は例えば多層バ・−セブト
ロンの各層における場合であって、（一種の“ニューラ
ル回路網”である）そのアナログ例の編成を第１図に線
図定に示す。第１図に示す例では、パーセブトロンはそ
れぞれが４つのデータ処理セル１〜４．５〜８及び９〜
１２のセットの形態である３つの層を有する。

各セルは４つの入力端と１つの出方端とを有し２、第１
層のセル１〜４の出方端１３〜１６の各々が第２層の各
セル５〜８のそれぞれの入力端に接続され、第２ＪＩの
セル５〜８の出方端１７〜２ｏの各々が第３層の各セル
９〜工２のそれぞれの入力端に接続されている。第３Ｎ
のセル９〜１２の出力端２１〜・２４が相俟って回路網
の出力端を構成している。入力データの４つのアイテム
をそれぞれ２５．２６．２７及び２８で示してあり、こ
れらのアイテムの各々は第１Ｎの各セル１〜４のそれぞ
れの入力端に供給される。

一般に、データ処理セル１〜１２の各々は、その入力信
号にそれぞれの予定の重み係数を乗じることによりこれ
ら入力信号に重み付けした後にこれら入力信号の和から
しきい値（このしきい値は零にすることができる）を滅
じた結果の非直線関数である出力信号を生じるように構
成されている。この非直線関数は例えばＳ字形を有する
ようにしうる。他の例としてはこの関数をハ・−トリミ
ツティング処理により得ることができる。バーセブトロ
ンは例えば入力データ２５〜２８の４つのアイテムによ
って表される入力ベクトルに対する分類装置として用い
ることができ、その結果出力端２１〜２４に得られるベ
クトルは複数のクラスのいずれに属しているかを表わす
（これらのクラスは重み係数のセットの形態でバーセブ
トロン中に記憶されている）、各周当り４つのセルを選
択したり；３層を選択したのは一例にすぎないこと勿論
であり、ある場合には層の数をより少なくしても充分で
あり、更に各層が同〜個数のセルを有するということも
本質的なことではない。

パーセブトロンは、アイ・イー・イー・イー−エイ・ニ
ス−：ｙ：、スーｅ−−−？ガジン（ＩＩＥＥＥ　ＡＳ
ＳＰ門ａｇａｚｉｎｅ）　、１９８　’ｉイ［４月号の
第４・〜”２２頁゛アン・イントロダク？・・ボン・ｌ
・ウー　・コンピユー・ティング・クイズ・二、Ｊ、−
ラノｌハネッッ（Ａｎ４＋＋を已）Ｌｌｕｃｔｉｏｎ　
　ｔｏ　　Ｃｏｍｐｕｔｔｎｒｚ　　ｗｉｔｈ　　Ｎｅ
ｕ　ｒａｌ　　Ｎｅｔ、ｓ）”　、　　ｉ”ｉ”　６．
　、第１３−・・１８頁に記載されている。現在までＣ
３コ、−・５・ラル回路網の実際的な構成はアナログ回
路を用いて行われている（例え、ば欧州特許出願公告第
１Ｅ　Ｐ−Ａ−２４２１１０号明細書参照）。

（発明が解決１．ようとする課題） しかし、デジタル技術を用いることがしばしば望まれて
おり５、従って、本発明の目的は、第１回に示すアーキ
テクチャに固有の多数のクロスオーバー接続を回避しう
るデジタル回路アーキテクチャを提供せんとするにある
。

（課題を解決するための手段） 本発明は、デジタルデータ処理装置において、このデジ
タルデータ処理装置がデジタルデータ処理セルのセット
を有し、各デジタルデータ処理セルはそれぞれのオペラ
ンドのセットを用いて同一の順次の入力デジタルデータ
アイテムのセットを処理してそれぞれのデジタル出力デ
ータのアイテムを生じ、前記のデジタルデータ処理セル
は順次の入力データアイテムのセットに対する共通デー
タ入力端を有し、各デジタルデータ処理セルは、（ｉ）
オペランドのそれぞれのセットの各オペランドに対応す
る記憶位置を有するオペランドストアと、 （ｉｉ）前記の共通データ入力端及び前記のオペランド
ストアのデータ出力端にそれぞれ結合された第１及び第
２入力端を有し、順次の入力デジタルデータア・イテム
のセットの順次のアイテムに、前記のオペランドストア
から読出したそれぞれのオペランドを乗算するデジタル
マルチプライヤと、 （ｉｉｉ　）デジタルマルチプライヤの出力端が結合さ
れたデータ入力端を有し、乗算結果を累算するアキュム
レータと、 （ｉｖ）出力データのそれぞれのアイテムを記憶し且つ
出力するラッチ装置と、 （Ｖ）前記のアキュムレータの出力端を対応するラッチ
装置のデータ入力端に結合するデータ転送手段と を具えており、前記のデータ転送手段は非直線転送特性
を有し、前記のラッチ装置のデータ出力端は共通のデー
タ出力端に結合され、前記のデジタルデータ処理装置は
更に前記のオペランドストア及びラッチ装置に結合され
たクロックパルス発生手段を有し、このクロックパルス
発生手段により各々の前記のオペランドストアの記憶位
置の内容を順次に且つ他の前記のオペランドストアの記
憶位置の内容の対応する読出しと歩調をそろえて読出ず
とともに各ラッチ装置の内容を順次に共通のデータ出力
端に読出すようにしたことを特徴とする。

本発明においては、多層パーセプトロンの各層における
必要な計算は、各層のセルを共通のデータ入力端及び共
通のデータ出力端を有するように構成し各層に対する入
力データアイテムのセットを関連の共通のデータ入力端
に順次に生じるように配置することにより、有効にデジ
タル的に行いうるということを認識した。この場合、入
力データアイテムは関連の層のセルにより並列に処理で
き、その結果をラッチし次に順次に関連のデータ出力端
に読出ずことによりこれらの結果は次の層（ある場合）
に対する順次の入力データとして直接作用しうる。各セ
ルでの処理に必要とするそれぞれの重み係数はこのセル
に記憶でき必要に応じ読出すことができる。

デジタルデータ処理装置が例えば多層パーセブトロンの
一部を構成するようにする必要がある場合には、前述し
たように前記の共通のデータ出力端が前述したようなデ
ジタルデータ処理セルのセットの他のものの共通のデー
タ入力端を構成しうる。しかし、変形例としてセルの１
つのセットを繰り返し用い、その共通のデータ出力端を
その共通のデータ入力端に結合するようにすることがで
きる。入力データアイテムの順次のセットに対する処理
速度を最大にする必要がある場合には、前者の構成が好
ましく、一方便用するハードウェアの小形化を優先させ
る場合には、後者の構成が好ましいであろう。これらの
双方の場合、クロックパルス発生手段を、各ラッチ装置
の内容をオペランドストアの記憶位置の内容の読出しと
歩調をそろえて順次に読出すように構成するのが好まし
い２このようにする場合には、１つのセルの、他のセル
からの順次のデータアイテムの入力と、この１つのセル
における関連のオペランドの読出しとの間を同期させる
のを容易にしうる。

（実施例） 第２図は各４個の３セツトのデジタルデータ処理セル２
９Ａ〜２９０．２９８〜２９Ｈ及び２９１−２９Ｌを具
えたデジタルデータ処理装置のブロック図であるウセッ
ト２９Ａ〜２９Ｄの各セルは、各別のオペランドセット
を用いて、データソース３１によりデータバス３０から
成る共通入力端に順次供給される同一の入力デジタルデ
ータアイテムセットを処理して各別のデジタル出力デー
タアイテムを発生する。得られた４つのデジタル出力デ
ータアイテムはデータバス３２から成る共通データ出力
端に順次出力され、これがどのように行なわれるかにつ
いては後に詳述する。データバス３２はセル２９８〜２
９１）の共通データ入力端も構成し、これら各セルは各
別のオペランドセットを用いて上述の４つのデジタル出
力データアイテムを処理して各別のデジタル出力データ
アイテムを発生する。得られた４つのデジタル出力デー
タアイテムはデータバス３３から成る共通データ出力端
に順次出力される。このバス３３はセル２９Ｉ−２９Ｌ
の共通データ入力端も構成し、これら各セルは各別のオ
ペランドセットを用いて上述の後者の４つのデジタル出
力データアイテムを処理して各別のデジタル出力データ
アイテムを発生する。得られた４つのデジタル出力デー
タアイテムはデータバス３４から成る共通データ出力端
に順次に出力される。セル２９Ａ〜２９Ｄの各りは３つ
のクロック入口端１）１　Ｃ及びｄを有し、これら入力
端をクロックパルス発生器３５の対応する出力端に接続
する。出力端ｄをデータソース３１のクロックパルス入
力端にも接続する。更に、セル２９Ａ〜２９Ｌの各々は
制御信号入力端３６と、制御信号出力端３７を有し、各
セットの各セルの制御信号出力端３７を同じセットの次
のセル（もしあれば）の制御信号入力端３６に接続する
。各セットの第１セル２９Ａ、　２９Ｅ及び２９Ｉの制
御信号入力端３６Ａ、　３６Ｅ及び３６Ｉ　はセット／
リセットフリップフロップ４１．４２及び４３のＱ出力
端３８．３９及び４０にそれぞれ接続し、これらフリッ
プフロップのセット入力端４４．４５及び４６はクロッ
クパルス発生器３５の出力端Ｃに、リセッＩ・入力端４
７．４８及び４９はクロックパルス発生器３５の出力端
ｄにそれぞれ接続する。各セットの最后のセル２９Ｄ、
　２９Ｈ及び２９Ｌの制御信号出力端３７Ｄ、　３７Ｈ
及び３７Ｌは使用しない。クロックパルス発生器３５の
出力端ｄに発生するクロック信号はデータソース３１及
び２９によるデータアイテムの出力動作をそれらの制御
信号入力端３６の共同制御の下で制御すると共にフリッ
プフロップ４１〜４３のリセント動作も制御する。クロ
ックパルス発生器３５の出力端すに発生するクロック信
号はセル２９に入力されるデータアイテムの処理を制御
して各別の出力データアイテムを発生させる。クロック
パルス発生器３５の出力端Ｃに発生するクロック信号は
セル２９内の各別の出力データアイテムを出力する前の
それらのラッチ動作を制御する。これを達成する方法を
第３及び第４図を用いて以下に説明する。

第３図は第２図の各セル２９の一例の構成を示すブロッ
ク図である。第３図に示すようにセル２９はデータ入力
端５０（第２図のバス３０．３２又は３３に接続されて
いる）及びデータ出力端５１（第２図のバス３２．３３
又は３４に接続されている）を有する。更に、セル２９
はオペランドストア５２を具え、そのデータ出力端５３
はデジタルデータ処理装置５５のデータ入力端５４に接
続し、そのアドレス信号入力端５６はカウンタ５８の並
列出力端５７に接続する。カウンタ５８のクロック信号
入力端５９は第２図のクロック信号発生器３５の出力端
ｄに接続し、カウンタ５８のリセット信号入力端６０は
クロック信号発生器３５の出力端Ｃに接続する。セルデ
ータ入力端５０を処理装置５５のデータ入力端６１に接
続し、処理装置５５のデータ出力端６２をラッチ回路６
３及び３状態出力端を有するバッファ回路６４を具える
ラッチ装置を経てセルデータ出力端５１に結合する。ラ
ッチ回路６３のラッチ制御信号入力端６５をそのリセッ
ト信号入力端６６と同様に、第２図のクロックパルス発
生器３５の出力端Ｃに接続する。バッファ回路６４の出
力イネーブル制御信号入力端６８を単ビツト第２ラッチ
回路７０の入力端６９に接続し、このラッチ回路の出力
端をインバータ７２を経てＡＮＤゲート７１の一方め入
力端にも接続する。ＡＮＤゲート７１の他方の入力端は
セルの制御信号入力端３６に接続し、ＡＮＤゲート７１
の出力端をラッチ回路７０のデータ信号入力端７３に接
続する。ラッチ回路７０のラッチ制御信号入力端７４は
第２図のクロックパルス発生器３５の出力端ｄに接続す
る。デジタルデータ処理装置５５は、その２つの入力端
にデータ端５４及び６１がそれぞれ結合されたデジタル
乗算器７５と、その一方の入力端７７に乗算器７５の出
力端が結合されその他方の入力端７９にその出力端７８
が結合されたアダー／アキュムレータ７６とを具えてい
る。出力端７８を、適切にプログラムしたルックアップ
テーブルメモリ８１のアドレス信号入力端８０にも結合
（２７、このメモリの出力端をもって処理装置５５の出
力端６２を構成する。

第２及び３図につき上述した装置は次のように動作する
。−例として各セル２９の処理装置５５はその入力端６
７に供給される２つのクロックパルスの制御の下で入力
端５０に供給される各デジタルデータアイテムを処理す
ると共に、各セル２９は４つの入力デジタルデータアイ
テムを処理して１つのデジタル出力データアイテムを発
生するものとする。

これは第２図のクロックパルス発生器３５が第４図に示
すクロックパルスをその出力端す、　　ｄ及びＣに発生
するように構成されている場合である。

（この目的のためにクロックパルス発生器３５はその並
列出力端に接続された、３個の適切に選択したデコーダ
回路が設けられたクロックドカウンタで構成することが
できる）、第４図から明らかなように、出力端すには出
力端ｄに発生する２個の順次のパルス間に２個のパルス
が発生し、出力端Ｃには出力端ｄに発生する各４個のパ
ルス群の直前に１個のパルスが発生ずる。Ｃ−パルスは
各セル２９内に含まれるラッチ回路６３を駆動して対応
するデータ処理装置５５の出力端６２に現存するデータ
を蓄積すると共に、処理装置５５を初期状態にリセット
してアダー／アキュムレータ７６の内容を零にし、更に
カウンタ５８も零にリセットする。Ｃ−パルスは更に第
２図のフリップフロップ４１〜４３をセットする。全て
のラッチ回路７０の内容が最初零であり、その結果とし
て全ての３状態バツフア６４の制御信号入力端６８及び
全てのセルの出力端３７に供給される制御信号が全て論
理パ０”であるものと・すると、各Ｃ−パルスの結果は
、セル出力部に関する限り、ラッチ回路６３に各別の処
理装置３５からの現在の出力データアイテムがロードさ
れると共に、全てのセルデータ出力端５１が最初は不作
動にされることになる。フリップフロップ４１〜４３は
このときセット状態にあるため、第２図のセル２９八９
２９Ｅ及び２９１の入力端３６Ａ、　３６Ｅ及び３６Ｎ
　は全て論理゛１”であり、他の全てのセルの対応する
入力端は論理＋１０　ＩＩである。これがためセル２９
Ａ、　２９Ｂ及び２９Ｎ内のＡＮＤゲート７１の出力は
全て論理“°１”になり、他のＡＮＤゲート７１の出力
は全て論理“０°゛になる。その結果、次のｄ−パルス
の発生時に、“′１”がこれらのセルの出力バッファ６
４をイネーブルするセル２９Ａ、　２９Ｂ及び２９Ｉ（
のみ）のラッチ回１７０にロードされ、他のセルの出力
バッファ６４は不作動のままである。フリップフロップ
４１〜４３はこのｄ−パルスによりリセットされる。こ
れがためセル２９Ａ、　２９Ｅ及び２９１のラッチ回路
６３に蓄積された出力データアイテムがバス３２．３３
及び３４にそれぞれ出力される。次のｄ−パルスが現わ
れると、論理“０”がセル２９Ａ、　２９Ｂ及び２９１
のラッチ７０にロードされ（それらの入力端３６が論理
“０”であるため）、これにより対応するバッファ６４
が不作動になるが、セル２９Ｂ、　２９Ｆ及び２９Ｊの
ラッチ番ご論理゛°１”がロードされ〔それらの入力端
３６が論理″１”であるため）、これにより対応するバ
ッファ６４がイネーブルになる。これがためセル２９八
、２９Ｅ及び２９Ｉのバス３２．３３及び３４へのデー
タ出力に代ってセル２９Ｂ、　２９Ｆ及び２９Ｊのデー
タがバス３２．３３及び３４に出力される。次の２個の
ｄ−パルスも同様の動作を発生させ、バス３２へのセル
２９Ｂのデータ出力に代ってセル２９Ｃのデータ出力が
、次いでセル２９Ｈのデータ出力が順次行なわれ、バス
３３へのセル２９Ｆのデータ出力に代ってセル２９Ｇの
データ出力が、次いでセル２９Ｆのデータ出力が順次行
なわれ、且つバス３４へのセル２９Ｊのデータ出力に代
わってセル２９にのデータ出力が、次いでセル２９１、
のデータ出力が順次行なわれる。４つのｄ−パルスはデ
ータソース３１も駆動して４つの順次の入力データアイ
テムをバス３０に供給させる。

ｂ−パルスは種々の処理手段５５の演算を制御する。Ｃ
−パルスの後の次のｄ−パルスは」二連したようにデー
タアイテムをバス３０．３２および３３の各々にのせる
以外に、カウンタ５８を増分させ、これにより各カウン
タ５８の出力は対応するストア５２における第１記憶位
置をアドレスし、この位置に記憶されているオペランド
が対応する処理手段５５の入力端５４に供給される。こ
れは該当する処理手段に接続したバス３０．３２又は３
３からこの処理手段の他方の入力端６１に入力データア
イテムが供給されるのと同時に行われることは勿論であ
る。つぎの２つのｂ−パルスの制御下で入力データアイ
テムは乗算器７５のオペランドにより逓倍され、その結
果がアダー／アキュムレータ７６の内容（０）に加えら
れる。つぎのｄ−パルスも同様にカウンタ５８をもう一
度増分し、各ストア５２の第２記憶位置に含まれるオペ
ランドを対応する処理手段５５の入力端５４に供給する
。これがため、この際該当する処理手段の他方の入力＠
６１における新規の入力データアイテムは斯るオペラン
ドにより逓倍され、この結果が該当するアダー／アキュ
ムレータ７６の内容に加えられる。本例ではこの処理を
９，４つの入力データアイテムがこのような方法で処理
されて、その後につぎのＣ−パルスがルックアップテー
ブル８１により変更した結果をラッチ回路６３及び種々
の処理手段５５にロードさせて、カウンタ５８をリセッ
トさせるまで繰返す。従って、ルックアップテーブルを
適当にプログラム化すれば、各セル２９？こ逐次供給さ
れる入力データのアイテムは第１図の各バー上ブト１コ
ンセル１〜１２に必要とされる方法で正確に処理される
。ここに、セル２９Ａ〜２９Ｄは第１図のセル１〜４に
相当し、セル２９８〜２９ｔｌはセル５〜８に相当し、
又セル２９１〜２９Ｌはセル９〜１２にそれぞれ相当す
る。各層のセルの出力データアイテムはつぎの層の各セ
ルの入力端に逐次所要の精度で供給される。種々のルッ
クアップテーブルのプログラム化は、アダー／アキュム
レ・−夕７Ｇの出力に発生した重み付けした信号の和と
、ラッチ６３にロードされた出力データの結果アイテム
との間に要求される非直線関係の正確な形態によって決
定されることは勿論である。

なお、第２図の各層又はセットにおけるセルの個数は随
意に選定することができ、その個数に応じてＣ−パルス
当たりのｄ−パルスの数を選定する。成る所定の層のセ
ルの数を他の層のセル数よりも多くしたい場合には、「
短い」Ｍ（１つ又は複数）を作って、これを常に０出力
のみを与えるダミーセルによって同じ長さとして、各層
の全てのセルからの出力データの読出しが各層に対し同
じ周波数で繰返えされるようにすれば良い。或いは又、
種々の層のセルを適当に選定したクロックパルスの種々
のセットにより制御して同じ結果を達成することもでき
る。

なお、第２図に示したセル２９のアレイの反復特性はつ
ぎのようなことを意味している。即ち、このアレイを実
際に作製するには一組の相互接続した集積回路で形成し
、この集積回路の各々が所定数の隣接セル、例えば１列
の隣接セルや、１行の隣接セル又は１つ以上の行列の隣
接セルを構成するようにする。斯くして、このような集
積回路の必要数を相互接続することにより任意所望サイ
ズのアレイを簡単に得ることができる。

第２図の装置の各層における処置は同じ種類のもである
ため、単一層を繰返し用いることにより処理時間が長く
なることを犠牲にすればハードウェアを節約することが
できる。これを如何にして行なうことができるかの一例
を第５図につき説明する。この第５図はデジタルデータ
処理装置のブロック図であり、これは４個のデジタルデ
ータ処理セル８２Ａ〜８２Ｄの単一セットを具えており
、これらの各セルは、それに含まれる各オペランドスト
アが第３図のオペランドストア５２に含まれる記憶位置
の３倍の記憶位置を含み、しかも、このストア用のアド
レスカウンタのリセット入力端をセルの入力端Ｃ（第３
図の入力端６０参照）とは別の入力端ｑに接続する点を
除けば、第３図につき説明したように構成することがで
きる。第５図の装置で、第２図の装置に対応するものに
は同じ参照符号を付して示しである。

第５図から明らかなように、この場合にはデータバス３
０を２つの入力＠８５と８６を有しているデータマルチ
プレクサ８４の出力端８３に接続する。入力端８６はバ
ス３２に接続するのに対し、出力端８５は４個で一組を
成す３状態バツフア装Ｗ　８７　Ａ〜８７Ｄの並列デー
タ出力端に接続する。これらの各バッファ装置８７は実
際」二、第３図のコンポーネント６４゜７０、７１及び
７２と同じように構成し、従ってこれは第３図の３６に
相当する制御信号入力端８８、第３図の３′１に相当す
る制御信号出力端８９及びクロツタ信号ｄ用の入力端を
有している。各組のバッファ装置の各制御信号出力端８
９は、その組の゛つぎのバッファ装置の制御信号入力端
８８Ａに接続し、その姐の第１バツフア装置の制御信号
入力端子８８Ａは、セット入力端９２とす七ッ１−入力
端９３とを有しているセット−リセットフリップ−フロ
ップ９１のＱ出力端９０に接続する。バッファ装置８７
Ａ　＝８７０のデータ入力端はラッチ回路９４Ａ−９４
０のデータ出力端にそれぞれ接続し、これらラッチ回路
のデ・−り入力端はデータバス９５に並列に接続する。

データバス９５には同期信号出力端９７を有しているブ
タソース９Ｇによってデータを供給する。同期信号出力
端９７を４位置カウンタ９９のクロック信号入力端９８
に接続し、このカウンタにより、その内容が４つの可能
値のいずれかに等しくなる際に４つの出力ｇ、ｈ、ｉ及
びｊの各１つで論理値１を発生させる。出力端ｇ、ｈ、
　　ｉ及びｊはラッチ回路９４Ａ・・−９４Ｄの各ラン
チ信号入力端１００Ａ、　１００Ｂ、　１００Ｃ及び１
００Ｄにそれぞれ接続する。従って、データソース９６
が（出力＠９７の対応する同期パルスで）逐次４つのデ
ータアイテムを出力する場合に、これらのデータアイテ
ムはラッチ回路９４Ａ、　９４Ｂ、　９４Ｃ及び９４Ｄ
にそれぞれ記憶される。

第５図に示す装置はその出力端す、　　ｃ、　　ａ、　
　ｅ及びｆにクロックパルスを発生するように構成され
たクロックパルス発生器１０１を具える。これらパルス
のうちのｂ−パルス、Ｃ−パルス及びｄ−パルス間の関
係は第４図（、τ示ずす、　　ｃ及びｄ−パルス間の関
係と同一とする。又、ｅ−パルス及びｆ−パルスとＣ−
パルスとの間の関係は第６図に示し、これから明らかな
ようにｅ−パルスは３つ毎のＣ−パルスと一致し、ｒ−
パルスは各ｅ−パルスと同時に発生し、次のＣ−パルス
の発生時に終了する。又、ｂ−パルス、Ｃ−パルス及び
ｄ−パルスは第２図のセル２９と同様にセル８２の各入
力端に供給する。更にＣ−パルス及びｄパルスは第２図
につき説明した所と同様にフリップフロップ４１のセッ
ト及びリセット・入力端に夫々供給する。

又、ｄ−パルスを上記バッファ装置８７の関連する入力
端に供給すると共にフリップフｌｊツブ９１のリセット
入力端９３にも供給する。更にｅ−パルスをセル８２の
関連する入力端に２．即ら、これに含まれる上記アドレ
ス指定カウンタのリセット入力端に供給すると共にフリ
ップフロップ９１のセット入力端９２にも供給する。ｆ
−パルスはマルチプレクサ８４の制御入力端１０２に供
給し、このマルチプレクサ８４は、制御入力端１０２の
信号が論理値　１１１１１である際にその入力端８５を
その出力端８３に接続すると共にその他の状態でほぞの
入力端８（ｊをその出力端８３に接続するように配設す
る。

第６図に示す瞬時ｔ、に第５図の各ラッチ回路９４がソ
ース９６からロードされているデータアイテムを含むと
共に各セル８２は前の処理によるデータアイテムを含む
ものとする。瞬時し、にフリップフロップ４１及、び９
１はＣ−パルス及びＣ−パルスにより夫々セットされ、
セル８２のデータアイテムはｅ−パルスによりラッチさ
れ、セル８２のアドレス指定カウンタはｅ−パルスによ
りリセットされ、マルチプレクサ８４はその入力端８５
をその出力端８３番ご接続することによりｆ−パルスに
再び作動する。

次の４個のｄ−パルスによってセル８２Ａ〜Ｂ２Ｄのデ
ータアイテムを出力端１０３に順次ζご読出し、ラッチ
９４Ａ−９４Ｄのデータアイテムをマルチプレクサの入
力端８５に順次に供給（７、従ってバス３０及びセル８
２に供給し、このセル８２において、ｄ−パルスによる
アドレス指定カウンタのクロック作動により各オペラン
トス］・アの最初の４位置に記憶されたオペランドを用
いこれらデータアイテムを処理する。これらｄ−パルス
のうちの最初のｄ−パルスによってフリップフロップ４
１及び９１をリセットする。次のＣ−パルスが発生する
と、セル８２内の一番遅い処理により生じたデータアイ
テムをここにラッチすると共にフリップフロップ４１を
再度セットする。ｆ−パルスの終了によってマルチプレ
クサ８４を他の状態にし、バス３２とバス３０とを接続
スる。次の４個のｄ−パルスによってセル８２にラッチ
されたデータアイテムをバス３２に順次に続出し、従っ
てマルチプレクサ８４を経てセルの入力端に供給する。

アドレス指定カウンタの継続クロック作動により各オペ
ランドストアの次の４位置に記憶されたオペランドを用
いこれらデータアイテムをセル８２内で処理する。次の
Ｃ−パルスが発生するとこの最も遅い処理により発生し
たデータアイテムをセル８２内にラッチし、その後これ
らデータアイテムを次の４個のｄ−パルスの制御のもと
て順次に読出し、マルチプレクサ８４を経てセル８２の
入力端に供給する。これらデータアイテムは、オペラン
ドストアの次の４位置に記憶されたオペランドを用いて
処理し、その後瞬時Ｌ２に新たなサイクルが開始する。

これがため、全体では、第５図のセル８２Ａ〜・８２Ｄ
の組によって総合速度の１／３のみであっても第２図の
３つのセルセット２９Ａ〜２９Ｄ、２９Ｅ〜２９Ｈ及び
２９１−２９１．と同様にデータを処理する。

データ処理の総合速度を史に減少せしめ得る場合にはマ
ルチプレクサ８４を省略し、バス３２及びバッファ装置
８７の出力端をバス３０に直接接続することができる。

（これが総合データ処理速度を更に減少するようになる
理由は、データがセル８２から出力端１０３に存在する
と同時にデータがバッファ装置８７から最早や出力され
得なくなるからである。）かかる場合には第６図に示す
ｅ−パルス列及びｆ−パルス列を修正してｅ−パルスが
、３個のＣ−パルス毎に一致する代りに４個のＣ−パル
ス毎に一致し、ｆ−パルスもｅ−パルス毎及びこれに続
く次のＣ−パルスとの間に存在し得るようにする必要が
ある。

本発明は上述した例にのみ限定されるものではなく、要
旨を変更しない範囲内で多くの変形及び変更が可能であ
る。例えば、各セル２９（及び第５図のセル８２）に設
けた第３図の個別のアドレス指定カウンタ５８の代りに
セル全部に共通の単一のカウンタを用いることができる
。或いは又、１つの層の種々のセル又はそのセットのラ
ッチ回路（第３図のラッチ回路６３）の内容を共通のデ
ータ出力端に順次に読出ず手段を他の手段とすることも
できる。例えば種々の段にロードされたデータをｄ−パ
ルスによりデータ出力端にシフトするシフトレジスタ型
の構成にラッチ回路を接続することができる。前述した
ように、第３図の処理手段５５を制御して入カデ・−・
夕の各アイテムを処理するためには２個のクロックパル
ス（第４図のｂ−パルス）を必要とし、例えばその・）
ちの一方のパルスによって乗算器７５を作動し、他方の
パルスによってアダー／アキュムレータ７６を作りＪす
るようにした。

しかしこれは必ずＬ７も必要ではない。例えばかかるパ
ルスの１個のみを必要とする場合には他のパルス列すは
省略することができ、この場合にはセル２９の関連する
入力端にｄ−パルス列を供給し得るようにする。

【図面の簡単な説明】

第１図はアナログ態様で作動する多層バーセプトロンの
構成を示すブロック図、 第２図は本発明デジタルデータ処理装置の第１例の構成
を示すブロック回路図、 第３図は第２図の回路の数部分の可能な構成を詳細に示
すブロック回路図＼ 第４図は第２及び３図の回路の諸部分に用いるクロック
パルスを示す波形図、 第５図は本発明デジタルデータ処理装置の第２例の構成
を示すブロック回路図、 第６図は第５図の回路の諸部分に用いるクロックパルス
を示す波形図である。 １〜１２・・・データ処理セル ２９Ａ〜２９１．・・・デジタルデータ処理セル３０．
３２．３３．３４・−・データバス３１・・・データソ
ース ３５・・・クロックパルス発生器 ４１．４２．４３・・・フリップフロップ３６・・・制
御信号入力端 ３７・・・制御信号出力端 ５０・・・データ入力端　　　５１・・・データ出力端
５２・・・オペランドストア ５５・・・デジタルデータ処理装置 ５８・・・カウンタ　　　　　６３・・・ラッチ回路６
４・・・バッファ回路　　　７０・・・第２ラッチ回路
７５・・・デジタル乗算器 ７６・・・アダー／アキュムレータ ８１・・・ルックアップテーブルメモリ８２Ａ〜８２Ｄ
・・・デジタルデータ処理セル８４・・・データマルチ
プレクサ ８７Ａ〜８７Ｄ・・・３状態バツフア装置９１・・・フ
リップフロップ　９４八〜９４Ｄ・・・ラッチ回路９６
・・・データソース　　　９９・・・４位置カウンタ１
０１・・・クロックパルス発生器 １０２・・・制御入力端　　　１０３・・・出力端図面
の浄書（内容に変更なし） 〜・１・ 手 続 補 正　書く方式） ％式％ １、事件の表示 平成１年特許願第２７７００７号 ２、発明の名称 デジタルデータ処理装置 ３、補正をする者・ 事件との関係　　特許出願人 名　称　　エヌ　ベー　フィリップス フルーイランベンファブリケン ４、代理人 平成２年２ 月２７日

Claims (1)

1. 【特許請求の範囲】 １、デジタルデータ処理装置において、このデジタルデ
   ータ処理装置がデジタルデータ処理セルのセットを有し
   、各デジタルデータ処理セルはそれぞれのオペランドの
   セットを用いて同一の順次の入力デジタルデータアイテ
   ムのセットを処理してそれぞれのデジタル出力データの
   アイテムを生じ、前記のデジタルデータ処理セルは順次
   の入力データアイテムのセットに対する共通データ入力
   端を有し、各デジタルデータ処理セルは、 （ｉ）オペランドのそれぞれのセットの各オペランドに
   対応する記憶位置を有する オペランドストアと、 （ｉｉ）前記の共通データ入力端及び前記のオペランド
   ストアのデータ出力端にそれ ぞれ結合された第１及び第２入力端を 有し、順次の入力デジタルデータアイ テムのセットの順次のアイテムに、前 記のオペランドストアから読出したそ れぞれのオペランドを乗算するデジタ ルマルチプライヤと、 （ｉｉｉ）デジタルマルチプライヤの出力端が結合され
   たデータ入力端を有し、乗算結 果を累算するアキュムレータと、 （ｉｖ）出力データのそれぞれのアイテムを記憶し且つ
   出力するラッチ装置と、 （ｖ）前記のアキュムレータの出力端を対応するラッチ
   装置のデータ入力端に結合 するデータ転送手段と を具えており、前記のデータ転送手段は非直線転送特性
   を有し、前記のラッチ装置のデータ出力端は共通のデー
   タ出力端に結合され、前記のデジタルデータ処理装置は
   更に前記のオペランドストア及びラッチ装置に結合され
   たクロックパルス発生手段を有し、このクロックパルス
   発生手段により各々の前記のオペランドストアの記憶位
   置の内容を順次に且つ他の前記のオペランドストアの記
   憶位置の内容の対応する読出しと歩調をそろえて読出す
   とともに各ラッチ装置の内容を順次に共通のデータ出力
   端に読出すようにしたことを特徴とするデジタルデータ
   処理装置。 ２、請求項１に記載のデジタルデータ処理装置において
   、前記の共通のデータ出力端が前述したような他のデジ
   タルデータ処理セルのセットの共通のデータ入力端を構
   成していることを特徴とするデジタルデータ処理装置。 ３、請求項１に記載のデジタルデータ処理装置において
   、前記の共通のデータ出力端が前記の共通のデータ入力
   端に結合されていることを特徴とするデジタルデータ処
   理装置。 ４、請求項２又は３に記載のデジタルデータ処理装置に
   おいて、前記のクロックパルス発生手段が、各ラッチ装
   置の内容をオペランドストアの記憶位置の内容の読出し
   と歩調をそろえて順次に読出すように構成されているこ
   とを特徴とするデジタルデータ処理装置。