JP2869339B2 - ラインメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シリアルなデータをパ
ラレルデータに変換して記憶する単純遅延方式のライン
メモリに関する。

【０００２】

【従来の技術】近年、半導体を用いた集積回路の高密度
化の要求は増加の一途を辿っている。特定用途向け大規
模集積回路の構成要素として、アンド素子やオア素子以
外にも、従来は外付けされていたＲＯＭやＲＡＭなどが
同一の集積回路に作り込まれるようになり、その集積度
はもはや物理的な限界の範疇まで到達しようとしてい
る。このように高密度な機能を一つの部品に集約した半
導体集積回路は携帯用のコンパクトなデバイスには勿
論、多くの製品分野に欠くことのできないものとなって
いる。

【０００３】ＲＯＭやＲＡＭという従来外付けされてい
た機能デバイスの例としてラインメモリが挙げられる。
ラインメモリは、画像情報などの周期性を持ったデータ
を取り扱う装置に有益な機能デバイスである。ラインメ
モリは、データ保持機能をＲＡＭに置き換えることによ
り素子の集積度を高めているが、反面、メモリアクセス
に時間を要し、ＲＡＭを用いることが高速動作のネック
となっている。高速動作を可能とするために、外部のシ
リアルデータをデバイス内部、例えばシフトレジスタを
用いてパラレルデータに変換してメモリアクセスするこ
とにより、表面上、高速な動作が可能となっている。

【０００４】ラインメモリは、機能により（１）単純遅
延方式、（２）スタート方式、（３）ライト／リード別
クロック方式の品種が存在する。（１）の単純遅延方式
は、初期にリセット信号が入力されると、その後はクロ
ックに同期して、データを書き込み、所定の遅延時間後
にデータを読み出す方式である。

【０００５】従来の単純遅延方式は、具体的には、シリ
アルデータをシリアル／パラレル段数（シリアル／パラ
レル段数とは、シリアルデータをパラレルデータに変換
する個数，即ち１パラレルデータを構成するデータの数
を言う）分だけパラレルに変換し、このパラレルデータ
をメモリアクセスする。その後、パラレルデータをシリ
アルデータに変換することで実現していた。上記パラレ
ルデータのメモリアクセスは、１パラレルデータをメモ
リの一列分に書き込む動作であり、このアクセスをメモ
リアレイの列の数だけ繰り返しており、従って単純遅延
方式の遅延量はシリアル／パラレル段数×メモリアレイ
の列である。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような単純遅延方式のラインメモリでは、内部のメモリ
アクセスはパラレル動作を行なっている関係上、任意の
ビット幅，即ちシリアル／パラレル段数で割り切れずに
端数のビット数が出るビット幅を持つデータについて
は、この剰余のビットをシフトレジスタ等でパラレル変
換しても、この剰余のビットをシリアル／パラレル変換
器から出力すると、１パラレルデータ内の先頭に位置し
ない。従って、単純遅延方式の遅延量はシリアル／パラ
レル段数×メモリアレイの列という制約を被むり、その
結果、この制約を満すビット幅のデータに対してしか単
純遅延方式のラインメモリを適用できず、単純遅延方式
のラインメモリは、その用途が狭く制限されているとい
う問題点を有していた。

【０００７】また、今日では、ラインメモリに書き込ん
だデータをブラウン管の表示画面に表示して画面を形成
する場合に、そのブラウン管の画面のうち、その大部分
については前画面をそのまま表示し続けながら、残る小
部分については前画面とは異なる新たな表示を行いたい
場合があるが、上記の従来ような構成では、内部のメモ
リアクセスはパラレル動作にて行なっているために、デ
ータに対する制御も１パラレル動作単位毎に取り扱うと
いう制約を被り、このため、任意データに対してのみ書
き込み可能な制御を行なうことは、従来のラインメモリ
では困難である問題点を有していた。

【０００８】本発明は上記問題点に鑑み、その目的は、
内部のメモリアクセスはパラレル動作を行ないつつ、単
純遅延方式の遅延量は前記シリアル／パラレル段数×メ
モリアレイの列という制約を受けない単純遅延方式のラ
インメモリを提供して、任意ビット幅を持つデータであ
っても単純遅延方式のラインメモリで記憶可能とし、単
純遅延方式のラインメモリの用途を拡大することにあ
る。

【０００９】また、本発明の他の目的は、内部のメモリ
アクセスはパラレル動作を行ないつつ、任意データに対
しライトイネーブル制御を行ない得るラインメモリを提
供することにある。

【００１０】

【課題を解決するための手段】上記問題点を解決するた
め、本発明の単純遅延方式のラインメモリでは、任意の
ビット幅のデータのうち、シリアル／パラレル段数未満
の剰余のビットもシフトレジスタ等を用いてパラレル変
換するが、この剰余のビットをシリアル／パラレル変換
器の先頭から取出す構成を付加することとする。

【００１１】また、本発明では、シリアルデータを書き
込むと書き込まないとに拘らず入力しつつ、書き込みを
許可するライトイネーブル信号をそのシリアルデータの
入力に同期して入力し、このライトイネーブル信号によ
り、上記入力したシリアルデータのメモリアレイへの書
き込みを任意に制御する構成とする。

【００１２】すなわち、請求項１記載の発明のラインメ
モリは、シリアル入力データをパラレルデータに変換す
るシリアル／パラレル変換器と、前記シリアル／パラレ
ル変換器が出力するパラレルデータを記憶するメモリア
レイと、前記メモリアレイから読み出したパラレルデー
タをシリアル出力データに変換するパラレル／シリアル
変換器と、前記メモリアレイのアドレスを操作するワー
ド制御回路と、前記シリアル／パラレル変換器、前記パ
ラレル／シリアル変換器、及び前記ワード制御回路を制
御するシステム制御回路とを備えたラインメモリを対象
とする。そして、前記シリアル／パラレル変換器は、１
個の外部シリアル入力端子、及びＮ（Ｎは任意の自然
数）個のパラレル出力端子を有すると共に、Ｎ個の記憶
素子と、各々第１の入力端子及び第２の入力端子を有す
るＬ（ＬはＮより小さな自然数）個の選択素子とから成
り、前記第１番目の記憶素子の入力は前記外部シリアル
入力端子に接続され、前記第２番目から第Ｎ番目の記憶
素子の入力は、各々、前記第１番目から第（Ｎー１）番
目の記憶素子の出力に接続され、前記Ｌ個の選択素子の
第１の入力端子の各々は、前記第１番目から第Ｌ番目の
記憶素子の出力に接続され、前記Ｌ個の選択素子の第２
の入力端子の各々は、前記第（Ｎ−Ｌ＋１）番目から第
Ｎ番目の記憶素子の出力に接続され、前記第１番目から
第（Ｎ−Ｌ）番目の記憶素子の出力は、各々前記第１番
目から第（Ｎ−Ｌ）番目のパラレル出力端子に接続さ
れ、前記第（Ｎ−Ｌ＋１）番目から第Ｎ番目の選択素子
の出力は、各々前記第（Ｎ−Ｌ＋１）番目から第Ｎ番目
のパラレル出力端子に接続される構成である。

【００１３】また、請求項２記載の発明は、前記請求項
１記載のラインメモリの構成に加えて、Ｎ個の他の記憶
素子を別途備え、前記Ｎ個の他の記憶素子の入力は、各
々Ｎ個の記憶素子の出力に接続され、前記第１番目から
第Ｌ番目の他の記憶素子の出力は、各々、第１番目から
第Ｌ番目のパラレル出力端子、及び第１番目から第Ｌ番
目の選択素子の第１の入力端子に接続され、前記第（Ｌ
＋１）番目から第（Ｎ−Ｌ）番目の他の記憶素子の出力
は、各々、第（Ｌ＋１）番目から第（Ｎ−Ｌ）番目のパ
ラレル出力端子に接続され、前記第（Ｎ−Ｌ＋１）番目
から第Ｎ番目の他の記憶素子の出力は、各々、第１番目
から第Ｌ番目の選択素子の第２の入力端子に接続される
構成である。

【００１４】更に、請求項３記載の発明は、前記請求項
２記載の発明のラインメモリの構成に加えて、Ｎ個の遮
断素子を別途備え、前記第１番目から第（Ｎ−Ｌ）番目
の遮断素子は、第１番目から第（Ｎ−Ｌ）番目の他の記
憶素子と、第１番目から第（Ｎ−Ｌ）番目のパラレル出
力端子との間に配置され、前記第（Ｎ−Ｌ＋１）番目か
ら第Ｎ番目の遮断素子は、第１番目から第Ｌ番目の選択
素子と、第（Ｎ−Ｌ＋１）番目から第Ｎ番目のパラレル
出力端子との間に配置される構成である。

【００１５】加えて、請求項４記載の発明は、前記請求
項１、請求項２又は請求項３記載のラインメモリにおい
て、メモリアレイは、Ｎ本のビット線と、（Ｍ−１）
（Ｍは任意の自然数）本のワード線と、前記ワード線の
走る方向にＮ行、前記ビット線の走る方向に（Ｍ−１）
列配置される記憶素子とにより構成され、前記各行のワ
ード線同志及び各列のビット線同志が接続され、前記第
１番目から第Ｎ番目のビット線は、シリアル／パラレル
変換器及びパラレル／シリアル変換器に接続され、前記
第１番目から第（Ｍ−１）番目のワード線はワード制御
回路に接続される構成である。

【００１６】更に加えて、請求項５記載の発明は、前記
請求項１、請求項２又は請求項３記載のラインメモリに
おいて、パラレル／シリアル変換器は、１個の外部シリ
アル出力端子と、Ｎ個の記憶素子と、第１、第２及び第
３の各入力端子を有するＮ個の選択素子と、Ｎ個の他の
記憶素子とから成り、前記第１番目から第Ｎ番目の記憶
素子の入力は、各々、メモリアレイの第１番目から第Ｎ
番目のビット線に接続され、前記第１番目から第Ｎ番目
の選択素子の第１の入力端子は、各々、前記メモリアレ
イの第１番目から第Ｎ番目のビット線に接続され、第２
の入力端子は、各々、第１番目から第Ｎ番目の記憶素子
の出力に接続され、第３の入力端子は、各々、前記第１
番目から第（Ｎー１）番目の他の記憶素子の出力に接続
され、前記第１番目から第Ｎ番目の他の記憶素子の入力
は、各々、前記第１番目から第Ｎ番目の選択素子の出力
に接続され、前記第Ｎ番目の他の記憶素子の出力は、前
記外部シリアル出力端子に接続される構成である。

【００１７】また、請求項６記載の発明は、前記請求項
１、請求項２又は請求項３記載のラインメモリにおい
て、パラレル／シリアル変換器は、１個の外部シリアル
出力端子と、第１及び第２の各入力端子を有する（Ｎ−
１）個の選択素子と、Ｎ個の記憶素子とから成り、前記
番目第１から第（Ｎ−１）番目の選択素子の第１の入力
端子は、各々、前記メモリアレイの第２番目から第Ｎ番
目のビット線に接続され、第２の入力端子は、各々、第
１番目から第（Ｎ−１）番目の記憶素子の出力に接続さ
れ、前記第１番目の記憶素子の入力は、前記メモリアレ
イの第１番目のビット線に接続され、前記第２番目から
第Ｎ番目の記憶素子の入力は、各々、前記第１番目から
第Ｎ−１番目の選択素子の出力に接続され、前記第Ｎ番
目の記憶素子の出力は、前記外部シリアル出力端子に接
続される構成である。

【００１８】更に、請求項７記載の発明は、前記請求項
４記載のラインメモリにおいて、ワード制御回路は、
（Ｍ−１）個のポインター回路から成り、第１番目のポ
インター回路は、システム制御回路からポインターを受
け取り、第Ｋ（ＫはＭより小さい自然数）番目のポイン
ター回路は、第（Ｋ−１）番目のポインター回路からポ
インターを受け取り、この受け取ったポインターを第
（Ｋ＋１）番目のポインター回路に渡し、第（Ｍ−１）
番目のポインター回路は、前記システム制御回路にポイ
ンターを渡し、第１番目から第（Ｍ−１）番目のポイン
ター回路の出力は、各々、前記第１番目から第（Ｍ−
１）番目のワード線に接続されている構成である。

【００１９】加えて、請求項８記載の発明は、前記請求
項１記載のラインメモリにおいて、シリアル／パラレル
変換器は、シリアルデータと、前記シリアルデータを構
成する各々のデータに対応したシリアルデータライトイ
ネーブル信号とが入力され、前記シリアルデータのう
ち、前記シリアルデータライトイネーブル信号が書き込
みを許可しているデータのみをパラレルデータとして出
力する機能を有す構成である。

【００２０】また、請求項９記載の発明のラインメモリ
では、シリアル入力データをパラレルデータに変換する
シリアル／パラレル変換器と、前記シリアル／パラレル
変換器が出力するパラレルデータを記憶するメモリアレ
イと、前記メモリアレイから読み出されたパラレルデー
タをシリアル出力データに変換するパラレル／シリアル
変換器と、前記メモリアレイのアドレスを操作するワー
ド制御回路と、前記シリアル／パラレル変換器、前記パ
ラレル／シリアル変換器、及び前記ワード制御回路を制
御するシステム制御回路とを備えたラインメモリを前提
とする。そして、前記シリアル／パラレル変換器は、シ
リアルデータと、前記シリアルデータを構成する各々の
データに対応したシリアルデータライトイネーブル信号
とが入力され、前記シリアルデータのうち、前記シリア
ルデータライトイネーブル信号が書き込みを許可してい
るデータのみをパラレルデータとして出力する機能を有
し 、前記シリアル／パラレル変換器は、Ｎを任意の自然
数として、Ｎ個の第１の記憶素子と、Ｎ個の第２の記憶
素子と、Ｎ個の第３の記憶素子と、Ｎ個の第４の記憶素
子と、Ｎ個のアンド素子と、Ｎ個の遮断素子とから成
り、前記第１の記憶素子のうち第１番目の記憶素子の入
力は、外部シリアル入力に接続され、前記第１の記憶素
子のうち第２番目から第Ｎ番目の記憶素子の入力には、
各々、前記第１の記憶素子のうち第１番目から第（Ｎー
１）番目の記憶素子の出力に接続され、前記Ｎ個の第２
の記憶素子の入力は、各々、前記Ｎ個の第１の記憶素子
１の各出力に接続され、前記第３の記憶素子のうち第１
番目の記憶素子の入力には、シリアルデータライトイネ
ーブル信号が接続され、前記第３の記憶素子のうち第２
番目から第Ｎ番目の記憶素子の入力は、各々、前記第３
の記憶素子のうち第１番目から第（Ｎー１）番目の記憶
素子の出力に接続され、前記Ｎ個の第４の記憶素子の入
力は、各々、前記Ｎ個の第３の記憶素子の各出力に接続
され、前記Ｎ個のアンド素子の一方の入力は、各々、前
記Ｎ個の第４の記憶素子の各出力に接続され、前記Ｎ個
のアンド素子の他方の入力には、パラレルデータライト
イネーブル信号が接続され、前記Ｎ個のアンド素子の出
力は、各々、前記Ｎ個の遮断素子の制御線に接続され、
前記Ｎ個の遮断素子の入力は、各々、前記Ｎ個の第２の
記憶素子の出力に接続され、前記Ｎ個の遮断素子の出力
は、各々、前記メモリアレイの第１から第Ｎのビット線
に接続される構成である。

【００２１】

【作用】以上の構成により、請求項１〜請求項８記載の
単純遅延方式のラインメモリでは、任意のビット幅のデ
ータは、そのシリアル／パラレル段数毎に、シリアル／
パラレル変換器内で従来と同様にＮ個の記憶素子により
シリアル／パラレル変換された後、１パラレルデータ
（シリアル／パラレル段数＝Ｎ）としてＮ個のパラレル
出力端子からメモリアレイに出力され、このメモリアレ
イの１列分に記憶されることが繰返される。

【００２２】そして、最後に位置する剰余のビット数
（ｐ個）のデータは、後尾からｐ個の記憶素子によりシ
リアル／パラレル変換された後、選択素子により、先頭
からｐ個のパラレル出力端子に送られ、このｐ個のパラ
レル出力端子からメモリアレイに出力され、このメモリ
アレイの１列分のうち先頭からｐ個分に記憶される。こ
こで、剰余のビット数のデータを含む１パラレルデータ
には、他のデータを含み、この他のデータはメモリアレ
イに記憶されるが、外部シリアル出力として読み出さな
ければ、問題ない。

【００２３】特に、請求項５記載のラインメモリでは、
パラレル／シリアル変換器が、Ｎ個の選択素子の前段
（データ入力側）にＮ個の記憶素子を備えるので、任意
のビット数のデータのうち最初の１パラレルデータ（Ｎ
個のデータ）をこのＮ個の記憶素子に記憶でき、この最
初の１パラレルデータをメモリアレイから読み出す場合
に比して、読出し速度を速くできる効果を奏する。

【００２４】また、請求項９記載の発明のラインメモリ
では、シリアル入力データをパラレルに展開し、メモリ
アクセスは１パラレルデータ毎に行なわれる。しかし、
シリアルデータライトイネーブル信号が一旦内部レジス
タに取り込まれた後、メモリアクセス時に、パラレルデ
ータのうちライトイネーブル信号に対応するデータに対
してのみライトイネーブル制御するので、内部のメモリ
アクセスはパラレル動作を行ないつつ、任意のデータに
対しライトイネーブル制御を行ない得るラインメモリが
実現される。

【００２５】

【実施例】以下、本発明の単純遅延方式のラインメモリ
の実施例について、図面を参照しながら、説明する。

【００２６】図１は、本発明の実施例における単純遅延
方式のラインメモリのブロック図を示す。本実施例で
は、任意のビット幅をＢ、シリアル／パラレル段数を
Ｎ、メモリアレイの列を（Ｍ−１）として、 Ｂ＝Ｎ・（Ｍ−１）＋Ｌ （Ｌは剰余のビット数） 任意のビット幅Ｂを持つデータを扱う場合を説明する。

【００２７】図１において、１１はシリアル入力データ
をパラレルデータに変換するシリアル／パラレル変換
器、１２はパラレルデータを記憶するメモリアレイであ
る。１３は前記メモリアレイ１２から読み出したパラレ
ルデータをシリアルデータに変換するパラレル／シリア
ル変換器である。また、１４は前記メモリアレイ１２の
アドレスポインタを制御するワード制御回路、１５は、
前記シリアル／パラレル変換器１１、パラレル／シリア
ル変換器１３及びワード制御回路１４を制御するシステ
ム制御回路である。

【００２８】図２は、シリアル／パラレル変換器１１の
構成を示す。同図において、ＤＩＮは外部入力端子、bi
t1〜bit8はＮ個（図では８個）のパラレル出力端子、/b
it1 〜/bit8 は前記パラレル出力端子の出力とは相補の
出力となる他の８個のパラレル出力端子、１０１ー１か
ら１０１ー８は８個のフリップフロップ（記憶素子）、
１０２ー１から１０２ー８は８個のラッチ（他の記憶素
子）、１０３ー１から１０３ー８は８個のトランスファ
ゲート（遮断素子）、１０４−１〜１０４−３はＬ個
（図では３個）のセレクタ（選択素子）である。

【００２９】前記第１番目のフリップフロップ１０１−
１の入力は外部シリアル入力端子ＤＩＮに接続され、前
記第２〜第８番目のフリップフロップ１０１−２〜１０
１−８の入力は、各々、第１〜第７（即ち、後段の）フ
リップフロップ１０１−１〜１０１−７の出力側に接続
される。また、前記８個のラッチ１０２−１〜１０２−
８の入力は、各々、前記８個のフリップフロップ１０１
−１〜１０１−８の出力側に接続される。

【００３０】前記３個のセレクタ１０４−１〜１０４−
３は、各々、第１及び第２の各入力端子ａ、ｂを有す
る。３個のセレクタ１０４−１〜１０４−３の第１の入
力端子ａは、各々、前記第１〜第３番目のラッチ１０２
−１〜１０２−３の出力側に接続される。また、３個の
セレクタ１０４−１〜１０４−３の第２の入力端子ｂ
は、各々、前記第６〜第８番目のラッチ１０２−６〜１
０２−８の出力側に接続される。

【００３１】更に、前記第１〜第５番目のトランスファ
ゲート１０３−１〜１０３−５は、各々、第１〜第５番
目のラッチ１０２−１〜１０２−５の出力側に接続さ
れ、第６〜第８番目のトランスファゲート１０３−６〜
１０３−８は、各々、セレクタ１０４−１〜１０４−３
出力側に接続される。

【００３２】加えて、前記８個のトランスファゲート１
０３−１〜１０３−８は、各々、前記対応するパラレル
出力端子bit1〜bit8に接続され、この各パラレル出力端
子bit1〜bit8はメモリアレイ１２の８本のビット線（後
述）に接続される。

【００３３】図３は、前記パラレル／シリアル変換器１
３の構成を示す。同図において、ＤＯＵＴは１個の外部
シリアル出力端子、１０５ー１から１０５ー８はＮ個
（図では８個）のフリップフロップ（記憶素子）、１０
６ー１から１０６ー８は８個のセレクタ、１０７ー１か
ら１０７ー８は８個の他のフリップフロップ（他の記憶
素子）である。

【００３４】前記第１番目から第Ｎ番目のフリップフロ
ップ１０５−１〜１０５−８の入力は、各々、メモリア
レイ１２の第１〜第８番目のビット線/bit1 〜/bit8 と
接続される。

【００３５】前記第１番目のセレクタ１０６−１は、第
１及び第２の各入力端子ｄ、ｅを有し、第２〜第８番目
のセレクタ１０６−２〜１０６−８は、第１、第２及び
第３の各入力端子ｄ、ｅ、ｆを有する。８個のセレクタ
１０６−１〜１０６−８の第１の入力端子ｄは、各々、
メモリアレイ１２の第１〜第８番目のビット線/bit1 〜
/bit8 に接続され、第２の入力端子ｅは、各々、第２〜
第８番目のフリップフロップ１０５−１〜１０５−８の
出力側に接続され、第３の入力端子ｆは、各々、第１〜
第７番目の他のフリップフロップ１０７−１〜１０７−
７の出力側に接続される。

【００３６】前記第１〜第８番目の他のフリップフロッ
プ１０７−１〜１０７−８の入力は、各々、前記第１〜
第８番目のセレクタ１０４−１〜１０４−８の出力側に
接続され、第８番目の他のフリップフロップ１０７−８
の出力は、外部シリアル出力端子ＤＯＵＴに接続される
図４は前記ワード制御回路１４の構成を示す。同図にお
いて、１０８ー１から１０８ーＭ−１はフリップフロッ
プ（ポインター回路）、１０８−Ｍもフリップフロップ
である。前記第１番目のフリップフロップ１０８−１
は、システム制御回路１５からポインターＳＴＡＲＴを
受け取る。第２〜第（Ｍ−１）番目のフリップフロップ
１０８−２〜１０８（Ｍ−１）は、その前段のフリップ
フロップ１０８−１〜１０８−（Ｍ−２）からポインタ
ーを受け取り、この受け取ったポインターを次段のフリ
ップフロップ１０８−３〜１０８−Ｍに渡す。第（Ｍ−
１）番目のフリップフロップ１０８−（Ｍ−１）は、シ
ステム制御回路１５にポインターを渡す。前記第１番目
から第（Ｍ−１）番目のフリップフロップ１０８−１〜
１０８−（Ｍ−１）の出力は、各々、前記メモリアレイ
１２の第１〜第（Ｍ−１）番目のワード線ＷＯＲＤ１〜
ＷＯＲＤ（Ｍ−１）（後述）に接続される。

【００３７】図５は前記メモリアレイ１２の構成を示
す。同図(a) はメモリセルがアレイ状に並んだ様子を示
しており、同図(b) はメモリセルの構成を示す。

【００３８】同図において、メモリアレイ１２は、Ｎ本
（図では８本）のビット線bit1〜bit8と、（Ｍ−１）本
のワード線ＷＯＲＤ１〜ＷＯＲＤ（Ｍ−１）と、前記ワ
ード線の走る方向にＮ行、前記ビット線の走る方向に
（Ｍ−１）列配置されるメモリセル（記憶素子）により
構成される。前記各行のワード線ＷＯＲＤ１〜ＷＯＲＤ
（Ｍ−１）同志及び各列のビット線bit1〜bit8同志は接
続される。また、前記８本のビット線bit1〜bit8は、前
記シリアル／パラレル変換器１１及びパラレル／シリア
ル変換器１３に接続され、前記第１〜第（Ｍ−１）番目
のワード線ＷＯＲＤ１〜ＷＯＲＤ（Ｍ−１）は、前記ワ
ード制御回路１４に接続される。

【００３９】図５において、本実施例のメモリセルは、
スタティックＲＡＭを採用しており、書き込み及び読み
出しのポートを制御するワード線は共通であり、ビット
線は正極性のビット線と反転極性のビット線が対をなし
ている。前記図２及び図３においてもメモリアレイに接
続するビット線は本来のビット線と反転極性のビット線
が対をなす構造となっている。

【００４０】図６は前記システム制御回路１５のブロッ
ク図を示す。同図において、外部からはクロックＣＬＫ
とリセット信号ＲＳＴとが入力される。１６は、前記ク
ロックＣＬＫ及びリセット信号ＲＳＴを受けて、クロッ
クＣＬＫを分周した分周クロックを生成する分周回路、
１７は、前記分周回路１６が生成したクロックに基い
て、前記シリアル／パラレル変換器１１、パラレル／シ
リアル変換器１３及びワード制御回路１４の各制御信号
を生成するタイミング生成器である。

【００４１】次に、図７及び図８のタイムチャートを用
いて、本実施例の単純遅延方式のラインメモリの動作を
説明する。

【００４２】本実施例では、任意ビット幅のシリアルデ
ータの例としてＢ＝Ｎ・（Ｍ−１）＋ｒ＝（８・（Ｍ−
１）＋３）のビット数のデータを扱うこととする。

【００４３】図２において、フリップフロップ１０１ー
１に入力されるシリアルデータは、クロックＣＬＫに同
期して順次フリップフロップ１０１ー２〜１０１ー８に
取り込まれて、パラレルデータに展開される。このパラ
レルデータへの展開は８クロック毎に繰り返される。

【００４４】前記展開されたパラレルデータは、各々、
ラッチ１０２ー１〜１０２ー８に図７に示す同一のタイ
ミングで取り込まれる。セレクタ１０４−１〜１０４−
３の制御信号ＷＳＥＬは”１”にアサートされているの
で、トランスファーゲート１０３ー１〜１０３ー８をア
サートすることにより、ラッチ１０２ー１〜１０２ー８
に取り込まれたパラレルデータは、図７に示す”ＷＨＯ
ＬＤ＝１”のライトサイクル時に、各々、ビット線１か
らビット線８にドライブされる。図７に示した”ＲＥ＝
１のリードサイクルの前のサイクル時に、プリチャージ
制御信号ＮＰＣをアサートして、ビット線をプリチャー
ジする。

【００４５】第１から第（Ｍ−１）までのパラレルデー
タに対しては、８ビット毎に以上の制御を繰り返す。

【００４６】第Ｍのパラレルデータは最後に位置する剰
余の３ビットのデータである。この場合には、図７に示
すように、この剰余の３ビットのシリアルデータがフリ
ップフロップ１０１ー１〜１０１ー３までパラレルに展
開された時点で、各々、ラッチ１０２ー１〜１０２ー８
へ同一のタイミングで取り込まれる。

【００４７】ここで、ラッチ１０２ー１〜１０２ー３ま
では新たなシリアルデータが取り込まれ、ラッチ１０２
ー４〜１０２ー８は第（Ｍ−１）のパラレルデータの一
部分が取り込まれている。第Ｍのパラレルデータのライ
トサイクル時には、セレクタ制御信号ＷＳＥＬを”０”
にアサートしておいた状態で、トランスファーゲート１
０３ー１〜１０３ー８をアサートすることにより、ラッ
チ１０２ー１〜１０２ー３のデータが、各々、ビット線
１からビット線３と、ビット線６からビット線８とにド
ライブされる。これと同時に、ラッチ１０２ー４〜１０
２ー５のデータは、各々、ビット線４及びビット線５へ
ドライブされる。

【００４８】第１のパラレルデータは、図７に示した”
ＲＥＧＥ＝１”のタイミングで、各々、図３のラッチ１
０５ー１〜１０５ー８に記憶される。

【００４９】第２以降第Ｍまでのパラレルデータは、各
々、図５(a) のワード線ＷＯＲＤ１〜ＷＯＲＤ（Ｍ−
１）に接続されている行のメモリセルに記憶される。

【００５０】図３において、第１番目のパラレルデータ
については、図８に示した”ＲＥ＝１”のリードサイク
ル時に、セレクタ制御信号ＲＳＥＬＡをアサートするこ
とにより、ラッチ１０５ー１，１０５ー８のデータがフ
リップフロップ１０７ー１〜１０７ー８に同時に取り込
まれる。第２番目以降のパラレルデータは、セレクタ制
御信号ＲＳＥＬＢをアサートすることにより、ビット線
１からビット線８のデータが、フリップフロップ１０７
ー１〜１０７ー８に同時に取り込まれる。このフリップ
フロップ１０７ー１〜１０７ー８に取り込まれたパラレ
ルデータは、セレクタ制御信号ＲＳＥＬＣをアサートす
ることにより、クロックＣＬＫに同期するシリアル出力
データとして、順次、フリップフロップ１０７ー８から
出力される。

【００５１】図８に示すように、第Ｍ番目の最終パラレ
ルデータのうち有効な３ビットのデータがシリアルに出
力されれば、この時点を図６のシステム制御回路１５内
のタイミング生成器１７が判断し、その後に、８個のフ
リップフロップ１０１−１〜１０１−８に記憶された次
の第１パラレルデータを８個のラッチ１０１−１〜１０
２−８に入力するリードサイクルを開始すると共に、次
のシリアル入力データをパラレルデータとして８個のフ
リップフロップ１０１−１〜１０１−８に入力すること
を開始する。

【００５２】図４において、パラレルデータがメモリア
クセスする行のメモリアレイを指定するのは、ワード制
御回路１４のフリップフロップ１０８ー１〜１０８ーＭ
から出力されるポインターである。動作初期には、各フ
リップフロップ１０８−１〜１０８−Ｍが外部リセット
信号ＲＥＳＥＴにより初期化され、その後、第１番目の
フリップフロップ１０８ー１がシステム制御回路１５か
らアドレスポインタＳＴＡＲＴを受け取り、リードサイ
クル及びライトサイクルに応じて、リードイネーブル信
号ＲＥ及びライトイネーブル信号ＷＥがアサートされる
と、メモリアレイ１２のワード線ＷＯＲＤ１がアサート
される。以後、ワード線クロックＷＯＲＤＣＫに同期し
て、メモリアレイ１２のワード線の選択を指令するアド
レスポインタが１シリアル／パラレル動作毎に順次移動
して行く。最後のフリップフロップ１０８ーＭにまでア
ドレスポインタが移動すると、最終アドレスポインタＷ
ＬＡＳＴは、システム制御回路１４内のタイミング生成
器１７に渡され、このタイミング生成器１７は、受け取
った最終アドレスポインタＷＬＡＳＴに基いて、最終パ
ラレルデータのライトサイクルのタイミング、次の第１
パラレルデータのリードサイクルのタイミング、及び次
のシリアルデータのライトサイクルのタイミングを各々
決定する。

【００５３】以上説明したように、本実施例では、（８
×（Ｍ−１）＋３）ビットのシリアル入力データに対し
て、最初の１パラレルデータ（８ビットのデータ）はパ
ラレル／シリアル変換器１３内のフリップフロップ１０
５−１〜１０５−８に記憶し、９ビット目から（８×
（Ｍ−１））ビットまでのデータはメモリアレイ１２に
記憶し、（８×（Ｍ−１）＋１）目から（８×（Ｍ−
１）＋３）ビットのデータはシリアル／パラレル変換器
１１内のラッチ１０２−１〜１０２−８に取込んだ後、
セレクタ１０４−１〜１０４−３を介してアクセス先を
入れ換えてメモリアレイ１２に記憶し、その後、その記
憶した任意ビット数のパラレルデータのうち最初の８ビ
ットまではパラレル／シリアル変換器１３内のフリップ
フロップ１０５−１〜１０５−８から読み出し、以降の
パラレルデータは順次メモリアレイ１２から読み出して
パラレル／シリアル変換することを繰返すことにより、
任意のシリアル入力データに対して、内部のメモリアク
セスはパラレル動作を行いつつ、単純遅延方式の遅延量
は（シリアル／パラレル段数×メモリアレイの列）とい
う制約を受けず、（Ｎ×（Ｍ−１）＋Ｌ）という任意の
ビット幅を持つデータを、単純遅延方式のラインメモリ
を用いて記憶し、読み出すことができる。

【００５４】尚、以上の説明では、剰余のビット数Ｌが
３である場合を例示して説明したが、この剰余のビット
数Ｌの値は、シリアル／パラレル段数Ｎ（１パラレルデ
ータを構成するデータの数）未満の値であれば、如何な
る値であってもよい。但し、図２に示すシリアル／パラ
レル変換器１１において、剰余のビット数Ｌに等しい数
のセレクタ１０４を設ける必要がある。

【００５５】図９及び図１０は、任意のデータに対して
のみライトイネーブル制御を行なうラインメモリの実施
例を示す。

【００５６】尚、全体構成、並びにワード制御回路及び
メモリアレイの構成は前記実施例と同一であるので、そ
の説明及び図示を省略する。

【００５７】図９は、シリアル／パラレル変換器１１´
の構成を示す。同図において、ＤＩＮは外部シリアル入
力、bit1〜bit8は８個のパラレル出力端子、２０１ー１
〜２０１ー８はＮ個（図では８個）のフリップフロップ
（第１の記憶素子）、２０２ー１〜２０２ー８は８個の
ラッチ（第２の記憶素子）、２０３ー１〜２０３ー８は
８個の他のフリップフロップ（第３の記憶素子）、２０
４ー１〜２０４ー８は８個の他のラッチ（第４の記憶素
子）、２０５ー１〜２０５ー８は８個の２入力型アンド
素子、２０６ー１から２０６ー８は８個のトランスファ
ーゲート（遮断素子）である。

【００５８】前記第１のフリップフロップのうち第１番
目のフリップフロップ２０１−１の入力は、外部シリア
ル入力端子ＤＩＮに接続され、前記第１のフリップフロ
ップのうち第２〜第８番目のフリップフロップ２０１−
２〜２０１−８の入力は、各々、前記第１のフリップフ
ロップのうち前段，即ち第１〜第７番目のフリップフロ
ップ２０１−１〜２０１−７の出力側に接続される。

【００５９】前記８個のラッチ２０２−１〜２０２−８
の入力は、各々、前記８個のフリップフロップ２０１−
１〜２０１−８の各出力に接続される。

【００６０】前記他のフリップフロップのうち第１番目
のフリップフロップ２０３−１の入力は、シリアルデー
タライトイネーブル信号ＷＥＮが接続され、前記他のフ
リップフロップのうち第２〜第８番目のフリップフロッ
プ２０３−２〜２０３−８の入力は、各々、その前段，
即ち第１〜第７番目の他のフリップフロップ３−１〜２
０３−７の出力側に接続される。

【００６１】前記８個の他のラッチ２０４−１〜２０４
−８の入力は、各々、前記８個の他のフリップフロップ
２０３−１〜２０３−８の各出力に接続される。また、
前記８個のアンド素子２０５−１〜２０５−８の一方の
入力は、各々、前記８個のラッチ２０４−１〜２０４−
８の各出力に接続され、他方の入力には、各々、パラレ
ルデータライトイネーブル信号ＷＨＯＬＤが入力され
る。

【００６２】更に、前記８個のアンド素子２０５−１〜
２０５−８の出力は、各々、前記８個のトランスファー
ゲート２０８−１〜２０８−８の制御線に接続される。
前記８個のトランスファーゲート２０８−１〜２０８−
８の入力は、各々、前記８個のラッチ２０２−１〜２０
２−８の出力に接続される。

【００６３】加えて、前記８個のトランスファーゲート
２０８−１〜２０８−８の出力は、各々、前記８個のパ
ラレル出力端子bit1〜bit8に接続され、この各パラレル
出力端子bit1〜bit8には、メモリアレイ１２の８本のビ
ット線が接続される。

【００６４】図１０は前記図３に示すパラレル／シリア
ル変換器１３の構成を簡易にしたパラレル／シリアル変
換器１３´の構成を示す。

【００６５】同図のパラレル／シリアル変換器におい
て、ＤＯＵＴは１個の外部シリアル出力端子、５０２−
１〜５０２−８はＮ個（図では８個）フリップフロップ
（記憶素子）、５０１−１〜５０１−７はＮ−１個（図
では７個）のセレクタ（選択素子）である。前記セレク
タ５０１−１〜５０１−７は、各々、第１及び第２の各
入力端子ｇ，ｈを有する。

【００６６】前記７個のセレクタ５０１−１〜５０１−
７の第１の入力端子ｇは、各々、メモリアレイ１２の第
２〜第８番目のビット線bit2〜bit8に接続され、第２の
入力端子ｈは、各々、前段，即ち第１〜第７番目のフリ
ップフロップ５０２−１〜５０２−７の出力側に接続さ
れる。

【００６７】また、前記第１番目のフリップフロップ５
０２−１の入力は、メモリアレイ１２の第１番目のビッ
ト線bit1に接続される。一方、第２〜第８番目のフリッ
プフロップ５０２−２〜５０２−８の入力は、各々、前
記第１〜第７番目のセレクタ５０１−１〜５０１−７の
出力側に接続され、第８番目のフリップフロップ５０２
−８の出力は、外部シリアル出力端子ＤＯＵＴに接続さ
れる。

【００６８】以上のように構成されたラインメモリにつ
いて、以下、図を用いてその動作を説明する。尚、本実
施例では、シリアルデータの例として８×Ｍビットのデ
ータを扱うこととする。

【００６９】図９において、フリップフロップ２０１ー
１に入力するシリアルデータＤＩＮはクロックＣＬＫに
同期してシフトレジスタ構成のフリップフロップ２０１
ー２〜２０１ー８に順次取り込まれ、８ビットデータが
シフトレジスタ最終段まで展開された後に、パラレルデ
ータとして、ラッチ２０２ー１〜２０２ー８に展開され
る。

【００７０】シリアルデータライトイネーブル信号ＷＥ
Ｎは、フリップフロップ２０３ー１に入力された後、ク
ロックＣＬＫに同期して、シフトレジスタ構成のフリッ
プフロップ２０３ー２〜２０３ー８に取り込まれ、８ビ
ットの情報がシフトレジスタ最終段まで展開された後
に、ラッチ２０４ー１〜２０４ー８に展開される。

【００７１】以上のようにシリアル入力データＤＩＮと
シリアルデータライトイネーブル信号ＷＥＮとがパラレ
ルに展開された後、パラレルデータライトイネーブル信
号ＷＨＯＬＤがアサートされると、シリアルデータライ
トイネーブル信号ＷＥＮがイネーブルであるシリアル入
力データだけがビット線上にドライブされる。図９のシ
リアル／パラレル変換器は以上のシリアル／パラレル動
作を８クロック毎に繰り返す。各制御信号の詳細なタイ
ミングを図１１及び図１２に示す。

【００７２】従って、メモリアクセスは１シリアル／パ
ラレル動作毎にメモリセルアレイ行単位で行なわれる。
ライトサイクル時には、ポインタが示す位置のワード線
をアサートし、シリアルデータライトイネーブル信号が
イネーブルであるシリアル入力データに対応するビット
線上のデータのみをメモリセルに取り込み、シリアルデ
ータライトイネーブル信号がディスエーブルであるシリ
アル入力データに対応するデータはビット線上にドライ
ブされず、メモリセル上のデータは前値を保持する。

【００７３】一方、リードサイクル時には、ポインタが
示す位置のワード線をアサートし、メモリセルのデータ
がビット線をドライブする。

【００７４】図１０において、リードサイクル時には、
ビット線にドライブされたパラレルデータは、セレクタ
選択信号ＲＳＥＬを”１”に制御することにより、各々
セレクタ５０１ー１〜５０１ー７を介して、各々、フリ
ップフロップ５０２ー１〜５０２ー８に取り込まれる。
パラレルデータが各々フリップフロップに取り込まれた
後に、セレクタ選択信号ＲＳＥＬを”０”に制御するこ
とにより、パラレルデータは、クロックＣＬＫに同期し
て、シフトレジスタ構成のフリップフロップ５０２ー１
〜５０２ー８に取り込まれ、シリアル出力データとし
て、先頭のフリップフロップ５０２ー８から出力され
る。図９のパラレル／シリアル変換器は以上のシリアル
／パラレル動作を８クロック毎に繰り返す。各制御信号
の詳細なタイミングを図１１及び図１１に示す。

【００７５】本実施例では、３回のライン動作について
記述しており、図１１は２回目のライン動作を、図１１
では３回目のライン動作を示している。１回目のライン
動作では、シリアルデータライトイネーブルＷＥＮをイ
ネーブルにして、データＡ０〜Ａ（Ｍ×（８−１））を
全て書き込んでいる。２回目のライン動作では、１回目
に書き込んだデータＡ０〜（Ｍ×（８−１））を読み出
すと共に、データＢ０からＢ（Ｍ×（８−１））のデー
タを書き込んでいるが、データＢ３、Ｂ８及びＢ９に対
してシリアルデータライトイネーブルＷＥＮがディスエ
ーブルであるので、３回目のライン動作では、前記２回
目に書き込んだデータＢ０、Ｂ１、Ｂ２、Ｂ４、Ｂ５、
Ｂ６、Ｂ７及びＢ１０…と、更新されないで残った以前
の（第１回目に書き込んだ）データＡ３、Ａ８及びＡ９
とが読み出されている。

【００７６】尚、本実施例で用いた図１０のパラレル／
シリアル変換器を最初の実施例の図３のパラレル／シリ
アル変換器１３に代えて使用してもよい。また、最初の
実施例のシリアル／パラレル変換器１１と本実施例のシ
リアル／パラレル変換器とを組合せたシリアル／パラレ
ル変換器を構成してもよい。

【００７７】また、本実施例では、メモリアレイ１２を
構成する記憶素子はスタティックＲＡＭとしたが、ダイ
ナミックＲＡＭとしてもよいのは勿論である。

【００７８】

【発明の効果】以上説明したように、請求項１〜請求項
８記載の単純遅延方式のラインメモリによれば、シリア
ル／パラレル変換器内に選択素子を設けて、剰余のビッ
ト数のデータをシリアル／パラレル変換器の先頭から取
出すことができるので、内部データをシリアル／パラレ
ル変換してメモリアクセスしつつ、任意ビット幅のシリ
アルデータに対して単純遅延方式のラインメモリを適用
でき、単純遅延方式のラインメモリの用途を拡大でき
る。

【００７９】特に、請求項５記載のラインメモリによれ
ば、パラレル／シリアル変換器が有するＮ個の記憶素子
に最初の１パラレルデータを記憶できるので、この最初
の１パラレルデータをメモリアレイから読み出す場合に
比して、読出し速度を速くできる効果を奏する。

【００８０】また、請求項９記載の発明のラインメモリ
によれば、シリアル入力データを内部でパラレルデータ
に変換してメモリアクセスして、高速なラインメモリ動
作を実現しつつ、任意データに対してライトイネーブル
動作が可能である。

【図面の簡単な説明】

【図１】本発明の実施例における全体構成図である。

【図２】同実施例におけるシリアル／パラレル変換器の
構成図である。

【図３】同実施例におけるパラレル／シリアル変換器の
構成図である。

【図４】同実施例におけるワード制御回路の構成図であ
る。

【図５】同実施例におけるメモリアレイ及びメモリセル
の構成図である。

【図６】同実施例におけるシステム制御回路の構成図で
ある。

【図７】本実施例における通常の動作を説明するタイム
チャート図である。

【図８】同実施例における剰余のビット数のデータの取
出し動作を説明するタイムチャート図である。

【図９】他の実施例におけるシリアル／パラレル変換器
の構成図である。

【図１０】同実施例におけるパラレル／シリアル変換器
の構成図である。

【図１１】同実施例の２回目の動作を説明するタイムチ
ャート図である。

【図１２】同実施例の３回目の動作を説明するタイムチ
ャート図である。

【符号の説明】

１１、１１´ シリアル／パラレル変換器 １２ メモリアレイ １３、１３´ パラレル／シリアル変換器 １４ ワード制御回路 １５ システム制御回路 １０１−１〜１０１−８ フリップフロップ（記憶素
子） １０２−１〜１０２−８ ラッチ（他の記憶素子） １０３−１〜１０３−８ トランスファゲート（遮断
素子） １０４−１〜１０４−３ セレクタ（選択素子） ＤＩＮ 外部入力端子 bit1〜bit8 パラレル出力端子 ２０１ー１〜２０１ー８ フリップフロップ（第１の
記憶素子） ２０２ー１〜２０２ー８ ラッチ（第２の記憶素子） ２０３ー１〜２０３ー８ フリップフロップ（第３の
記憶素子） ２０４ー１〜２０４ー８ ラッチ（第３の記憶素子） ２０５ー１〜２０５ー８ アンド素子 ２０６ー１〜２０６ー８ トランスファゲート（遮断
素子）

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 シリアル入力データをパラレルデータに
   変換するシリアル／パラレル変換器と、 前記シリアル／パラレル変換器が出力するパラレルデー
   タを記憶するメモリアレイと、 前記メモリアレイから読み出したパラレルデータをシリ
   アル出力データに変換するパラレル／シリアル変換器
   と、 前記メモリアレイのアドレスを操作するワード制御回路
   と、 前記シリアル／パラレル変換器、前記パラレル／シリア
   ル変換器、及び前記ワード制御回路を制御するシステム
   制御回路とを備えたラインメモリであって、 前記シリアル／パラレル変換器は、 １個の外部シリアル入力端子、及びＮ（Ｎは任意の自然
   数）個のパラレル出力端子を有すると共に、 Ｎ個の記憶素子と、各々第１の入力端子及び第２の入力
   端子を有するＬ（ＬはＮより小さな自然数）個の選択素
   子とから成り、 前記第１番目の記憶素子の入力は前記外部シリアル入力
   端子に接続され、前記第２番目から第Ｎ番目の記憶素子
   の入力は、各々、前記第１番目から第（Ｎー１）番目の
   記憶素子の出力に接続され、 前記Ｌ個の選択素子の第１の入力端子の各々は、前記第
   １番目から第Ｌ番目の記憶素子の出力に接続され、前記
   Ｌ個の選択素子の第２の入力端子の各々は、前記第（Ｎ
   −Ｌ＋１）番目から第Ｎ番目の記憶素子の出力に接続さ
   れ、 前記第１番目から第（Ｎ−Ｌ）番目の記憶素子の出力
   は、各々前記第１番目から第（Ｎ−Ｌ）番目のパラレル
   出力端子に接続され、前記第（Ｎ−Ｌ＋１）番目から第
   Ｎ番目の選択素子の出力は、各々前記第（Ｎ−Ｌ＋１）
   番目から第Ｎ番目のパラレル出力端子に接続されること
   を特徴とするラインメモリ。
2. 【請求項２】 Ｎ個の他の記憶素子を別途備え、 前記Ｎ個の他の記憶素子の入力は、各々Ｎ個の記憶素子
   の出力に接続され、 前記第１番目から第Ｌ番目の他の記憶素子の出力は、各
   々、第１番目から第Ｌ番目のパラレル出力端子、及び第
   １番目から第Ｌ番目の選択素子の第１の入力端子に接続
   され、 前記第（Ｌ＋１）番目から第（Ｎ−Ｌ）番目の他の記憶
   素子の出力は、各々、第（Ｌ＋１）番目から第（Ｎ−
   Ｌ）番目のパラレル出力端子に接続され、 前記第（Ｎ−Ｌ＋１）番目から第Ｎ番目の他の記憶素子
   の出力は、各々、第１番目から第Ｌ番目の選択素子の第
   ２の入力端子に接続されることを特徴とする請求項１記
   載のラインメモリ。
3. 【請求項３】 Ｎ個の遮断素子を別途備え、 前記第１番目から第（Ｎ−Ｌ）番目の遮断素子は、第１
   番目から第（Ｎ−Ｌ）番目の他の記憶素子と、第１番目
   から第（Ｎ−Ｌ）番目のパラレル出力端子との間に配置
   され、 前記第（Ｎ−Ｌ＋１）番目から第Ｎ番目の遮断素子は、
   第１番目から第Ｌ番目の選択素子と、第（Ｎ−Ｌ＋１）
   番目から第Ｎ番目のパラレル出力端子との間に配置され
   ることを特徴とする請求項２記載のラインメモリ。
4. 【請求項４】 メモリアレイは、 Ｎ本のビット線と、（Ｍ−１）（Ｍは任意の自然数）本
   のワード線と、前記ワード線の走る方向にＮ行、前記ビ
   ット線の走る方向に（Ｍ−１）列配置される記憶素子と
   により構成され、 前記各行のワード線同志及び各列のビット線同志が接続
   され、 前記第１番目から第Ｎ番目のビット線は、シリアル／パ
   ラレル変換器及びパラレル／シリアル変換器に接続さ
   れ、 前記第１番目から第（Ｍ−１）番目のワード線はワード
   制御回路に接続されることを特徴とする請求項１、請求
   項２又は請求項３記載のラインメモリ。
5. 【請求項５】 パラレル／シリアル変換器は、 １個の外部シリアル出力端子と、Ｎ個の記憶素子と、第
   １、第２及び第３の各入力端子を有するＮ個の選択素子
   と、Ｎ個の他の記憶素子とから成り、 前記第１番目から第Ｎ番目の記憶素子の入力は、各々、
   メモリアレイの第１番目から第Ｎ番目のビット線に接続
   され、 前記第１番目から第Ｎ番目の選択素子の第１の入力端子
   は、各々、前記メモリアレイの第１番目から第Ｎ番目の
   ビット線に接続され、第２の入力端子は、各々、第１番
   目から第Ｎ番目の記憶素子の出力に接続され、第３の入
   力端子は、各々、前記第１番目から第（Ｎー１）番目の
   他の記憶素子の出力に接続され、 前記第１番目から第Ｎ番目の他の記憶素子の入力は、各
   々、前記第１番目から第Ｎ番目の選択素子の出力に接続
   され、 前記第Ｎ番目の他の記憶素子の出力は、前記外部シリア
   ル出力端子に接続されることを特徴とする請求項１、請
   求項２又は請求項３記載のラインメモリ。
6. 【請求項６】 パラレル／シリアル変換器は、 １個の外部シリアル出力端子と、第１及び第２の各入力
   端子を有する（Ｎ−１）個の選択素子と、Ｎ個の記憶素
   子とから成り、 前記番目第１から第（Ｎ−１）番目の選択素子の第１の
   入力端子は、各々、前記メモリアレイの第２番目から第
   Ｎ番目のビット線に接続され、第２の入力端子は、各
   々、第１番目から第（Ｎ−１）番目の記憶素子の出力に
   接続され、 前記第１番目の記憶素子の入力は、前記メモリアレイの
   第１番目のビット線に接続され、 前記第２番目から第Ｎ番目の記憶素子の入力は、各々、
   前記第１番目から第Ｎ−１番目の選択素子の出力に接続
   され、 前記第Ｎ番目の記憶素子の出力は、前記外部シリアル出
   力端子に接続されることを特徴とする請求項１、請求項
   ２又は請求項３記載のラインメモリ。
7. 【請求項７】 ワード制御回路は、 （Ｍ−１）個のポインター回路から成り、第１番目のポ
   インター回路は、システム制御回路からポインターを受
   け取り、 第Ｋ（ＫはＭより小さい自然数）番目のポインター回路
   は、第（Ｋ−１）番目のポインター回路からポインター
   を受け取り、この受け取ったポインターを第（Ｋ＋１）
   番目のポインター回路に渡し、 第（Ｍ−１）番目のポインター回路は、前記システム制
   御回路にポインターを渡し、 第１番目から第（Ｍ−１）番目のポインター回路の出力
   は、各々、前記第１番目から第（Ｍ−１）番目のワード
   線に接続されていることを特徴とする請求項４記載のラ
   インメモリ。
8. 【請求項８】 シリアル／パラレル変換器は、 シリアルデータと、前記シリアルデータを構成する各々
   のデータに対応したシリアルデータライトイネーブル信
   号とが入力され、 前記シリアルデータのうち、前記シリアルデータライト
   イネーブル信号が書き込みを許可しているデータのみを
   パラレルデータとして出力する機能を有することを特徴
   とする請求項１記載のラインメモリ。
9. 【請求項９】シリアル入力データをパラレルデータに変
   換するシリアル／パラレル変換器と、 前記シリアル／パラレル変換器が出力するパラレルデー
   タを記憶するメモリアレイと、 前記メモリアレイから読み出されたパラレルデータをシ
   リアル出力データに変換するパラレル／シリアル変換器
   と、 前記メモリアレイのアドレスを操作するワード制御回路
   と、 前記シリアル／パラレル変換器、前記パラレル／シリア
   ル変換器、及び前記ワード制御回路を制御するシステム
   制御回路とを備えたラインメモリにおいて、 前記シリアル／パラレル変換器は、シリアルデータと、
   前記シリアルデータを構成する各々のデータに対応した
   シリアルデータライトイネーブル信号とが入力され、前
   記シリアルデータのうち、前記シリアルデータライトイ
   ネーブル信号が書き込みを許可しているデータのみをパ
   ラレルデータとして出力する機能を有し、 前記 シリアル／パラレル変換器は、 Ｎを任意の自然数として、Ｎ個の第１の記憶素子と、Ｎ
   個の第２の記憶素子と、Ｎ個の第３の記憶素子と、Ｎ個
   の第４の記憶素子と、Ｎ個のアンド素子と、Ｎ個の遮断
   素子とから成り、 前記第１の記憶素子のうち第１番目の記憶素子の入力
   は、外部シリアル入力に接続され、前記第１の記憶素子
   のうち第２番目から第Ｎ番目の記憶素子の入力は、各
   々、前記第１の記憶素子のうち第１番目から第（Ｎー
   １）番目の記憶素子の出力に接続され、 前記Ｎ個の第２の記憶素子の入力は、各々、前記Ｎ個の
   第１の記憶素子１の各出力に接続され、 前記第３の記憶素子のうち第１番目の記憶素子の入力に
   は、シリアルデータライトイネーブル信号が接続され、
   前記第３の記憶素子のうち第２番目から第Ｎ番目の記憶
   素子の入力は、各々、前記第３の記憶素子のうち第１番
   目から第（Ｎー１）番目の記憶素子の出力に接続され、 前記Ｎ個の第４の記憶素子の入力は、各々、前記Ｎ個の
   第３の記憶素子の各出力に接続され、 前記Ｎ個のアンド素子の一方の入力は、各々、前記Ｎ個
   の第４の記憶素子の各出力に接続され、前記Ｎ個のアン
   ド素子の他方の入力には、パラレルデータライトイネー
   ブル信号が接続され、 前記Ｎ個のアンド素子の出力は、各々、前記Ｎ個の遮断
   素子の制御線に接続され、 前記Ｎ個の遮断素子の入力は、各々、前記Ｎ個の第２の
   記憶素子の出力に接続され、 前記Ｎ個の遮断素子の出力は、各々、前記メモリアレイ
   の第１から第Ｎのビット線に接続されることを特徴とす
   るラインメモリ。