JPH0380367B2

JPH0380367B2 -

Info

Publication number: JPH0380367B2
Application number: JP10631485A
Authority: JP
Inventors: Sumitaka Takeuchi; Masahiko Yoshimoto
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-05-16
Filing date: 1985-05-16
Publication date: 1991-12-24
Also published as: JPS61262313A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、デイジタル遅延装置に関し、たと
えばデイジタルテレビジヨン受像機の映像信号処
理等に用いられるデイジタル遅延装置に関する。［従来の技術］従来、大容量のデイジタル遅延手段として、マ
トリクス状に配置されたメモリセルに対して、信
号の順次読出、書込を行なつて、所望の遅延を得
るようにした遅延装置が知られている。第２図
は、そのような従来のデイジタル遅延装置の一例
を示すブロツク図である。第２図を参照して、入力端子１には、基本クロ
ツクΦ_sが入力される。このデイジタル遅延装置
における単位遅延時間（最小遅延幅）は基本クロ
ツクΦ_sの１サイクルに等しい。入力端子１から
入力された基本クロツクΦ_sはアドレスカウンタ
２に与えられる。アドレスカウンタ２は基本クロ
ツクΦ_sの立ち上がりエツジでインクリメントさ
れ、Ｘデコーダ３へＸアドレスを、Ｙデコーダ４
へＹアドレスを入力する。入力端子１３₁〜１３_oは、基本クロツクΦ_sに同
期して入力される入力データ信号を受ける端子で
あり、ここではｎビツト入力を受ける構成で説明
する。入力データ信号のMSB（最上位ビツト）端
子１３₁へ、LSB（最下位ビツト）は端子１３_oへ
与えられるものとする。入力データ信号は、入力
ラツチ１１を経て、信号WEにより制御される書
込回路１０へ与えられる。メモリセルアレイ５
は、マトリクス状に配置されたメモリセル群であ
り、その記憶容量はＭ×ｎビツトである。転送ゲ
ート６はメモリセルアレイ５からの読出データを
センスアンプ７に伝達し、また書込回路１０から
のデータをメモリアレイ５へ伝達する。センスア
ンプ７は、信号SEにより制御され、読出データ
を増幅する。データラツチ８は、センスアンプ７
の出力を一時的にストアする。信号SEがローレ
ベルの期間、データラツチ８はセンスアンプ７と
電気的に切離される構成となつている。出力ラツ
チ９はデータラツチ８からの遅延出力を基本クロ
ツクΦ_sのサイクルで出力し、出力端子１２₁〜１
２_oに与える。出力データ信号のMSBは端子１２
_１から、LSBは端子１２_oから出力される。入力端子１から入力される基本クロツクΦ_sは
タイミングジエネレータ１４に与えられる。タイ
ミングジエネレータ１４は、基本クロツクΦ_sを
受けて信号SEと信号WEとを第３図に示されるタ
イミングシーケンスで発生するものである。信号
SEはハイレベルの期間にセンスアンプ７を動作
状態にし、信号WEはハイレベルの期間に書込回
路８を動作状態にする。なお、アドレスカウンタ
２は、リセツト回路（図示せず）により、Ｍサイ
クルごとにリセツトされる。以上により従来のデ
イジタル遅延装置は構成されている。具体的な数字を示すと、今たとえばPAL方式
のテレビジヨン受像機において、アナログビデオ
信号を周波数4_sc（_sc：色副搬送波の周波数）で
サンプリングし、デイジタルビデオ信号を発生
し、デイジタル処理を行なう場合を考えて１走査
線分の遅延（1H遅延）を達成する１ラインメモ
リを第２図の構成で実現しようとすると、その具
体的数字は、Ｍ＝1135，ｎ＝８となる。また、Ｘ
アドレスはX₀〜X₇，ＹアドレスはY₀〜Y₂、基本
クロツクΦ_sの１サイクルは56nsとすることによ
り実現できる。なお、このような具体的な数値は、利用しよう
とする装置との関係によつて任意に選ぶことがで
きるから、以下の説明、すなわち従来技術の説明
においても、この発明の一実施例の説明において
も、任意の数値が選択できるように、一般的な表
現で説明をする。第２図に示される従来構成例の動作を、第３図
のタイミングチヤートを参照して説明する。この
例では、A₁〜A_Mのアドレス空間を有し、ｎビツ
トのデータを並列に処理するＭ×ｎビツトメモリ
を用いてＭサイクルの遅延が得られる様子を説明
する。なお、このデイジタル遅延装置では、用い
られるメモリはＭのアドレス容量を持つアレイｎ
組が配置され、１つのアドレスに対して各組のア
レイの１個のメモリセルが対応している。したが
つて、或るアドレスが指定されるとｎ組のアレイ
から合計ｎ個のメモリセルが並列にアクセスされ
る。ここに、バイト構成のメモリではｎ＝８とな
る。以下の説明では、A₁〜A_Mの各アドレスに新し
くストアされる入力データを、それぞれ、D₁〜
D_Mとし、A₁〜A_Mから読出される出力データを、
それぞれ、PD₁〜PD_Mとする。まず、基本クロツクΦ_sによりアドレスカウン
タ２が動作し、Ｘデコーダ３に対してＸアドレス
を、Ｙデコーダ４に対してＹアドレスを、それぞ
れ出力する。メモリセルアレイ５において、Ｘデ
コーダ３によつて選択された行に属するセルのう
ち、Ｙデコーダ４により選択された転送ゲート６
に連結された列に属するｎビツトのメモリセルの
データが、Ｉ／Ｏライン１７に出力される。たと
えば、アドレスカウンタ２の出力がアドレスA₁
を指定した場合、ｎ組のアレイのそれぞれのアド
レスA₁に位置する合計ｎ個のメモリセルの情報
PD₁が転送ゲート６を経て並列に読出される。読
出されたｎビツトのデータPD₁は、信号SEがハ
イレベルの期間にセンスアツプ７により増幅さ
れ、データラツチ８の中に取込まれる。信号SE
の立ち下がりとともに、データラツチ８はセンス
アンプ７と電気的に切離されるので、データラツ
チ８はその後信号SEがローレベルの期間中、読
出データPD₁を保持する。読出データPD₁は出力
ラツチ９に伝達され、ｎ個の出力端子１２₁〜１
２_oから並列に出力される。こうして第３図に示
されるように、基本クロツクΦ_sの１サイクルご
とのアドレス信号の変化に対応して、順次データ
が読出される。一方、信号SEが立ち下がつた後同じアドレス
の指定期間において、信号WEのハイレベルの期
間中には、書込回路１０が動作し、入力ラツチ１
１から送られたｎビツトの入力信号をＩ／Ｏライ
ン１７に伝達し、選択されているメモリセルのデ
ータを書換える。たとえば、アドレスA₁から前
のデータPD₁が読出されて、データラツチ８にス
トアされた直後、新しいデータD₁がアドレスA₁
のメモリセルに書込まれる。データD₁は、Ｍサ
イクル後、再びアドレスA₁が指定されたとき読
出される。このようにして、各アドレスのメモリ
セルに対して、Ｍサイクルごとに、READ−
MODIFIED−WRITE（Ｒ−Ｍ−Ｗ）動作が行な
われ、新しく書込まれたデータは、Ｍサイクル後
に出力され、Ｍサイクルの遅延が実現できる。［発明が解決しようとする問題点］従来のデイジタル遅延装置は、以上説明したよ
うに、基本クロツクΦ_sの１サイクル中に、読出
と書込を行なわなければならない。そのため、デ
ータラツチまでの読出アクセス時間や、書込完了
時間、信号SEのパルス幅や、アドレス信号間の
タイミングマージン等を考慮に入れて基本クロツ
クΦ_sのサイクルを決定しなければならず、いき
おいそのサイクルは長くなる。したがつて、デー
タ処理の高速化を図ることが困難である。また、メモリセルアレイのアドレス空間をアク
セスするためには、アドレスカウンタ、Ｘデコー
ダ、Ｙデコーダ等の回路が必要であり、回路面積
が大きくなるなど問題点があつた。この発明は、上記のような問題点を解決するた
めになされたもので、従来と同一のプロセス技術
を用いて、従来の構成に比べて回路構成が簡単
で、しかも回路面積が小さく、高速動作の可能な
デイジタル遅延装置を得ることを目的としてい
る。［問題点を解決するための手段］この発明にかかるデイジタル遅延装置は、マト
リクス状に配置されたメモリセル群のアドレス空
間を半分ずつ２分割し、分割された各アドレス空
間におけるメモリセルは基本クロツクパルスΦ_s
の２倍のサイクルでＲ−Ｍ−Ｗ動作を行ない、か
つ２つのアドレス空間は行選択手段および列選択
手段によつて、交互に、基本クロツクパルスΦ_s
の１サイクル分だけ位相をずらせてアクセスされ
るようにし、両アドレス空間からの読出データを
基本クロツクパルスΦ_sのサイクルで交互に出力
する一方、基本クロツクパルスΦ_sのサイクルで
入力される入力データを両アドレス空間に交互に
書込むようにしたものである。［作用］この発明においては、実質的には各アドレス空
間を基本クロツクパルスΦ_sの２サイクル分のク
ロツクレートで動作させながら、見かけ上基本ク
ロツクパルスΦ_sのサイクルでデータの入出力動
作を完了することができるため、各アドレス空間
の最小動作サイクルの半サイクル分のクロツクレ
ートでデイジタル遅延装置を動作させることがで
き、高速動作可能なデイジタル遅延装置とするこ
とができる。また、メモリのアドレス指定のため
に、リングポインタ等によつて構成される行選択
手段および列選択手段によつて各アドレス空間が
指定され、アクセスされるため、アドレスカウン
タやデコーダ回路等が不必要になり、回路構成が
簡単で、しかも回路面積を小さくすることができ
る。［発明の実施例］以下には、この発明の一実施例について、図面
を参照して説明をする。第１図は、この発明の一実施例を示すブロツク
図である。第１図を参照して、この発明のデイジ
タル遅延装置は、ｎビツトの入力データをＭサイ
クル遅延させて出力するもので、遅延量に対応し
たアドレス空間が２つメモリセルアレイに分割し
て備えられている。第１のメモリセルアレイ５５
と第２のメモリセルアレイ６５の記憶容量とは等
しく、（Ｍ／２）×ｎビツトである。入力端子５０
には、基本クロツクΦ_sが入力される。この基本
クロツクΦ_sの１サイクルは、単位遅延時間に等
しい。入力端子６１₁〜６１_oは、基本クロツクΦ_s
のクロツクレートで入力されるｎビツトの入力デ
ータ信号を受ける端子である。入力データ信号
は、入力ラツチ６９を経て書込回路５４，６４へ
伝達される。タイミングジエネレータ５１は、入力端子５０
からの基本クロツクΦ_sを受け、基本クロツクΦ_s
に基づいて各種タイミング信号Φ₁，Φ₂，SE_ev，
SE_pd，WE_ev，WE_pd，OE_ev，OE_pd，を発生す
る。信号Φ₁，Φ₂は、基本クロツクΦ_sの２倍のサ
イクルを持ち、相互に基本クロツクΦ_sの１サイ
クル分だけ位相がずれている。この信号Φ₁，Φ₂
は、それぞれ、行選択リングポインタ５２および
列選択リングポインタ５３に入力される。信号
SE_ev，SE_pdは、それぞれセンスアンプ５７，５
８を制御し、ハイレベルの期間にセンスアンプ５
７，５８を動作状態にする。信号WE_ev，WE_pd
は、それぞれ書込回路５４，６４を制御し、ハイ
レベルの期間に書込回路を動作状態にする。信号
OE_ev，OE_pdは、それぞれデータラツチ５８，６
８の出力を制御する。行選択リングポインタ５２の出力はメモリセル
アレイ５５および６５に与えられ、信号Φ₁のサ
イクルでメモリセルアレイ５５の行アドレスが選
択され、信号Φ₂のサイクルでメモリセルアレイ
６５の行アドレスが選択される。列選択リングポ
インタ５３の出力は転送ゲート５６および６６に
与えられ、信号Φ₁のサイクルでメモリセルアレ
イ５５の列アドレスが選択され、信号Φ₂のサイ
クルでメモリセルアレイ６５の列アドレスが選択
される。行選択リングポインタ５２および列選択リング
ポインタ５３の回路集成の一例を、第４図に示
す。各リングポインタは、ｎ段のシフトレジスタ
で構成されており、内部クロツクΦ₁，Φ₂のサイ
クルでシフトレジスタ内のデータがシフトされ、
かつ第１段のシフトレジスタの入力端子には、第
ｎ段のシフトレジスタのデータが入力されるよう
にされている。リングポインタのリセツト時に
は、第１段目のシフトレジスタによつてメモリセ
ルアレイ５５の１つの行アドレスが選択され、そ
のとき他のシフトレジスタはリセツト信号RSに
よつてリセツトされローレベルを出力する。このような各シフトレジスタは、第５図に示す
ように、たとえば２ナンド回路７３，７７と、イ
ンバータ７４，７８と、NMOSのトランスフア
ゲート７１，７５と、PMOSのトランスフアゲ
ート７２，７６とで構成されている。２ナンド回
路７３とインバータ７４、また、２ナンド回路７
７とインバータ７８は、それぞれ、直列に接続さ
れ、NMOSトランスフアゲート７１は、前段の
シフトレジスタの出力を２ナンド回路７３に伝達
し、また、NMOSトランスフアゲート７５は、
インバータ７４の出力を２ナンド回路７７に伝達
する構成である。PMOSトランスフアゲート７
２は、２ナンド回路７３の入力端子とインバータ
７４の出力端子とを接続し、PMOSトランスフ
アゲート７６は、２ナンド回路７７の入力端子と
インバータ７８の出力端子とを接続するように設
けられている。さらに、トランスフアゲート７
１，７２のゲート電極には、それぞれクロツク
Φ₁が入力され、トランスフアゲート７５，７６
のゲート電極にはクロツクΦ₂が入力され、２ナ
ンド回路７３，７７の入力端子にはリセツト信号
RSが入力される構成である。第６図は、第５図のシフトレジスタの動作を説
明するためのタイムチヤートである。まず、基本クロツクΦ_sに基づいて、タイミン
グジエネレータ５１で内部クロツクΦ₁，Φ₂が発
生される。このクロツクΦ₁，Φ₂は、基本クロツ
クΦ_sの２倍のサイクルを持ち、かつ、クロツク
Φ₂はクロツクΦ₁より基本クロツクΦ_sの１サイク
ル分だけ位相が遅れている。さらに、クロツク
Φ₁はトランスフアゲート７１，７２のゲート電
極に入力され、クロツクΦ₁がハイレベルのとき、
前段のシフトレジスタのデータが２ナンド回路７
３に入力される。通常の動作時においては、信号
RSはハイレベルとされており、入力データがハ
イレベルのとき、インバータ７４の出力７４ｋは
ハイレベルを保持し、メモリセルアレイ５５の行
アドレスおよび列アドレスが選択される。また、
クロツクΦ₂はトランスフアゲート７５，７６の
ゲート電極に入力され、クロツクΦ₂がハイレベ
ルのとき、インバータ７４の出力７４ｋは２ナン
ド回路７７に入力され、インバータ７８の出力７
８ｋはハイレベルを保持し、メモリセルアレイ６
５の行アドレスおよび列アドレスが選択される。
したがつて、メモリセルアレイ５５，６５は、内
部クロツクΦ₁，Φ₂によつて交互に基本クロツク
Φ_sの１サイクル分だけ位相がずれてアクセスさ
れることになる。再び第１図において、転送ゲート５６は第１の
メモリセルアレイ５５からの読出データをＩ／Ｏ
ライン８０を介してセンスアンプ５７に伝達し、
またＩ／Ｏライン８０を介して書込回路５４から
のデータをメモリセルアレイ５５へ伝達する。同
様に、転送ゲート６６は、第２のメモリセルアレ
イ６５から読出データをＩ／Ｏライン８１を介し
てセンスアンプ６７に伝達し、また、Ｉ／Ｏライ
ン８１を介して書込回路６４からのデータをメモ
リセルアレイ６５へ伝達する。データラツチ回路
５８，６８は、それぞれセンスアンプ５７，６７
の出力データを一時的に保持する回路である。デ
ータラツチ回路５８，６８の出力は、ともに、出
力ラツチ５９に与えられる。出力端子６１₁〜６
１_oはｎビツトのＭサイクル遅延出力を、基本サ
イクルΦ_sのクロツクレートで出力する。以上に
より、この発明の一実施例のデイジタル遅延装置
が構成されている。第７図は、第１図に示すこの発明の一実施例の
デイジタル遅延装置の動作を説明するためのタイ
ムチヤートである。以下、この第７図を参照しつ
つ、第１図の実施例の動作について説明をする。
なお、以下の説明では、入力端子６１₁〜６１_oか
ら入力ラツチ６９に入力されるｎビツトの入力デ
ータを、それぞれD₁〜D_Mとし、出力ラツチ５９
から読出されるｎビツトの出力データを、それぞ
れPD₁〜PD_Mとして説明をする。まず、基本クロツクΦ_sに基づいて、タイミン
グジエネレータ５１で内部クロツクΦ₁，Φ₂が発
生される。これらクロツクΦ₁，Φ₂は、第７図に
示すようにかつ前述したように、基本クロツク
Φ_sの２倍のサイクルを持ち、クロツクΦ₂はクロ
ツクΦ₁より基本クロツクΦ_sの１サイクル分だけ
位相が遅れた信号となつている。クロツクΦ₁，
Φ₂は、行選択リングポインタ５２および列選択
リングポインタ５３に与えられる。各リングポイ
ンタは、第４図に示されるように、たとえばｎ段
シフトレジタで構成されており、クロツクΦ₁に
よるシフトレジスタ出力74k（第７図参照）は、
第１のメモリセルアレイ５５の行アドレスおよび
列アドレスを選択し、また、クロツクΦ₂による
シフトレジスタ出力78k（第７図参照）は、第２
のメモリセルアレイ６５の行アドレスおよび列ア
ドレスを選択する。したがつて、第２のメモリセ
ルアレイ６５のアドレスサイクルは、第１のメモ
リセルアレイ５５のアドレスサイクルより基本ク
ロツクΦ_sの１サイクル分だけ常に遅れて選択さ
れることになる。今、Ｍアドレスサイクルで、クロツクΦ₁によ
つて行選択リングポインタ５２および列選択リン
グポインタ５３が第１のメモリセルアレイ５５に
おける或る特定のアドレスに位置するｎ個のメモ
リセルを選択すると、（Ｍ−１）サイクル前に既
にメモリセルアレイ５５の該アドレスにストアさ
れているｎビツトのデータPD_Mが読出され、信号
SE_evがハイレベルの期間にセンスアンプ５７に
より増幅され、データラツチ５８に取込まれる。
信号SE_evの立ち下がりとともにデータラツチ５
８はセンスアンプ５７と電気的に切離されるの
で、その後信号SE_evがローレベルの期間、デー
タPD_Mはデータラツチ５８に保持される。信号
OE_evがハイレベルの期間には、データPD_Mは出
力ラツチ５９に伝達され、ｎ個の出力端子６０₁
〜６０_oから読出しデータPD_Mが出力される。一方、信号WE_evがハイレベルの期間において
は書込回路５４が動作し、入力端子６１₁〜６１_o
から入力されて入力ラツチにストアされている新
しいｎビツトのデータD_Mが、メモリセルアレイ
５５の同じアドレスに書込まれる。このようにし
てＭアドレスサイクルにおける、Ｒ−Ｍ−Ｗ動作
が完了する。一方、クロツクΦ₂によつて、行選択リングポ
インタ５２および列選択リングポインタ５３は、
Ｍアドレスサイクルより基本クロツクΦ_sの１サ
イクル分だけ遅れて、第２のメモリセルアレイ６
５における或る特定のアドレスに位置するｎ個の
メモリセルを選択する。すると、（Ｍ−１）サイ
クル前に既にストアされているｎビツトのデータ
PD₁が転送ゲート６６を経てＩ／Ｏライン８１に
読出される。データPD₁は信号SE_pdがハイレベル
の期間にセンスアンプ６７により増幅され、デー
タラツチ６８に取込まれる。信号SE_pdの立ち下が
りとともにデータラツチ６８はセンスアンプ６７
と切離されるので、その後信号SE_pdローレベルの
期間、データPD₁はデータラツチ６８に保持され
る。信号OE_pdがハイレベルになると、データPD₁
は出力ラツチ５８に伝達され、ｎ個の出力端子６
０₁〜６０_oから出力される。一方、信号WE_pdがハイレベルの期間は書込回
路６４が動作し、入力端子６１₁〜６１_oから入力
されて入力ラツチ６９にストアされている新しい
ｎビツトのデータD₁が、メモリセルアレイ６５
の同じアドレスに書込まれる。こうしてM₁アド
レスサイクルにおけるＲ−Ｍ−Ｗ動作が完了す
る。この間、M1アドレスサイクル開始から、基本
クロツクΦ_sの１サイクル分遅れた時点で、第１
のメモリセルアレイ５５ではＭアドレスサイクル
が終了し、M2アドレスサイクルが始まつてPD₂
の読出動作が行なわれる。こうして、第１図のこ
の実施例の装置は、Ｍサイクル遅延を実現するデ
イジタル遅延装置として動作する。［発明の効果］以上のように、この発明にりはせ、遅延量に対
応したアドレス空間を２つのメモリセルアレイに
分割し、各メモリセルアレイでは基本クロツクパ
ルスΦ_sのサイクルの２倍のアドレスサイクル内
でREAD−MODIFIED−WRITE動作を行なわ
せ、かつ両アリイ間で基本クロツクパルスΦ_sの
１サイクル分だけアドレスサイクルの位相をずら
せるように構成し、各アレイからの読出データを
基本クロツクパルスΦ_sのクロツクレートで交互
に出力する一方、基本クロツクパルスΦ_sのクロ
ツクレートで入力される入力データを両アレイに
交互にストアするように構成したので、実質的に
は各アレイを基本クロツクパルスΦ_sの２サイク
ル分のクロツクレートで動作させながら、見かけ
上基本クロツクパルスΦ_sのクロツクレートでデ
ータの入出力動作を完了することができるため
に、メモリアレイの最小動作サイクルの半サイク
ル分のクロツクレートでデイジタル遅延装置を動
作させることができ、従来のデイジタル遅延装置
に比べて２倍の高速性能を得ることができる。また、この発明によれば、第１のメモリセルア
レイおよび第２のメモリセルアレイを交互にアク
セスするために、基本クロツクΦ_sの２倍のサイ
クルを持つ内部クロツクΦ₁と、基本クロツクΦ_s
の２倍のサイクルを持ち、かつ内部クロツクΦ₁
より基本クロツクΦ_sの１サイクル分だけ位相が
遅れた内部クロツクΦ₂を発生させ、これら内部
クロツクΦ₁，Φ₂で動作する行選択手段および列
選択手段を設けているため、全体として回路構成
が簡単になり、しかも回路面積を小さくすること
ができるなどの効果を有する。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す概略ブロ
ツク図である。第２図は、従来のデイジタル遅延
装置の一例を示す概略ブロツク図である。第３図
は、第２図に示す従来のデイジタル遅延装置の動
作を説明するためのタイムチヤートである。第４
図は、第１図に示す行選択リングポインタおよび
列選択リングポインタの回路構成の一例を示す図
である。第５図は、第４図に示す各リングポイン
タを構成するシフトレジスタの構成の一例を示す
図である。第６図は、第５図に示すシフトレジス
タの動作を説明するためのタイムチヤートであ
る。第７図は、第１図に示すこの発明の一実施例
の動作を説明するためのタイムチヤートである。図において、５１はタイミングジエネレータ、
５２は行選択リングポインタ、５３は列選択リン
グポインタ、５４，６４は書込回路、５５，６５
はメモリセルアレイ、５６，６６は転送ゲート、
５７，６７はセンスアンプ、５８，６８はデータ
ラツチ、５９は出力ラツチ、６９は入力ラツチ、
Φ_sは基本クロツク、Φ₁，Φ₂は内部クロツクを示
す。

Claims

【特許請求の範囲】１基本クロツクパルスΦ_sに同期して動作が制
御され、かつ入力信号を所定時間幅遅延させて出
力するデイジタル遅延装置であつて、前記基本クロツクパルスΦ_sに同期した入力信
号が与えられる入力端子と、前記基本クロツクパルスΦ_sに基づいて、該基
本クロツクパルスΦ_sの２倍の周期を持つ第１の
タイミング信号Φ₁と、前記基本クロツクパルス
Φ_sに基づいて、該基本クロツクパルスΦ_sの２倍
の周期を持ちかつ前記第１のタイミング信号Φ₁
に対して前記基本クロツクパルスΦ_sの１周期分
だけ位相のずれた第２のタイミング信号Φ₂とを
発生するタイミング信号発生手段と、前記第１および第２のタイミング信号Φ₁およ
びΦ₂により動作し、前記第１のタイミング信号
Φ₁のタイミングで出力される第１の行選択信号
と前記第２のタイミング信号Φ₂のタイミングで
出力される第２の行選択信号とを発生する行選択
手段と、前記第１および第２のタイミング信号Φ₁およ
びΦ₂により動作し、前記第１のタイミング信号
Φ₁のタイミングで出力される第１の列選択信号
と前記第２のタイミング信号Φ₂のタイミングで
出力される第２の列選択信号とを発生する列選択
手段と、前記第１の行選択信号および前記第１の列選択
信号によつてアドレス指定される第１の記憶手段
と、前記第２の行選択信号および前記第２の列選択
信号によつてアドレス指定される第２の記憶手段
と、前記第１の記憶手段から読出されたデータを一
時的に記憶保持する第１のラツチ手段と、前記第１のラツチ手段によつて前記第１の記憶
手段のデータが記憶保持された後に、そのときデ
ータが読出されたアドレスに、前記入力端子から
入力される入力信号を書込む第１のデータ書込手
段と、前記第２の記憶手段から読出されたデータを一
時的に記憶保持する第２のラツチ手段と、前記第２のラツチ手段によつて前記第２の記憶
手段のデータが記憶保持された後に、そのときデ
ータが読出されたアドレスに、前記入力端子から
入力される入力信号を書込む第２のデータ書込手
段と、前記第１のラツチ手段および前記第２のラツチ
手段に記憶保持されているデータを、前記基本ク
ロツクパルスΦ_sのクロツクレートで交互に出力
させる出力手段とを備える、デイジタル遅延装
置。２前記行選択手段は、ｎ段のリング状シフトレ
ジスタで構成されたポインタ手段であり、前記第
１および第２のタイミング信号Φ₁およびΦ₂の周
期で前記シフトレジスタ内のデータがシフトされ
る構成である、特許請求の範囲第１項記載のデイ
ジタル遅延装置。３前記列選択手段は、n′段のリング状シフトレ
ジスタで構成されたポインタ手段であり、前記第
１および第２のタイミング信号Φ₁およびΦ₂の周
期で前記シフトレジスタ内のデータがシフトされ
る構成である、特許請求の範囲第１項記載のデイ
ジタル遅延装置。