JPS61262313A - デイジタル遅延装置 - Google Patents

デイジタル遅延装置

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JPS61262313A
JPS61262313A JP10631485A JP10631485A JPS61262313A JP S61262313 A JPS61262313 A JP S61262313A JP 10631485 A JP10631485 A JP 10631485A JP 10631485 A JP10631485 A JP 10631485A JP S61262313 A JPS61262313 A JP S61262313A
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竹内 澄高
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] この発明は、ディジタル遅延装置に関し、たとえばディ
ジタルテレビジョン受像機の映像信号処理等に用いられ
るディジタル遅延装置に関する。
[従来の技術] 従来、大容量のディジタル遅延手段として、マトリクス
状に配置されたメモリセルに対して、信号の順次読出、
書込を行な9て、所望の遅延を得るように己た遅延装置
が知られている。第2図は、そのような従来のディジタ
ル遅延装置の一例を示すブロック図である。
第2図奪参照して、入力端子1には、基本クロックφS
が入力される。このディジタル遅延vliifにおける
単位遅延時間(最小遅延幅)は基本クロックφSの1サ
イクルに等しい。入力端子1から入力された基本り6ツ
クφSはアドレスカウンタ2に与えられる。アドレスカ
ウンタ2は基本クロックφ8の立ち上がりエツジでイン
クリメントされ、Xデコーダ3へ×アドレスを、Yデコ
ーダ4へYアドレスを入力する。
入力端子13.〜1311は、基本クロックφSに同期
して入力される入力データ信号を受ける端子であり、こ
こではnピット入力を受ける構成で説明する。入力デー
タ信号のMSB (最上位ピット)は端子13.へ、L
SB (最下位ピット)は端子13.へ与えられるもの
とする。入力データ信号は、入力ラッチ11を経て、信
号WEにより制御される書込回路10へ与えられる。メ
モリセルアレイ5は、マトリクス状に配置されたメモリ
セル群であり、その記憶容量はMXnピットである。転
送ゲート6はメモリセルアレイ5からの続出データをセ
ンスアンプ7に伝達し、また書込回路10からのデー、
夕をメモリセルアレイ5へ伝達する。センスアンプ7は
、信号SEにより制御され、続出データを増幅する。デ
ータラッチ8は、センスアンプ7の出力を一時的にスト
アする。信号SEがローレベルの期間、データラッチ8
はセンスアンプ7と電気的に切離される構成となってい
る。出力ラッチ9はデータラッチ8からの遅延出力を基
本クロックφ3のサイクルで出力し、出力端子12.〜
12.に与える。入力データ信号のMSBは端子12.
から、LSBは端子12゜から出力される。
入力端子1から入力される基本クロックφSはタイミン
グジェネレータ14に与えられる。タイミングジェネレ
ータ14は、基本クロックφSを受けて信号SEと信号
WEとを第3図に示されるタイミングシーケンスで発生
するものである。信号SEはハイレベルの期間にセンス
アンプ7を動作状態にし、信号WEはハイレベルの期間
に書込回路8を動作状態にする。なお、アドレスカウン
タ2は、リセット回路(図示せず)により、Mサイクル
ごとにリセットされる。以上により従来のディジタル遅
延装置は構成されている。
具体的な数字を示すと、今たとえばPAL方式のテレビ
ジョン受像機において、アナログビデオ信号を周波数4
rtc  <ftc  :色副搬送波の周波数)でサン
プリングし、ディジタルビデオ信号を発生し、ディジタ
ル処理を行なう場合を考えて1走査線分の遅延<IH遅
延)を達成する1ラインメモリを第2図の構成で実現し
ようとすると、その具体的数字は、M−1135,n−
8となる。
また、x7ドレスはX。〜Xフ、YアドレスはYo ”
I’z 、14本クりックφSの1サイクルは56ns
とすることにより実現できる。
なお、このような具体的な数値は、利用しようとするg
はとの関係によって任意に選ぶことができるから、以下
の説明、すなわち従来技術の説明においても、この発明
の一実施例の説明においても、任意の数値が選択できる
ように、一般的な表現で説明をする。
第2図に示される従来構成例の動作を、第3図のタイミ
ングチャーi・を参照して説明する。この例では、A、
〜AMのアドレス空間を有し、nピットのデータを並列
に処理するvxnピットメモリを用いてMサイクルの遅
延が得られる様子を説明する。なお、このディジタル遅
延装置では、用いられるメモリはMのアドレス容量を持
つアレ40組が配置され、1つのアドレスに対して各組
の7レイのillのメモリセルが対応している。したが
って、成るアドレスが指定されるとn組のアレイから合
計n個のメモリセルが並列にアクセスされる。ここに、
バイト構成のメモリではn −f3となる。
以下の説明では、A、〜AMの各アドレスに新しくスト
アされる入力データを、それぞれ、DI〜D、とし、A
、〜AMから読出される出力データを、ぞれぞれ、PD
、〜PDMとする。
まず、基本クロックφ8によりアドレスカウンタ2が動
作し、Xデコーダ3に対して×アドレスを、Yデコーダ
4に対してYアドレスを、それぞれ出力する。メモリセ
ルアレイ5において、Xデコーダ3によって選択された
行に属するセルのうち、Yデコーダ4により選択された
転送ゲート6に連結された列に属するnピットのメモリ
セルのデータが、I10゛ライン17に出力される。た
とえば、アドレスカウンタ2の出力がアドレスA。
を指定した場合、n組のアレイのそれぞれのアドレスA
、に位置する合計n個のメモリセルの情報、□PD、が
転送ゲート6を経て並列に読出される。、′読出された
nピットのデータPD、は、信号SEパがハイレベルの
期間にセンスアンプ7により増幅され、データラッチ8
の中に取込まれる。信号SEの立ち下がりとともに、デ
ータラッチ8はセンスアンプ7と電気的に切離されるの
で、データラッチ8はその侵信号SEがローレベルの期
間中、読出データP D +を保持する。続出データP
DIは出力ラッチ9に伝達され、n個の出力端子12、
〜1211から並列に出力される。こうして第3図に示
されるように、基本クロックφSの1サイクルごとのア
ドレス信号の変化に対応して、順次データが読出される
一方、信号SEが立ち下がった後同じアドレスの指定期
間において、信号WEのハイレベルの期間中には、書込
信号10が動作し、入力ラッチ11から送られたnピッ
トの入力信号をI10ライン17に伝達し、選択されて
いるメモリセルのデータを書換える。たとえば、アドレ
スA、から前のデータPD、が読出されて、データラッ
チ8にストアされた直接、新しいデータD、がアドレス
A、のメモリセルに書込まれる。データD、は、Mサイ
クル後、再びアドレスA、が指定されたとき読出される
。このようにして、各アドレスのメモリセルに対して、
Mサイクルごとに、READ−MOD I F I E
D−WRI TE (R−M−W)動作が行なわれ、新
しく書込まれたデータは、Mサイクル後に出力され、M
サイクルの遅延が実現できる。
[発明が解決しようとする問題点] 従来のディジタル遅延装置は、以上説明したように、基
本タロツクφSの1サイクル中に、読出と書込とを行な
わなければならない。そのため、データラッチまでの読
出アクセス時間や、書込完了時間、信号SEのパルス幅
や、アドレス信号量のタイミングマージン等を考慮に入
れて基本タロツクφ倉のサイクルを決定しなければなら
ず、いきおいそのサイクルは長くなる。したがって、デ
ータ処理の高速化を図ることが困難である。
また、メモリセルアレイのアドレス空間をアクセスする
ためには、アドレスカウンタ、Xデコーダ、Yデコーダ
等の回路が必要であり、回路面積が大きくなるなど問題
点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、従来と同一のプロセス技術を用いて、従来
の構成に比べて回路構成が簡単で、しかも回路面積が小
さく、高速動作の可能なディジタル遅延装置を得ること
を目的としている。
[問題点を解決するための手段] この発明にかかるディジタル遅延装置は、マトリクス状
に配置されたメモリセル群のアドレス空間を半分ずつ2
分割し、分割された各アドレス空間におけるメモリセル
は基本クロックパルスφ。
の2倍のサイクルでR−M−W動作を行ない、かつ2つ
のアドレス空間は行選択手段および列選択手段によって
、交互に、基本タロツクパルスφ。
の1サイクル分だけ位相をずらせてアクセスされるよう
にし、両アドレス空閤からの続出データを基本クロック
パルスφ≦のサイクルで交互に出力する一方、基本クロ
ックパルスφSのサイクルで入力される入力データを両
アドレス空間に交互に書込むようにしたものである。
[作用] この発明においては、実質的には各アドレス空間を基本
タロツクパルスφSの2サイクル分のクロックレートで
動作させながら、見かけ上基本クロックパルスφSのサ
イクルでデータの入出力動作を完了することができるた
め、各アドレス空間の最小動作サイクルの半サイクル分
のりOツクレ−1・でディジタル遅延装置を動作させる
ことができ、高速動作可能なディジタル遅延装置とする
ことができる。また、メモリのアドレス指定のために、
リングポインタ等によって構成される行選択手段および
列選択手段によって各アドレス空間が指定され、アクセ
スされるため、アドレスカウンタやデコーダ回路等が不
必要になり、回路構成が簡単で、しかも回゛路面積を小
ざくすることができる。
[発明の実施例] 以下には、この発明の一実施例について、図面を参照し
て説明をする。
第1図は、この発明の一実施例を示すブロック図である
。第1図を参照して、この発明のディジタル遅延装置は
、nピットの入力データをMサイクル遷延させて出力す
るもので、遅延量に対応したアドレス空間が2つメモリ
セルアレイに分割して備えられている。第1のメモリセ
ルアレイ55と第2のメモリセル7レイ65の記憶容量
とは等しく、(M/2)Xnピットである。入力端子5
0には、基本クロックφSが入力される。この基本夕0
ツクφSの1サイクルは、単位遅延時間に等しい。入力
端子61.〜61.は、基本クロックφSのクロックレ
ートで入力されるnピットの入力データ信号を受ける端
子である。入力データ信号は、入力ラッチ69を経て書
込回路54.64へ伝達される。
タイミングジェネレータ51は、入力端子50からの基
本りOツクφSを受け、基本クロックφSに基づいて各
種タイミング信号φ1.φ2.5Eev、 5Eod、
 WEev、 WEod、 0Eev、 0Eod。
R8を発生する。信号φ1.φ2は、基本クロックφS
の2倍のサイクルを持ち、相互に基本クロックφ8の1
サイクル分だけ位相がずれている。
この信号φ4.φ2は、それぞれ、行選択リングポイン
タ52および列選択リングポインタ53に入力される。
信@5Eev、5Eodは、それぞれセンスアンプ57
.58を制御し、ハイレベルの期間にセンスアンプ57
.58を動作状態にする。
信号WEev、WEodは、それぞれ書込回路54゜6
4を制御し、ハイレベルの期間に書込回路を動作状態に
する。信号QEev、0EOdは、それぞれデータラッ
チ58.68の出力を制御する。
行選択リングポインタ52の出力はメモリセルアレイ5
5および65に与えられ、信号φ1のサイクルでメモリ
セルアレイ55の行アドレスが選択され、信号φ2のサ
イクルでメモリセルアレイ65の行アドレスが選択され
る。列選択リングポインタ53の出力は伝送ゲート56
および66に与えられ、信号φSのサイクルでメモリセ
ルアレイ55の列アドレスが選択され、信号φ2のサイ
クルでメモリセルアレイ65の列アドレスが選択される
行選択リングポインタ52および列選択リングポインタ
53の回路構成の一例を、第4図に示す。
各リングポインタは、n段のシフトレジスタで構成され
ており、内部クロックφ4.φ2のサイクルでシフトレ
ジスタ内のデータがシフトされ、かつ第1段のシフトレ
ジスタの入力端子には、第n段のシフトレジスタのデー
タが入力されるようにされている。リングポインタのリ
セット時には、第1段目のシフトレジスタによってメモ
リセルアレイ55の1つの行アドレスが選択され、その
とき他のシフトレジスタはリセット信号R8によってリ
セットされ0−レベルを出力する。
このような各シフトレジスタは、第5図に示すように、
たとえば2ナンド回路73.77と、インバータ74.
78と、NMO8のトランスファゲート71.75と、
PMO8のトランス77ゲート72.76とで構成され
ている。2ナンド回路とインバータ73と74と77と
78は、直列に接続され、NMOSトランスファゲート
71は、前段のシフトレジスタの出力を2ナンド回路7
3に伝達し、また、NMOSトランスファゲート75は
、インバータ74の出力を2ナンド回路77に伝達する
構成である。PMOSトランスファゲート72は、2ナ
ンド回路73の入力端子とインバータ74の出力端子と
を接続し、PMOSトランスファゲート76は、2ナン
ド回路77の入力端子とインバータ78の出力端子とを
接続するように設けられている。ざらに、トランスファ
ゲート71.72のゲート電極には、それぞれクロック
φ1が入力され、トランスファゲート75.76のゲー
ト電極にはクロックφ2が入力され、2ナンド回路73
.77の入力端子にはリセット信号R8が入力される構
成である。
第6図は、第5図のシフトレジスタの動作を説明するた
めのタイムチャートである。
まず、基本りOツクφSに基づいて、タイミングジェネ
レータ51で内部クロックφ3.φ2が発生される。こ
のクロックφ5.φ2は、基本クロックφSの2倍のサ
イクルを持ち、かつ、クロックφ2はクロックφSより
基本クロックφSの1サイクル分だけ位相が遅れている
。さらに、クロックφSはトランスファゲート71.7
2のゲート電極に入力され、クロックφSがハイレベル
のとき、前段のシフトレジスタのデータが2ナンド回路
73に入力される。通常の動作時においては、信号R8
はハイレベルとされており、入力データがハイレベルの
とき、インバータ74の出カフ4にはハイレベルを保持
し、メモリセル7レイ55の行アドレスおよび列アドレ
スが選択される。
また、クロックφ2はトランスファゲート75゜76の
ゲート電極に入力され、クロックφ2がハイレベルのと
き、インバータ74の出カフ4には2ナンド回路77に
入力され、インバータ78の出カフ8にはハイレベルを
保持し、メモリセルアレイ65の行アドレスおよび列ア
ドレスが選択される。したがって、メモリセルアレイ5
5 * 65は、内部クロックφ2.φ2によって交互
に基本クロックφSの1サイクル分だけ位相がずれてア
クセスされることになる。
再び第1図において、転送ゲート56は第1のメモリセ
ルアレイ55からの読出データをI10ライン80を介
してセンスアンプ57に伝達し、またI10ライン80
を介して書込回路54からのデータをメモリセルアレイ
55へ伝達する。同様に、転送ゲート66は、第2のメ
モリセルアレイ65から続出データをI10ライン81
を介してセンスアンプ67に伝達し、また、I10ライ
ン81を介して書込回路64からのデータをメモリセル
アレイ65へ伝達する。データラッチ回路58.68は
、それぞれセンスアンプ57.67の出力データを一時
的に保持する回路である。データラッチ回路58.68
の出力は、ともに、出力ラッチ59に与えられる。出力
端子61.〜61oはnビットのMサイクル遅延出力を
、基本サイクルφ寥のクロックレートで出力する。以上
により、この発明の一実施例のディジタル遅延装置が構
成されている。
第7図は、第1図に示すこの発明の一実施例のディジタ
ル遅延装置の動作を説明するためのタイムチャートであ
る。以下、この第7図を参照しつつ、第1図の実施例の
動作について説明をする。
なお、以下の説明では、入力端子61.〜61nから入
力ラッチ69に人力されるnピットの入力データを、そ
れぞれり、〜D11とし、出力ラッチ59から読出され
るnピットの出力データを、それぞれPD、〜PDMと
して説明をする。
まず、基本クロックφ8に基づいて、タイミングジェネ
レータ51で内部クロックφ4.φ2が発生される。こ
れらクロックφ1.φ2は、第7図に示すようにかつ前
述したように、基本クロックφSの2倍のサイクルを持
ち、クロックφ2はクロックφSより基本クロックφ8
の1サイクル分だけ位相が遅れた信号となっている。ク
ロックφ7.φ2は、行選択リングポインタ52および
列選択リングポインタ53に与えられる。各リングポイ
ンタは、第4図に示されるように、たとえば0段シフト
レジタで構成ξれており、り0ツクφSによるシフ1−
レジスタ出カフ4k (第7図参照)は、第1のメモリ
セルアレイ55の行アドレスおよび列アドレスを選択し
、また、クロックφ2によるシフトレジスタ出カフ8k
 (第7図参照)は、第2のメモリセルアレイ65の行
アドレスおよび列アドレスを選択する。したがって、第
2のメモリセルアレイ65のアドレスサイクルは、第1
のメモリセルアレイ55のアドレスサイクルより基本ク
ロックφSの1サイクル分だけ常に遅れて選択されるこ
とになる。
今、Mアドレスサイクルで、クロックφSによって行選
択リングポインタ52および列選択リングポインタ53
が第1のメモリセルアレイ55にお番プる成る特定のア
ドレスに位置するn個のメモリセルを選択すると、(M
−1)サイクル前に既にメモリセルアレイ55の該アド
レスにストアされているnピットのデータPDPlが読
出され、信号5Eevがハイレベルの期間にセンスアン
プ57により増幅され、データラッチ58に取込まれる
信号3 E evの立ち下がりとともにデータラッチ5
8はセンスアンプ57と電気的に切離されるので、その
後信号5Eevがローレベルの期間、データPDr+は
データラッチ58に保持される。信号0Eevがハイレ
ベルの期間には、データPDPlは出力ラッチ59に伝
達され、n個の出力端子60.〜60、から読出しデー
タPDMが出力される。
一方、信号W E evがハイレベルの期間においては
書込回路54が動作し、入力端子61+〜61、から入
力されて入力ラッチにストアされている新しいnピット
のデータDMが、メモリセルアレイ55の同じアドレス
に書込まれる。このようにしてMアドレスサイクルにお
ける、R/M/W動作が完了する。
一方、クロックφ2によって、行選択リングポインタ5
2および列選択リングポインタ53は、Mアドレスサイ
クルより基本クロックφSの1サイクル分だけ遅れて、
第2のメモリセルアレイ65における成る特定のアドレ
スに位置するn個のメモリセルを選択する。すると、(
M−1)サイクル前に既にストアされているnピットの
データPD、が転送ゲート66を経て=I10ライン8
1に読出される。データPD、は信号5Eodがハイレ
ベルの期間にセンスアンプ67により増幅され、データ
ラッチ68に取込まれる。信号5Eodの立ち下がりと
ともにデータラッチ68はセンスアンプ67と切離され
るので、その後信号5Eodがローレベルの期間、デー
タPD、はデータラッチ68に保持される。信号Ql:
odがハイレベルになると、データPD、は出力ラッチ
58に伝達され、n個の出力端子60.〜60.から出
力される。
一方、信号W E odがハイレベルの期間は書込回路
64が動作し、入力端子61.〜61.から入力されて
入力ラッチ69にストアされている新しいnピットのデ
ータD、が、メモリセルアレイ65の同じアドレスに書
込まれる。こうしてM1アドレスサイクルにおけるR−
M−W動作が完了する。
この間、M1アドレスサイクル開始から、基本タロツク
φSの1サイクル分遅れた時点で、第1のメモリセルア
レイ55ではMアドレスサイクルが終了し、M2アドレ
スサイクルが始まってPD2の読出動作が行なわれる。
こうして、第1図のこの実施例の装置は、Mサイクル遅
延を実現するディジタル遅延装置として動作する。
[発明の効果] 以上のように、この発明によれば、遅延量に対応したア
ドレス空間を2つのメモリセルレイに分割し、各メモリ
セルアレイでは基本クロックパルスφSのサイクルの2
倍のアドレスサイクル内でREAD−MOD I F 
IED−WRITE動作を行なわせ、かつ行アレイ間で
基本クロックパルスφSの1サイクル分だけアドレスサ
イクルの位相をずらせるように構成し、各アレイからの
読出データを基本タロツクパルスφSのクロックレート
で交互に出力する一方、基本クロックパルスφ。
のクロックレートで入力される入力データを行ア・レイ
に交互にストアするように構成したので、実質的には各
アレイを基本クロックパルスφ客の2サイクル分のクロ
ックレートで動作させながら、見かけ上基本クロックパ
ルスφSのクロックレートでデータの入出力動作を完了
することができるために、メモリアレイの最小動作サイ
クルの半サイクル分のクロックレートでディジダル遅延
装置を動作させることかでき、従来のディジタル遅延装
置に比べて2倍の高速性能を得ることができる。
また、この発明によれば、第1のメモリセルアレイおよ
び8F52のメモリセルアレイを交互にアクセスするた
めに、基本クロックφSの2倍のサイクルを持つ内部ク
ロックφSと、基本クロックφSの2倍のサイクルを持
ち、かつ内部クロックφSより基本クロックφ1の1サ
イクル分だけ位相が遅れた内部クロックφ2庖発生させ
、これら内部クロックφ7.φ2で動作する行選択手段
および列選択手段を設けているため、全体として回路構
成が簡単になり、しかも回路面1を小さくすることがで
きるなどの効果を有する。
【図面の簡単な説明】
第1図は、この発明の一実品例を示1概略ブロック図で
ある。 第2図は、従来のディジタル遅延装置の一例を示す概略
ブロック図である。 第3図は、第2図に示す従来のディジタル遅延装置の動
作を説明するためのタイムチャートである。 第4図は、第1図に示す行選択リングポインタおよび列
選択リングポインタの回路構成の一例を示す図である。 第5図は、第4図に示す各リングポインタを構成するシ
フトレジスタめ構成の一例を示す図である。 第6図は、第5図に示すシフトレジスタの動作を説明す
るためのタイムチャートである。 第7図は、第1図に示すこの発明の一実施例の動作を説
明するためのタイムチレートである。 図において、51はタイミングジェネレータ、52は行
選択リングポインタ、53は列選択リングポインタ、5
4.64は書込回路、55.65はメモリセル・アレイ
、56.66は転送ゲート、57.67はセンスアンプ
、58.68はデータラッチ、59は出力ラッチ、69
は入力ラッチ、φSは基本クロック、φ3.φ2は内部
クロックを示す。 第4 図 1〜n:〆七11宅ルアしイ9り、Cりの了ド゛レス第
7図 手続補正書(自発) 昭和 6%1籟28s 2、発明の名称 デイジメμ遅延装置 3、補正をする者 事件との関係 特許出願人 5、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 6、補正の内容 (1) 特許請求の範囲を別紙のとおり。 (2) 明細書第4頁第13行〜第14行の「基本り0
ツクφ1」を「W本りロックφS」に訂正する。 (3) 明細−第5頁第20行の「入力データ信号」を
「出力データ信号」に訂正する。 (4) 明細書第9頁第14行の「−込信号10」を「
書込回路10」に訂正する。 (5) 明細書第14頁第16行の「伝送ゲート56」
を「転送ゲート56」に訂正する。 (6) 明細書第15頁第17行〜第19行の[2ナン
ド・・・接続され、」を「2ナンド回路73とインバー
タ74、また、2ナンド回路77とインバータ78は、
それぞれ、直列に接続され、」に訂正する。 (7) 明細書第16頁第12行〜第13行の[リセッ
ト信号R8Jを「リセット信号R8Jに訂正する。 (8) 明細■第21貞第9行のrR/M/WJをrR
−M−WJに訂正する。 〈9) 明細書第23頁第4行の「メモリセルレイ」を
「メモリセルアレイ」に訂正する。 (10) 明細書第23頁第8行および同頁第13行〜
第14行の「行アレイ」を「両アレイ」に訂正する。 (11) 明細書第24頁第8行の「基本クロックφS
」を「基本タロツクφS」に訂正する。 以上 2、特許請求の範囲 (1) 基本りOツクパルスφSに同期して動作が制御
され、かつ入力信号を所定時間幅遅延させて出力するデ
ィジタル遅延装置であって、前記基本クロックパルスφ
Sに同期した入力信号が与えられる入力端子と、 前記基本クロックパルスφSに基づいて、該基本りOツ
クパルスφSの2倍のサイクルを持ち、相互に基本クロ
ックパルスφSの1サイクル分だけ位相のずれたタイミ
ング信号φSとタイミング信号φ2とを発生するタイミ
ング信号発生手段と、前記タイミング信号φSおよびφ
2により制御され、第1の行選択信号と、その信号より
基本りOツクパルスφSの1サイクル分だけ位相の遅れ
た第2の行選択信号とを出力する行選択手段と、前記タ
イミング信号φSおよびφ2により制御され、第1の列
選択信号と、その信号より基本クロックパルスφSの1
サイクル分だけ位相の遅れた第2の列選択信号とを出力
する列選択手段と、前記第1の行選択信号および前記第
1の列選択信号によってアドレス指定される第1の記憶
手段と、 前記第2の行選択信号および前記第2の列選択信号によ
ってアドレス指定される第2の記憶手段と、 前記第1の記憶手段から読出されたデータを一時的に記
憶保持する第1のラッチ手段と、前記第1のラッチ手段
によって前記第1の記憶手段のデータが記憶保持された
後に、そのときデータが読出されたアドレスに、前記入
力端子から入力される入力信号を書込む第1の゛データ
書込手段と、 前記第2の記憶手段から読出されたデータを一時的に記
憶保持する第2のラッチ手段と、前記第2のラッチ手段
によって前記第2の記憶手段のデータが記憶保持された
後に、そのときデータが読出されたアドレスに、前記入
力端子から入力される入力信号を書込む第2のデータ書
込手段と; 前記第1のラッチ手段および前記第2のラッチ手段に記
憶保持されているデータを、前記基本クロックパルスφ
Sのクロックレートで交互に出力させる出力手段とを備
える、ディジタル遅延装置。 (2) 前゛紀行選択手段は、0段のリング状シフトレ
ジスタで構成されたポインタ手段であり、前記タイミン
グ信号φSおよびφ2のサイクルで前記シフトレジスタ
内のデータがシフトされる構成である、特許請求の範囲
第1項記載のディジタル遅延装置。 (3) 前記列選択手段は、n′段のリング状シフトレ
ジスタで構成されたポインタ手段であり、前記タイミン
グ信号φ1およびφ2のサイクルで前記シフトレジスタ
内のデータがシフトされる構成である、特許請求の範囲
第1項記載のディジタル遅延装置。

Claims (3)

    【特許請求の範囲】
  1. (1)基本クロックパルスφ_Sに周期して動作が制御
    され、かつ入力信号を所定時間幅遅延させて出力するデ
    ィジタル遅延装置であって、前記基本クロックパルスφ
    _Sに同期した入力信号が与えられる入力端子と、 前記基本クロックパルスφ_Sに基づいて、該基本クロ
    ックパルスφ_Sの2倍のサイクルを持ち、相互に基本
    クロックパルスφ_Sの1サイクル分だけ位相のずれた
    タイミング信号φ_1とタイミング信号φ_2とを発生
    するタイミング信号発生手段と、前記タイミング信号φ
    _1およびφ_2により制御され、第1の行選択信号と
    、その信号より基本クロックパルスφ_Sの1サイクル
    分だけ位相の遅れた第2の行選択信号とを出力する行選
    択手段と、前記タイミング信号φ_1およびφ_2によ
    り制御され、第1の列選択信号と、その信号より基本ク
    ロックパルスφ_Sの1サイクル分だけ位相の遅れた第
    2の列選択信号とを出力する列選択手段と、前記第1の
    行選択信号および前記第1の列選択信号によってアドレ
    ス指定される第1の記憶手段と、 前記第2の行選択信号および前記第2の列選択信号によ
    ってアドレス指定される第2の記憶手段と、 前記第1の記憶手段から読出されたデータを一時的に記
    憶保持する第1のラッチ手段と、 前記第1のラッチ手段によって前記第1の記憶手段のデ
    ータが記憶保持された後に、そのときデータが読出され
    たアドレスに、前記入力端子から入力される入力信号を
    書込む第1のデータ書込手段と、 前記第2の記憶手段から読出されたデータを一時的に記
    憶保持する第2のラッチ手段と、 前記第2のラッチ手段によって前記第2の記憶手段のデ
    ータが記憶保持された後に、そのときデータが読出され
    たアドレスに、前記入力端子から入力される入力信号を
    書込む第2のデータ書込手段と、 前記第1のラッチ手段および前記第2のラッチ手段に記
    憶保持されているデータを、前記基本クロックパルスφ
    _Sのクロックレートで交互に出力させる出力手段とを
    備える、ディジタル遅延装置。
  2. (2)前記行選択手段は、n段のリング状シフトレジス
    タで構成されたポインタ手段であり、前記タイミング信
    号φ_1およびφ_1のサイクルで前記シフトレジスタ
    内のデータがシフトされる構成である、特許請求の範囲
    第1項記載のディジタル遅延装置。
  3. (3)前記列選択手段は、n′段のリング状シフトレジ
    スタで構成されたポインタ手段であり、前記タイミング
    信号φ_1およびφ_2のサイクルで前記シフトレジス
    タ内のデータがシフトされる構成である、特許請求の範
    囲第1項記載のディジタル遅延装置。
JP10631485A 1985-05-16 1985-05-16 デイジタル遅延装置 Granted JPS61262313A (ja)

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JPH0380367B2 JPH0380367B2 (ja) 1991-12-24

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