JPS61262313A - デイジタル遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ディジタル遅延装置に関し、たとえばディ
ジタルテレビジョン受像機の映像信号処理等に用いられ
るディジタル遅延装置に関する。

［従来の技術］ 従来、大容量のディジタル遅延手段として、マトリクス
状に配置されたメモリセルに対して、信号の順次読出、
書込を行な９て、所望の遅延を得るように己た遅延装置
が知られている。第２図は、そのような従来のディジタ
ル遅延装置の一例を示すブロック図である。

第２図奪参照して、入力端子１には、基本クロックφＳ
が入力される。このディジタル遅延ｖｌｉｉｆにおける
単位遅延時間（最小遅延幅）は基本クロックφＳの１サ
イクルに等しい。入力端子１から入力された基本り６ツ
クφＳはアドレスカウンタ２に与えられる。アドレスカ
ウンタ２は基本クロックφ８の立ち上がりエツジでイン
クリメントされ、Ｘデコーダ３へ×アドレスを、Ｙデコ
ーダ４へＹアドレスを入力する。

入力端子１３．〜１３１１は、基本クロックφＳに同期
して入力される入力データ信号を受ける端子であり、こ
こではｎピット入力を受ける構成で説明する。入力デー
タ信号のＭＳＢ　（最上位ピット）は端子１３．へ、Ｌ
ＳＢ　（最下位ピット）は端子１３．へ与えられるもの
とする。入力データ信号は、入力ラッチ１１を経て、信
号ＷＥにより制御される書込回路１０へ与えられる。メ
モリセルアレイ５は、マトリクス状に配置されたメモリ
セル群であり、その記憶容量はＭＸｎピットである。転
送ゲート６はメモリセルアレイ５からの続出データをセ
ンスアンプ７に伝達し、また書込回路１０からのデー、
夕をメモリセルアレイ５へ伝達する。センスアンプ７は
、信号ＳＥにより制御され、続出データを増幅する。デ
ータラッチ８は、センスアンプ７の出力を一時的にスト
アする。信号ＳＥがローレベルの期間、データラッチ８
はセンスアンプ７と電気的に切離される構成となってい
る。出力ラッチ９はデータラッチ８からの遅延出力を基
本クロックφ３のサイクルで出力し、出力端子１２．〜
１２．に与える。入力データ信号のＭＳＢは端子１２．
から、ＬＳＢは端子１２゜から出力される。

入力端子１から入力される基本クロックφＳはタイミン
グジェネレータ１４に与えられる。タイミングジェネレ
ータ１４は、基本クロックφＳを受けて信号ＳＥと信号
ＷＥとを第３図に示されるタイミングシーケンスで発生
するものである。信号ＳＥはハイレベルの期間にセンス
アンプ７を動作状態にし、信号ＷＥはハイレベルの期間
に書込回路８を動作状態にする。なお、アドレスカウン
タ２は、リセット回路（図示せず）により、Ｍサイクル
ごとにリセットされる。以上により従来のディジタル遅
延装置は構成されている。

具体的な数字を示すと、今たとえばＰＡＬ方式のテレビ
ジョン受像機において、アナログビデオ信号を周波数４
ｒｔｃ　　＜ｆｔｃ　　：色副搬送波の周波数）でサン
プリングし、ディジタルビデオ信号を発生し、ディジタ
ル処理を行なう場合を考えて１走査線分の遅延＜ＩＨ遅
延）を達成する１ラインメモリを第２図の構成で実現し
ようとすると、その具体的数字は、Ｍ−１１３５，ｎ−
８となる。

また、ｘ７ドレスはＸ。〜Ｘフ、ＹアドレスはＹｏ　”
Ｉ’ｚ　、１４本クりックφＳの１サイクルは５６ｎｓ
とすることにより実現できる。

なお、このような具体的な数値は、利用しようとするｇ
はとの関係によって任意に選ぶことができるから、以下
の説明、すなわち従来技術の説明においても、この発明
の一実施例の説明においても、任意の数値が選択できる
ように、一般的な表現で説明をする。

第２図に示される従来構成例の動作を、第３図のタイミ
ングチャーｉ・を参照して説明する。この例では、Ａ、
〜ＡＭのアドレス空間を有し、ｎピットのデータを並列
に処理するｖｘｎピットメモリを用いてＭサイクルの遅
延が得られる様子を説明する。なお、このディジタル遅
延装置では、用いられるメモリはＭのアドレス容量を持
つアレ４０組が配置され、１つのアドレスに対して各組
の７レイのｉｌｌのメモリセルが対応している。したが
って、成るアドレスが指定されるとｎ組のアレイから合
計ｎ個のメモリセルが並列にアクセスされる。ここに、
バイト構成のメモリではｎ　−ｆ３となる。

以下の説明では、Ａ、〜ＡＭの各アドレスに新しくスト
アされる入力データを、それぞれ、ＤＩ〜Ｄ、とし、Ａ
、〜ＡＭから読出される出力データを、ぞれぞれ、ＰＤ
、〜ＰＤＭとする。

まず、基本クロックφ８によりアドレスカウンタ２が動
作し、Ｘデコーダ３に対して×アドレスを、Ｙデコーダ
４に対してＹアドレスを、それぞれ出力する。メモリセ
ルアレイ５において、Ｘデコーダ３によって選択された
行に属するセルのうち、Ｙデコーダ４により選択された
転送ゲート６に連結された列に属するｎピットのメモリ
セルのデータが、Ｉ１０゛ライン１７に出力される。た
とえば、アドレスカウンタ２の出力がアドレスＡ。

を指定した場合、ｎ組のアレイのそれぞれのアドレスＡ
、に位置する合計ｎ個のメモリセルの情報、□ＰＤ、が
転送ゲート６を経て並列に読出される。、′読出された
ｎピットのデータＰＤ、は、信号ＳＥパがハイレベルの
期間にセンスアンプ７により増幅され、データラッチ８
の中に取込まれる。信号ＳＥの立ち下がりとともに、デ
ータラッチ８はセンスアンプ７と電気的に切離されるの
で、データラッチ８はその侵信号ＳＥがローレベルの期
間中、読出データＰ　Ｄ　＋を保持する。続出データＰ
ＤＩは出力ラッチ９に伝達され、ｎ個の出力端子１２、
〜１２１１から並列に出力される。こうして第３図に示
されるように、基本クロックφＳの１サイクルごとのア
ドレス信号の変化に対応して、順次データが読出される
。

一方、信号ＳＥが立ち下がった後同じアドレスの指定期
間において、信号ＷＥのハイレベルの期間中には、書込
信号１０が動作し、入力ラッチ１１から送られたｎピッ
トの入力信号をＩ１０ライン１７に伝達し、選択されて
いるメモリセルのデータを書換える。たとえば、アドレ
スＡ、から前のデータＰＤ、が読出されて、データラッ
チ８にストアされた直接、新しいデータＤ、がアドレス
Ａ、のメモリセルに書込まれる。データＤ、は、Ｍサイ
クル後、再びアドレスＡ、が指定されたとき読出される
。このようにして、各アドレスのメモリセルに対して、
Ｍサイクルごとに、ＲＥＡＤ−ＭＯＤ　Ｉ　Ｆ　Ｉ　Ｅ
Ｄ−ＷＲＩ　ＴＥ　（Ｒ−Ｍ−Ｗ）動作が行なわれ、新
しく書込まれたデータは、Ｍサイクル後に出力され、Ｍ
サイクルの遅延が実現できる。

［発明が解決しようとする問題点］ 従来のディジタル遅延装置は、以上説明したように、基
本タロツクφＳの１サイクル中に、読出と書込とを行な
わなければならない。そのため、データラッチまでの読
出アクセス時間や、書込完了時間、信号ＳＥのパルス幅
や、アドレス信号量のタイミングマージン等を考慮に入
れて基本タロツクφ倉のサイクルを決定しなければなら
ず、いきおいそのサイクルは長くなる。したがって、デ
ータ処理の高速化を図ることが困難である。

また、メモリセルアレイのアドレス空間をアクセスする
ためには、アドレスカウンタ、Ｘデコーダ、Ｙデコーダ
等の回路が必要であり、回路面積が大きくなるなど問題
点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、従来と同一のプロセス技術を用いて、従来
の構成に比べて回路構成が簡単で、しかも回路面積が小
さく、高速動作の可能なディジタル遅延装置を得ること
を目的としている。

［問題点を解決するための手段］ この発明にかかるディジタル遅延装置は、マトリクス状
に配置されたメモリセル群のアドレス空間を半分ずつ２
分割し、分割された各アドレス空間におけるメモリセル
は基本クロックパルスφ。

の２倍のサイクルでＲ−Ｍ−Ｗ動作を行ない、かつ２つ
のアドレス空間は行選択手段および列選択手段によって
、交互に、基本タロツクパルスφ。

の１サイクル分だけ位相をずらせてアクセスされるよう
にし、両アドレス空閤からの続出データを基本クロック
パルスφ≦のサイクルで交互に出力する一方、基本クロ
ックパルスφＳのサイクルで入力される入力データを両
アドレス空間に交互に書込むようにしたものである。

［作用］ この発明においては、実質的には各アドレス空間を基本
タロツクパルスφＳの２サイクル分のクロックレートで
動作させながら、見かけ上基本クロックパルスφＳのサ
イクルでデータの入出力動作を完了することができるた
め、各アドレス空間の最小動作サイクルの半サイクル分
のりＯツクレ−１・でディジタル遅延装置を動作させる
ことができ、高速動作可能なディジタル遅延装置とする
ことができる。また、メモリのアドレス指定のために、
リングポインタ等によって構成される行選択手段および
列選択手段によって各アドレス空間が指定され、アクセ
スされるため、アドレスカウンタやデコーダ回路等が不
必要になり、回路構成が簡単で、しかも回゛路面積を小
ざくすることができる。

［発明の実施例］ 以下には、この発明の一実施例について、図面を参照し
て説明をする。

第１図は、この発明の一実施例を示すブロック図である
。第１図を参照して、この発明のディジタル遅延装置は
、ｎピットの入力データをＭサイクル遷延させて出力す
るもので、遅延量に対応したアドレス空間が２つメモリ
セルアレイに分割して備えられている。第１のメモリセ
ルアレイ５５と第２のメモリセル７レイ６５の記憶容量
とは等しく、（Ｍ／２）Ｘｎピットである。入力端子５
０には、基本クロックφＳが入力される。この基本夕０
ツクφＳの１サイクルは、単位遅延時間に等しい。入力
端子６１．〜６１．は、基本クロックφＳのクロックレ
ートで入力されるｎピットの入力データ信号を受ける端
子である。入力データ信号は、入力ラッチ６９を経て書
込回路５４．６４へ伝達される。

タイミングジェネレータ５１は、入力端子５０からの基
本りＯツクφＳを受け、基本クロックφＳに基づいて各
種タイミング信号φ１．φ２．５Ｅｅｖ、　５Ｅｏｄ、
　ＷＥｅｖ、　ＷＥｏｄ、　０Ｅｅｖ、　０Ｅｏｄ。

Ｒ８を発生する。信号φ１．φ２は、基本クロックφＳ
の２倍のサイクルを持ち、相互に基本クロックφ８の１
サイクル分だけ位相がずれている。

この信号φ４．φ２は、それぞれ、行選択リングポイン
タ５２および列選択リングポインタ５３に入力される。

信＠５Ｅｅｖ、５Ｅｏｄは、それぞれセンスアンプ５７
．５８を制御し、ハイレベルの期間にセンスアンプ５７
．５８を動作状態にする。

信号ＷＥｅｖ、ＷＥｏｄは、それぞれ書込回路５４゜６
４を制御し、ハイレベルの期間に書込回路を動作状態に
する。信号ＱＥｅｖ、０ＥＯｄは、それぞれデータラッ
チ５８．６８の出力を制御する。

行選択リングポインタ５２の出力はメモリセルアレイ５
５および６５に与えられ、信号φ１のサイクルでメモリ
セルアレイ５５の行アドレスが選択され、信号φ２のサ
イクルでメモリセルアレイ６５の行アドレスが選択され
る。列選択リングポインタ５３の出力は伝送ゲート５６
および６６に与えられ、信号φＳのサイクルでメモリセ
ルアレイ５５の列アドレスが選択され、信号φ２のサイ
クルでメモリセルアレイ６５の列アドレスが選択される
。

行選択リングポインタ５２および列選択リングポインタ
５３の回路構成の一例を、第４図に示す。

各リングポインタは、ｎ段のシフトレジスタで構成され
ており、内部クロックφ４．φ２のサイクルでシフトレ
ジスタ内のデータがシフトされ、かつ第１段のシフトレ
ジスタの入力端子には、第ｎ段のシフトレジスタのデー
タが入力されるようにされている。リングポインタのリ
セット時には、第１段目のシフトレジスタによってメモ
リセルアレイ５５の１つの行アドレスが選択され、その
とき他のシフトレジスタはリセット信号Ｒ８によってリ
セットされ０−レベルを出力する。

このような各シフトレジスタは、第５図に示すように、
たとえば２ナンド回路７３．７７と、インバータ７４．
７８と、ＮＭＯ８のトランスファゲート７１．７５と、
ＰＭＯ８のトランス７７ゲート７２．７６とで構成され
ている。２ナンド回路とインバータ７３と７４と７７と
７８は、直列に接続され、ＮＭＯＳトランスファゲート
７１は、前段のシフトレジスタの出力を２ナンド回路７
３に伝達し、また、ＮＭＯＳトランスファゲート７５は
、インバータ７４の出力を２ナンド回路７７に伝達する
構成である。ＰＭＯＳトランスファゲート７２は、２ナ
ンド回路７３の入力端子とインバータ７４の出力端子と
を接続し、ＰＭＯＳトランスファゲート７６は、２ナン
ド回路７７の入力端子とインバータ７８の出力端子とを
接続するように設けられている。ざらに、トランスファ
ゲート７１．７２のゲート電極には、それぞれクロック
φ１が入力され、トランスファゲート７５．７６のゲー
ト電極にはクロックφ２が入力され、２ナンド回路７３
．７７の入力端子にはリセット信号Ｒ８が入力される構
成である。

第６図は、第５図のシフトレジスタの動作を説明するた
めのタイムチャートである。

まず、基本りＯツクφＳに基づいて、タイミングジェネ
レータ５１で内部クロックφ３．φ２が発生される。こ
のクロックφ５．φ２は、基本クロックφＳの２倍のサ
イクルを持ち、かつ、クロックφ２はクロックφＳより
基本クロックφＳの１サイクル分だけ位相が遅れている
。さらに、クロックφＳはトランスファゲート７１．７
２のゲート電極に入力され、クロックφＳがハイレベル
のとき、前段のシフトレジスタのデータが２ナンド回路
７３に入力される。通常の動作時においては、信号Ｒ８
はハイレベルとされており、入力データがハイレベルの
とき、インバータ７４の出カフ４にはハイレベルを保持
し、メモリセル７レイ５５の行アドレスおよび列アドレ
スが選択される。

また、クロックφ２はトランスファゲート７５゜７６の
ゲート電極に入力され、クロックφ２がハイレベルのと
き、インバータ７４の出カフ４には２ナンド回路７７に
入力され、インバータ７８の出カフ８にはハイレベルを
保持し、メモリセルアレイ６５の行アドレスおよび列ア
ドレスが選択される。したがって、メモリセルアレイ５
５　＊　６５は、内部クロックφ２．φ２によって交互
に基本クロックφＳの１サイクル分だけ位相がずれてア
クセスされることになる。

再び第１図において、転送ゲート５６は第１のメモリセ
ルアレイ５５からの読出データをＩ１０ライン８０を介
してセンスアンプ５７に伝達し、またＩ１０ライン８０
を介して書込回路５４からのデータをメモリセルアレイ
５５へ伝達する。同様に、転送ゲート６６は、第２のメ
モリセルアレイ６５から続出データをＩ１０ライン８１
を介してセンスアンプ６７に伝達し、また、Ｉ１０ライ
ン８１を介して書込回路６４からのデータをメモリセル
アレイ６５へ伝達する。データラッチ回路５８．６８は
、それぞれセンスアンプ５７．６７の出力データを一時
的に保持する回路である。データラッチ回路５８．６８
の出力は、ともに、出力ラッチ５９に与えられる。出力
端子６１．〜６１ｏはｎビットのＭサイクル遅延出力を
、基本サイクルφ寥のクロックレートで出力する。以上
により、この発明の一実施例のディジタル遅延装置が構
成されている。

第７図は、第１図に示すこの発明の一実施例のディジタ
ル遅延装置の動作を説明するためのタイムチャートであ
る。以下、この第７図を参照しつつ、第１図の実施例の
動作について説明をする。

なお、以下の説明では、入力端子６１．〜６１ｎから入
力ラッチ６９に人力されるｎピットの入力データを、そ
れぞれり、〜Ｄ１１とし、出力ラッチ５９から読出され
るｎピットの出力データを、それぞれＰＤ、〜ＰＤＭと
して説明をする。

まず、基本クロックφ８に基づいて、タイミングジェネ
レータ５１で内部クロックφ４．φ２が発生される。こ
れらクロックφ１．φ２は、第７図に示すようにかつ前
述したように、基本クロックφＳの２倍のサイクルを持
ち、クロックφ２はクロックφＳより基本クロックφ８
の１サイクル分だけ位相が遅れた信号となっている。ク
ロックφ７．φ２は、行選択リングポインタ５２および
列選択リングポインタ５３に与えられる。各リングポイ
ンタは、第４図に示されるように、たとえば０段シフト
レジタで構成ξれており、り０ツクφＳによるシフ１−
レジスタ出カフ４ｋ　（第７図参照）は、第１のメモリ
セルアレイ５５の行アドレスおよび列アドレスを選択し
、また、クロックφ２によるシフトレジスタ出カフ８ｋ
　（第７図参照）は、第２のメモリセルアレイ６５の行
アドレスおよび列アドレスを選択する。したがって、第
２のメモリセルアレイ６５のアドレスサイクルは、第１
のメモリセルアレイ５５のアドレスサイクルより基本ク
ロックφＳの１サイクル分だけ常に遅れて選択されるこ
とになる。

今、Ｍアドレスサイクルで、クロックφＳによって行選
択リングポインタ５２および列選択リングポインタ５３
が第１のメモリセルアレイ５５にお番プる成る特定のア
ドレスに位置するｎ個のメモリセルを選択すると、（Ｍ
−１）サイクル前に既にメモリセルアレイ５５の該アド
レスにストアされているｎピットのデータＰＤＰｌが読
出され、信号５Ｅｅｖがハイレベルの期間にセンスアン
プ５７により増幅され、データラッチ５８に取込まれる
。

信号３　Ｅ　ｅｖの立ち下がりとともにデータラッチ５
８はセンスアンプ５７と電気的に切離されるので、その
後信号５Ｅｅｖがローレベルの期間、データＰＤｒ＋は
データラッチ５８に保持される。信号０Ｅｅｖがハイレ
ベルの期間には、データＰＤＰｌは出力ラッチ５９に伝
達され、ｎ個の出力端子６０．〜６０、から読出しデー
タＰＤＭが出力される。

一方、信号Ｗ　Ｅ　ｅｖがハイレベルの期間においては
書込回路５４が動作し、入力端子６１＋〜６１、から入
力されて入力ラッチにストアされている新しいｎピット
のデータＤＭが、メモリセルアレイ５５の同じアドレス
に書込まれる。このようにしてＭアドレスサイクルにお
ける、Ｒ／Ｍ／Ｗ動作が完了する。

一方、クロックφ２によって、行選択リングポインタ５
２および列選択リングポインタ５３は、Ｍアドレスサイ
クルより基本クロックφＳの１サイクル分だけ遅れて、
第２のメモリセルアレイ６５における成る特定のアドレ
スに位置するｎ個のメモリセルを選択する。すると、（
Ｍ−１）サイクル前に既にストアされているｎピットの
データＰＤ、が転送ゲート６６を経て＝Ｉ１０ライン８
１に読出される。データＰＤ、は信号５Ｅｏｄがハイレ
ベルの期間にセンスアンプ６７により増幅され、データ
ラッチ６８に取込まれる。信号５Ｅｏｄの立ち下がりと
ともにデータラッチ６８はセンスアンプ６７と切離され
るので、その後信号５Ｅｏｄがローレベルの期間、デー
タＰＤ、はデータラッチ６８に保持される。信号Ｑｌ：
ｏｄがハイレベルになると、データＰＤ、は出力ラッチ
５８に伝達され、ｎ個の出力端子６０．〜６０．から出
力される。

一方、信号Ｗ　Ｅ　ｏｄがハイレベルの期間は書込回路
６４が動作し、入力端子６１．〜６１．から入力されて
入力ラッチ６９にストアされている新しいｎピットのデ
ータＤ、が、メモリセルアレイ６５の同じアドレスに書
込まれる。こうしてＭ１アドレスサイクルにおけるＲ−
Ｍ−Ｗ動作が完了する。

この間、Ｍ１アドレスサイクル開始から、基本タロツク
φＳの１サイクル分遅れた時点で、第１のメモリセルア
レイ５５ではＭアドレスサイクルが終了し、Ｍ２アドレ
スサイクルが始まってＰＤ２の読出動作が行なわれる。

こうして、第１図のこの実施例の装置は、Ｍサイクル遅
延を実現するディジタル遅延装置として動作する。

［発明の効果］ 以上のように、この発明によれば、遅延量に対応したア
ドレス空間を２つのメモリセルレイに分割し、各メモリ
セルアレイでは基本クロックパルスφＳのサイクルの２
倍のアドレスサイクル内でＲＥＡＤ−ＭＯＤ　Ｉ　Ｆ　
ＩＥＤ−ＷＲＩＴＥ動作を行なわせ、かつ行アレイ間で
基本クロックパルスφＳの１サイクル分だけアドレスサ
イクルの位相をずらせるように構成し、各アレイからの
読出データを基本タロツクパルスφＳのクロックレート
で交互に出力する一方、基本クロックパルスφ。

のクロックレートで入力される入力データを行ア・レイ
に交互にストアするように構成したので、実質的には各
アレイを基本クロックパルスφ客の２サイクル分のクロ
ックレートで動作させながら、見かけ上基本クロックパ
ルスφＳのクロックレートでデータの入出力動作を完了
することができるために、メモリアレイの最小動作サイ
クルの半サイクル分のクロックレートでディジダル遅延
装置を動作させることかでき、従来のディジタル遅延装
置に比べて２倍の高速性能を得ることができる。

また、この発明によれば、第１のメモリセルアレイおよ
び８Ｆ５２のメモリセルアレイを交互にアクセスするた
めに、基本クロックφＳの２倍のサイクルを持つ内部ク
ロックφＳと、基本クロックφＳの２倍のサイクルを持
ち、かつ内部クロックφＳより基本クロックφ１の１サ
イクル分だけ位相が遅れた内部クロックφ２庖発生させ
、これら内部クロックφ７．φ２で動作する行選択手段
および列選択手段を設けているため、全体として回路構
成が簡単になり、しかも回路面１を小さくすることがで
きるなどの効果を有する。

【図面の簡単な説明】

第１図は、この発明の一実品例を示１概略ブロック図で
ある。 第２図は、従来のディジタル遅延装置の一例を示す概略
ブロック図である。 第３図は、第２図に示す従来のディジタル遅延装置の動
作を説明するためのタイムチャートである。 第４図は、第１図に示す行選択リングポインタおよび列
選択リングポインタの回路構成の一例を示す図である。 第５図は、第４図に示す各リングポインタを構成するシ
フトレジスタめ構成の一例を示す図である。 第６図は、第５図に示すシフトレジスタの動作を説明す
るためのタイムチャートである。 第７図は、第１図に示すこの発明の一実施例の動作を説
明するためのタイムチレートである。 図において、５１はタイミングジェネレータ、５２は行
選択リングポインタ、５３は列選択リングポインタ、５
４．６４は書込回路、５５．６５はメモリセル・アレイ
、５６．６６は転送ゲート、５７．６７はセンスアンプ
、５８．６８はデータラッチ、５９は出力ラッチ、６９
は入力ラッチ、φＳは基本クロック、φ３．φ２は内部
クロックを示す。 第４　図 １〜ｎ：〆七１１宅ルアしイ９り、Ｃりの了ド゛レス第
７図 手続補正書（自発） 昭和　６％１籟２８ｓ ２、発明の名称 デイジメμ遅延装置 ３、補正をする者 事件との関係　特許出願人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）　特許請求の範囲を別紙のとおり。 （２）　明細書第４頁第１３行〜第１４行の「基本り０
ツクφ１」を「Ｗ本りロックφＳ」に訂正する。 （３）　明細−第５頁第２０行の「入力データ信号」を
「出力データ信号」に訂正する。 （４）　明細書第９頁第１４行の「−込信号１０」を「
書込回路１０」に訂正する。 （５）　明細書第１４頁第１６行の「伝送ゲート５６」
を「転送ゲート５６」に訂正する。 （６）　明細書第１５頁第１７行〜第１９行の［２ナン
ド・・・接続され、」を「２ナンド回路７３とインバー
タ７４、また、２ナンド回路７７とインバータ７８は、
それぞれ、直列に接続され、」に訂正する。 （７）　明細書第１６頁第１２行〜第１３行の［リセッ
ト信号Ｒ８Ｊを「リセット信号Ｒ８Ｊに訂正する。 （８）　明細■第２１貞第９行のｒＲ／Ｍ／ＷＪをｒＲ
−Ｍ−ＷＪに訂正する。 〈９）　明細書第２３頁第４行の「メモリセルレイ」を
「メモリセルアレイ」に訂正する。 （１０）　明細書第２３頁第８行および同頁第１３行〜
第１４行の「行アレイ」を「両アレイ」に訂正する。 （１１）　明細書第２４頁第８行の「基本クロックφＳ
」を「基本タロツクφＳ」に訂正する。 以上 ２、特許請求の範囲 （１）　基本りＯツクパルスφＳに同期して動作が制御
され、かつ入力信号を所定時間幅遅延させて出力するデ
ィジタル遅延装置であって、前記基本クロックパルスφ
Ｓに同期した入力信号が与えられる入力端子と、 前記基本クロックパルスφＳに基づいて、該基本りＯツ
クパルスφＳの２倍のサイクルを持ち、相互に基本クロ
ックパルスφＳの１サイクル分だけ位相のずれたタイミ
ング信号φＳとタイミング信号φ２とを発生するタイミ
ング信号発生手段と、前記タイミング信号φＳおよびφ
２により制御され、第１の行選択信号と、その信号より
基本りＯツクパルスφＳの１サイクル分だけ位相の遅れ
た第２の行選択信号とを出力する行選択手段と、前記タ
イミング信号φＳおよびφ２により制御され、第１の列
選択信号と、その信号より基本クロックパルスφＳの１
サイクル分だけ位相の遅れた第２の列選択信号とを出力
する列選択手段と、前記第１の行選択信号および前記第
１の列選択信号によってアドレス指定される第１の記憶
手段と、 前記第２の行選択信号および前記第２の列選択信号によ
ってアドレス指定される第２の記憶手段と、 前記第１の記憶手段から読出されたデータを一時的に記
憶保持する第１のラッチ手段と、前記第１のラッチ手段
によって前記第１の記憶手段のデータが記憶保持された
後に、そのときデータが読出されたアドレスに、前記入
力端子から入力される入力信号を書込む第１の゛データ
書込手段と、 前記第２の記憶手段から読出されたデータを一時的に記
憶保持する第２のラッチ手段と、前記第２のラッチ手段
によって前記第２の記憶手段のデータが記憶保持された
後に、そのときデータが読出されたアドレスに、前記入
力端子から入力される入力信号を書込む第２のデータ書
込手段と； 前記第１のラッチ手段および前記第２のラッチ手段に記
憶保持されているデータを、前記基本クロックパルスφ
Ｓのクロックレートで交互に出力させる出力手段とを備
える、ディジタル遅延装置。 （２）　前゛紀行選択手段は、０段のリング状シフトレ
ジスタで構成されたポインタ手段であり、前記タイミン
グ信号φＳおよびφ２のサイクルで前記シフトレジスタ
内のデータがシフトされる構成である、特許請求の範囲
第１項記載のディジタル遅延装置。 （３）　前記列選択手段は、ｎ′段のリング状シフトレ
ジスタで構成されたポインタ手段であり、前記タイミン
グ信号φ１およびφ２のサイクルで前記シフトレジスタ
内のデータがシフトされる構成である、特許請求の範囲
第１項記載のディジタル遅延装置。

Claims (3)

【特許請求の範囲】
1. （１）基本クロックパルスφ＿Ｓに周期して動作が制御
   され、かつ入力信号を所定時間幅遅延させて出力するデ
   ィジタル遅延装置であって、前記基本クロックパルスφ
   ＿Ｓに同期した入力信号が与えられる入力端子と、 前記基本クロックパルスφ＿Ｓに基づいて、該基本クロ
   ックパルスφ＿Ｓの２倍のサイクルを持ち、相互に基本
   クロックパルスφ＿Ｓの１サイクル分だけ位相のずれた
   タイミング信号φ＿１とタイミング信号φ＿２とを発生
   するタイミング信号発生手段と、前記タイミング信号φ
   ＿１およびφ＿２により制御され、第１の行選択信号と
   、その信号より基本クロックパルスφ＿Ｓの１サイクル
   分だけ位相の遅れた第２の行選択信号とを出力する行選
   択手段と、前記タイミング信号φ＿１およびφ＿２によ
   り制御され、第１の列選択信号と、その信号より基本ク
   ロックパルスφ＿Ｓの１サイクル分だけ位相の遅れた第
   ２の列選択信号とを出力する列選択手段と、前記第１の
   行選択信号および前記第１の列選択信号によってアドレ
   ス指定される第１の記憶手段と、 前記第２の行選択信号および前記第２の列選択信号によ
   ってアドレス指定される第２の記憶手段と、 前記第１の記憶手段から読出されたデータを一時的に記
   憶保持する第１のラッチ手段と、 前記第１のラッチ手段によって前記第１の記憶手段のデ
   ータが記憶保持された後に、そのときデータが読出され
   たアドレスに、前記入力端子から入力される入力信号を
   書込む第１のデータ書込手段と、 前記第２の記憶手段から読出されたデータを一時的に記
   憶保持する第２のラッチ手段と、 前記第２のラッチ手段によって前記第２の記憶手段のデ
   ータが記憶保持された後に、そのときデータが読出され
   たアドレスに、前記入力端子から入力される入力信号を
   書込む第２のデータ書込手段と、 前記第１のラッチ手段および前記第２のラッチ手段に記
   憶保持されているデータを、前記基本クロックパルスφ
   ＿Ｓのクロックレートで交互に出力させる出力手段とを
   備える、ディジタル遅延装置。
2. （２）前記行選択手段は、ｎ段のリング状シフトレジス
   タで構成されたポインタ手段であり、前記タイミング信
   号φ＿１およびφ＿１のサイクルで前記シフトレジスタ
   内のデータがシフトされる構成である、特許請求の範囲
   第１項記載のディジタル遅延装置。
3. （３）前記列選択手段は、ｎ′段のリング状シフトレジ
   スタで構成されたポインタ手段であり、前記タイミング
   信号φ＿１およびφ＿２のサイクルで前記シフトレジス
   タ内のデータがシフトされる構成である、特許請求の範
   囲第１項記載のディジタル遅延装置。