JPS61144113A - デイジタル遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［ａ集土の利用分野］ この発明は、ディジタル遅延装置に関し、特にたとえば
ディジタルテレビ受像機の映像信号処理等に用いられる
ディジタル遅延装置に関する。

［従来技術］ 従来、大容量のディジタル遅延手段として、マトリクス
状に配置されたメモリセルに順次読出し。

国込みを行なって、所望の遅延を得るようにしたいわゆ
るディジタル遅延装置がある。第２図は従来のディジタ
ル遅延装置の一例を示すブロック図である。図において
、入力端子１には、基本クロックφｓが入力される。こ
のディジタル遅延装置における単位遅延（最小遅延幅）
は基本クロックφｓの１サイクルに等しい。入力端子１
から入力された基本りＯツクφ８はアドレスカウンタ２
に与えられる。このアドレスカウンタ２は基本クロック
φｓの立上がりエツジでインクリメントされ、Ｘデコー
ダ３へＸアドレスを、Ｙデコーダ４へＹアドレスを出力
する。入力端子１３．〜１３．は基本クロックφｓに同
期して入力される入力データ信号を受ける端子であり、
ここではｎピット入力を受ける構成で説明する。入力デ
ータ信号のＭＳＢ（最上位ピット）は端子１３．へ、Ｌ
ＳＢ（最下位ピット）は端子１３１１へ与えられるもの
とする。入力データ信号は、入力ラッチ１１を経て信号
ＷＥにより制御される書込回路へ与えられる。メモリセ
ルアレイ５は、マトリクス状に配置されたメモリセル群
であり、その記憶容量はＭ×ｎビットである。転送ゲー
ト６はメモリセルアレイ５からの続出データをセンスア
ンプ７に伝達し、また書込回路１０からのデータをメモ
リセルアレイ５へ伝達する。センスアンプ７は信＠ＳＥ
により制御され、読出データを増幅する。データラップ
８は、センスアンプ７の出力を一時的にストアする。信
号ＳＥがローレベルの期間、データラップ８はセンスア
ンプ７と電気的に切り離される構成となっている。出力
ラッチ９はデータラッチ８からの遅延出力を基本クロッ
クφ＄のサイクルで出力し、出力端子１２．〜１２．に
与える。出力データ信号のＭＳＢは端子１２．から、Ｌ
ＳＢは端子１２．ｌから出ツノされる。

また、入力端子１から入力される基本クロックφ客はタ
イミングジェネレータ１４に与えられる。

このタイミングジェネレータ１４は基本クロックφｓを
分周して信号ＳＥと信号ＷＥを第３図に示されるタイミ
ングシーケンスで発生する。信号ＳＥはハイレベルの期
間にセンスアンプ７を動作状態に、信号ＷＥはハイレベ
ルの期間に書込回路８を動作状態にする。なお、アドレ
スカウンタ２は、リセット回路（図示せず）により、Ｍ
サイクルごとにリセットされる。以上により従来のディ
ジタル遅延装置は構成される。

ＰＡＬ方式のテレビ受像機において、アナログビデオ信
号を周波数４ｒｓｃ　　（ｆｔｃ　：色副搬送波の周波
数）でサンプリングしディジタルビデオ信号を発生し、
ディジタル処理を行なう場合を考えて１走査線分の遅延
（ＩＨ遅延）を達成する１ラインメモリを第２図の構成
で実現しようとすると、Ｍ−１１３５，ｎ−８となる。

また、ＸアドレスはＸｏ”−Ｘｔ、ＹアドレスはＹｏ　
−’−Ｙ２１基本クロックφｓの１サイクルは５６ｎｓ
となる。

次に、第２図に示される従来構成例の動作を第３図のタ
イミングチャ、−トを用いて説明する。この例では、Ａ
＋〜ＡＭのアドレス空間を有し、ｎピットのデータを並
列に処理するＭｘｎビットメモリを用いてＭサイクルの
遅延が得られる様子を説明する。なお、このディジタル
遅延装置でも用いられるメモリはＭのアドレス容量を持
つアレイがｎ組配置され、１つのアドレスに対して各組
のアレイに１個のメモリセルが対応している。したがっ
て、成るアドレスが指定されるとｎ組のアレイから合計
ｎ１ｌｉのメモリセルが並列にアクセスされる。いわゆ
るバイト構成のメモリではｎ　−８となる。なお、以下
の説明では、Ａ、〜ＡＭの各アドレスに新しくストアさ
れる入力データを、それぞれ、Ｄ、〜ＤＭとし、Ａ、〜
Ａｈから読出される出力データを、それぞれ、ＰＤ＋〜
ＰＤＮとする。

まず、基本クロックφｓによりアドレスカウンタ２が動
作し、Ｘデコーダ３に対してＸアドレスを、Ｙデコーダ
４に対してＹアドレスを出力する。

Ｘデコーダ３によってメモリセルアレイ５におけるｎ組
のアレイのアドレスの行が選択され、その行に属するメ
モリセルの情報が転送ゲート６に与えられる。転送ゲー
ト６では、メモリセルアレイ５から読出された０行のメ
モリセルのうち、Ｙデコーダ４により列が選択され、そ
の選択された列に属する合計ｎピットのメモリセルのデ
ータがＩ１０ライン１７に出力される。たとえば、アド
レスカウンタ２の出力がアドレスＡ、を指定した場合、
ｎ組のアレイのそれぞれのアドレスＡ、に位置する合計
ｎ個のメモリセルの情報ＰＤ、が転送グー！・６を軽で
並列に読出される。読出されたｎピットのデ・−タＰＤ
、は、信号ＳＥがハイレベルの期間にセンスアンプ７に
より増幅され、データラッチ８の中に取り込まれる。信
号ＳＥの立下がりとともに、データラッチ８はセンスア
ンプ７と電気的切り離されるので、データラッチ８はそ
の模信号ＳＥが０−レベルの期ｒＩ！ｊ読出データＰＤ
。

を保持する。読出データＰ　Ｄ　＋は出力ラッチ９に伝
達され、ｎ個の出力端子１２．〜１２．から並列に出力
される。こうして第３図に示されるように、基本タロツ
クφりの１サイクルごとのアドレス信号の変化に対応し
て、順次データが読出される。

一方、信号ＳＥが立下がった徴同じアドレスの指定期間
において、信号ＷＥのハイレベルのＷ４問中に、書込回
路１０が動作し、入力ラッチ１１から送られたｎピット
の入力信号をＩ１０ライン１７に伝達し、選択されて−
るメモリセルのデータを書換える。たとえば、アドレス
Ａ１から前のデータＰ　Ｄ　＋が続出されて、データラ
ッチ８にストアされた１Ｌ新しいデータＤ、がアドレス
Ａ、のメモリセルに書込まれる。データＤ、は、Ｍサイ
クル後、再びアドレスＡ、が指定されたとき、読出され
る。このようにして、各アドレスのメモリセルに対して
、Ｍサイクルごとに、ＲＥＡＤ−ＭＯｏｌＦＩＥＤ−Ｗ
ＲＩＴＥ動作が行なわれ、新しく書込まれたデータは、
Ｍサイクル後に出力され、Ｍサイク、ルの遅延が実現で
きる。

［発明が解決しようとする問題点］ 従来のディジタル遅延＠雪は、以上説明したように基本
タロツクφｓの１サイクル中に読出しと書込みを行なわ
なければならない。そのため、データラッチまでの読出
アクセス時間や、書込完了時間（信号ＷＥのパルス幅）
や、信号ＳＥのパルス幅や、アドレス信号間のタイミン
グマージン等を考慮に入れて基本クロックφｓのサイク
ルを決定しなければならず、高速化を図ることが困難に
なるなどの問題点があった。たとえば、ＰＡＬ方式のテ
レビジョン受像機に用いられるディジタル遅延装置には
、５５ｎｓのサイクルタイムが要求されるが、従来のプ
ロセス技術で、上記従来構成を採用した場合には、５６
ｎｓの間にＲＥＡＤ−ＭＯＤＩＦＩＥＤ−ＷＲＩＴＥを
行なわなければならず、十分なタイミングマージンをも
って動作させることは困難であった。

この発明は上記のような問題点を解消するためになされ
たもので、従来と同一のプロセス技術を用いて、従来の
構成に比べて高速なディジタル遅延装置を得ることを目
的とする。

［問題点を解決するための手段］ この発明に係るディジタル遅延装置は、マトリクス状に
配置されたメモリセル群のアドレス空間を半分に分割し
、分割された各７ドレス空間におけるメモリセルは基本
クロックパルスφｓの２倍のサイクルでＲＥＡＤ−ＭＯ
ＯＩ　Ｆ　Ｉ　ＥＤ−ＷＲＩＴＥを完了し、かつ２つの
アドレス空間は交互に基本クロックパルスφｓの１サイ
クル分だけ位相をずらせてアクセスされるようにし、両
アドレス空間からの読出データを基本タロツクサイクル
で交互に出力する一方、基本クロックサイクルで入力さ
れる入力データを両アドレス空間に交互に書込むように
したものである。

［作用］ この発明においては、実質的には各アドレス空間を基本
クロックパルスの２サイクル分のクロックレートで動作
させながら、見かけ上基本り０ツクサイクルでデータの
入出力動作を完了することができるために、各アドレス
空間の最小動作サイクルの半サイクル分のクロックレー
トでディジタル遅延装置を動作させられ、高速性能を得
ることができる。

［発明の実施例］ 第１図はこの発明の一実施例を承りブロック図である。

図において、この実施例のディジタル遅延１４１はｎピ
ットの入力データをＭサイクル遅延させて出力するもの
で、遅延量に対応したアドレス空間を２つのメモリセル
アレイに分割している。

第１のメモリセルアレイ５５は偶数アドレス平面を形成
し、第２のメモリセルアレイ６５は奇数アドレス平面を
形成し、各メモリセルアレイの記憶容量は等しく（Ｍ／
２）ｘｎピットである。入り端子５１には基本クロック
φｓが入力される。この基本クロックφｓの１サイクル
は、単位遅延に等しい。入力端子６２．〜６２．は基本
クロックφｓのクロックレートで入力されるｎビットの
入力データ信号を受ける端子である。この入力データ信
号は入力ラッチ６１を経て書込回路６０．７０へ伝達さ
れる。タイミングジェネレータ６４は入力端子５１から
の基本クロックφｓを受け、この基本りＯツクφｓに基
づいて各種タイミング信号φＬＩ　５Ｅｔｖ、５ＥＯＤ
、ＷＥＥＶ、ＷＥ６ｏ＊ＯＥｇｖ＋０Ｅｏｏを第４図に
示されるタイミングシーケンスで発生する。信号φｓは
基本クロックφｓを分局したもので、基本タロツクφ。

の２倍のサイクルを持ちアドレスカウンタ５２とディレ
ィラッチ回路７１．７２に入力される。信号ＳＥｃ　ｖ
　、ＳＥｏ　ｏは、それぞれ、センスアンプ５７．６７
をコントロールし、ハイレベルの期間にセンスアンプ５
７．６７を動作状態にする。

信号ＷＥＥ　ｖ　、ＷＥｏ　ｏは、それぞれ、書込回路
６０．７０をフントロールし、ハイレベルの期間に書込
回路６０．７０を動作状態にする。信号゛０ＥＥｖ、０
Ｅｏｏは、それぞれ、データラッチ５８．６８の出力を
コントロールする。アドレスカウンタ５２は信号φｓの
サイクル＜ｍ本りロックφｓの２倍のサイクル）でＸデ
コーダ５３に偶数番地のＸアドレスを、Ｙデコーダ５４
に偶数番地のＹアドレスを供給する。Ｘデコーダ５３の
出力は第１のメモリセルアレイ５５とディレィラッチ回
路７２に与えられる。Ｙデコーダ５４の出力は転送ゲー
ト５６とディレィラッチ回路７１に与えられる。ディレ
ィラッチ回路７２の出力は、第２のメモリセルアレイ６
５に与えられる。ディレィラッチ回路７１の出力は転送
ゲート６６に与えられる。ディレィラッチ回路７１．７
２は内部り０ツクφｓにより動作がコントロールされる
並列の複数のラッチから構成されている。このラッチの
回路構成の一例が第４図に示される。この第４図のラッ
チ回路はよく知られた０ＭＯ８のスタティックラッチ回
路であり、インバータ７５．７６と、ＮＭＯ８のトラス
ファゲート７３と、８ＭＯ８のトランスファゲート７４
とで構成される。インバータ７５．７６は直列に接続さ
れ、ＮＭＯ８のトランス７７ゲート７３はＸデコーダ５
３の出力をインバータ７５に伝達し、８ＭＯ８のトラン
スファゲート７４はインバータ７５の入力端子とインバ
ータ７６の出力端子を橋架するように設けられる。また
、インバータ７６の出力端子は第２のメモリセルアレイ
６５に与えられる。さらに、トランスファゲート７３．
７４のゲート電極には、り０ツクφ１が入力されるもの
とする。ディレィラッチ回路７１．７２は、第４図に示
されるスタティックラッチを複数組並列に配置した構成
になっている。

再び第１図において、転送ゲート５６は、第１のメモリ
セルアレイ５５からの続出データをＩ１０ライン８０を
介してセンスアンプ５７に伝達し、またＩ１０ライン８
０を介して■込回路６０からのデータを第１のメモリセ
ルアレイ５５へ伝達する。同様に、転送ゲート６６は第
２のメモリセルアレイ６５からの読出データを１／′Ｏ
ライン８１を介してセンスアンプ６７に伝達し、またＩ
／′０ライン８］を介して１込回路７０からのデータを
第２のメモリセルアレイ６５へ伝達する。データラッチ
回ｆｆ１５８．６８は、それぞれ、センスアンプ５７．
６７の出力データを一時的に保持する回路である。デー
タラッチ回路５８．６８の出力はともに出力ラッチ５９
に与えられる。また、信号５ＥＥＶがローレベルの期間
中データラッチ５８はセンスアンプ５７と電気的に切り
離され、信号５Ｅｏｏかローレベルの期間中データラッ
チ６８はセンスアンプ６７と電気的に切り離される構成
となっている。さらに、信号ＯＥＥ　ｖがハイレベルの
期間中データラッチ５８のデータは出力ラッチ５９に伝
達され、信＠０Ｅｏｏがハイレベルの期間中データラッ
チ６８のデータが出力ラッチ５９に伝達される構成とな
っている。出力端子６２、〜６２．はｎピットのＭサイ
クル遅延出力を基本クロックφｓのクロックレートで出
力する。なお、アドレスカウンタ５２は、リセット回路
（図示せず）を有しており、Ｍサイクルごとにリセット
される。以上により、この発明の一実施例のディジタル
遅延装置が構成される。

第５図は第１図に示すこの発明の一実施例のディジタル
遅延装置の動作を説明するためのタイムチャートである
。以下、この第４図を参照して上記実施例の動作を説明
する。なお、以下の説明では、入力端子６３．〜６３ｎ
から入力ラッチ６１に入力されＡ、〜Ａｎの各アドレス
に新しくストアされるｎビットの入力データを、それぞ
れ、Ｄ、〜ＤＰｌとし、アドレスＡ、〜Ａ１から読出さ
れる出力データを、それぞれ、ＰＤ、〜ＰＤＭとする。

まず、基本クロックφｓを分周してタイミングジェネレ
ータ６４から内部りＯツクφｓが発生される。この内部
クロックφｓの立下がりエツジによりアドレスカウンタ
５２がインクリメントされ、アドレスカウンタ５２は基
本りＯツクφｓの２倍のサイクルを持つ偶数アドレス信
号Ａｄ　　（第４図参照）を発生し、Ｘデコーダ５３に
偶数番地のＸアドレスを、Ｙデコーダ５４に偶数番地の
Ｙアトレイを供給プる。こうして偶数アドレスサイクル
では、Ｘデコーダ５３とＹデコーダ５４によりＪＩ４ｔ
！ｌアドレス平面を形成する第１のメモリセルアレ、Ｃ
５５中の特定のアドレスのメモリセルが選択される。

ディレィラッチ回路７２を構成するラッチは第４図に示
される構成となっており、クロックφ１の立上がりエツ
ジでＸデコーダ５３の出力を取り゛込むので、ディレィ
ラッチ回路７２はＸデコーダ５３の出力を基本クロック
φｓの１サイクル分だけ遅延ざ亡て第２のメモリセルア
レイ６５へ伝達することになる。なお、ｉ１’！４図の
ラッチは周知の回路であり、その動作は容易に理解され
るであろうからその詳しい説明は省絡する。同様に、デ
ィレィラッチ回路７１はＹデ」−ダ５４の出力を基本ク
ロックφｓの１サイクル分だけ遅延させて転送ゲート６
６へｉ云ｊ星する。したがって、ディレィラッチ回路７
１．７２の出力により、ｔ＆数アドレス平面を形成する
第２のメモリセルアレイ６５中の特定のアドレスのメモ
リセルが選択されるが、奇数アドレスサイクルは、偶数
アドレスサイクルより基本クロックφｓの１サイクル分
だけ常に遅れることになる。

今、アドレスカウンタ５２によりアドレスＡ２が指定ξ
れたとすると、Ｘデコーダ５３とＹデコーダ５４により
、第１のメモリセルアレイ５５におけるアドレスＡ２に
位置するｎ個のメモリセルが選択され、既に（Ｍ−１）
サイクル前にストアされているｎビットのデータＰＯ□
は信号５ＥＥＶがハイレベルの期間にセンスアンプ５７
により増幅され、データラッチ５８に取り込まれる。信
号５Ｅｔｖの立下がりとともにデータラッチ５８はセン
スアンプ５７と電気的に切り離されるので、その後信号
５ＥＥＶがローレベルの期間、データＰＤ２はデータラ
ッチ５８に保持される。信号０ＥＥＶがハイレベルの期
間にデータＰ　Ｄ　２は出力ラッチ５９に伝達され、ｎ
個の出力端子６２．〜６２ｏから読出データＰ　Ｄ　２
が出力される。一方、信号ＷＥ！Ｖがハイレベルの期間
において、書込回路６０が動作し入力端子６３．〜６３
１．がら入力され入力ラッチ６１にストアされている新
しいｎピットのデータＤ２が同じアドレスＡ２のメモリ
セルに書込まれる。こうして、Ａ２アドレスサイクルに
おいてＲＥＡＤ−ＭＯＤ　Ｉ　Ｆ　Ｉ　ＥＤ−ＷＲＩＴ
Ｅ動作が完了する。

一方、ディレィラッチ回路７１．７２の働きによって、
Ａｚアドレスサイクルにより基本タロツクφｓの１サイ
クル分だけ遅れてＡ、アドレスサイクルが開始され、第
２のメモリセルアレイ６５におけるアドレスＡ、に位置
するｎ個のセルが選択され、既に（Ｍ−１）サイクル前
にストアされているｎピットのデータＰＤ、が転送ゲー
ト６６を経てＩ１０ライン８１に読出される。データＰ
Ｄ、は信号５Ｅｏｏがハイレベルの期間にセンスアンプ
６７により増幅されデータラッチ６８に取り込まれる。

信号５Ｅｏｏの立下がりとともにデータラッチ６８はセ
ンスアンプ６７と電気的に切り離されるので、その後信
号５Ｅｏｏがローレベルの期間、データＰＤ、はデータ
ラッチ６８に保持される。信号０Ｅｏｏがハイレベルに
なると、データＰＤ、は出力ラッチ５９に伝達され、ｎ
個の出力端子６２．〜６２ｏから出力される。一方、信
＠ＷＥｏｏがハイレベルの期Ｂｉ１込回路７０が動作し
、入力端子６３．〜６３．から入力され、入力ラッチ６
１にストアされている新しいｎピットのデータＤ、が同
じアドレスＡ、に占込まれる。

こうして、Δ、アドレスサイクルにおいてＲＥＡＤ−Ｍ
ＯＤＩＦＩＥＤ−ＷＲＩＴＥ動作が完了する。この間、
Ａ、アドレスサイクル開始から基本クロックφｓの１サ
イクル分遅れた時点で第１のメモリセルアレイ５５では
Ａ２アドレスサイクルが終了し、Ａ４アドレスサイクル
が始まり、ＰＤ、の読出動作が行なわれる。

以上により、基本クロックφｓのサイクルで入力される
ｎピットの入力データは、１１のメモリセルアレイ５５
と第２のメモリセルアレイ６５に交互に書込まれ、同時
に出力端子からのは第１のメモリセルアレイ５５および
第２のメモリセルアレイ６５からの読出データが入力さ
れた時点から基本クロックφｓのＭサイクル分だけ遅れ
て基本タロツクφｓのクロックレートで交互に出力され
る。こうして、第１図の装置はＭサイクル遅延を実現す
るディジタル遅延装置として動作する。

なお、上述の実施例では、アドレスカウンタ５２で偶数
アドレス信号を発生し、この偶数アドレス信号をディレ
ィラッチ回路７１および７２で遅延させて奇数アドレス
信号を得るようにしているが、これとは逆に奇数アドレ
ス信号を発生しこの奇数アドレス信号を基本りＯツクφ
客の１サイクル分だけ遅延させることによって偶数アド
レス信号を得るようにしてもよい。

また、上記実施例では、データラッチ５８および６８の
出力コントロールに信号０ＥＥＶ、０Ｅ００を用いたが
、りＯツクφｓおよびその反転信号φｓを代用してもよ
い。また、信号ＷＥεＶ。

ＷＥｏｏを、それぞれ、信号ＳＥｏ　ｏ　、　ＳＥＥ　
ｖで代用することもできる。さらに、上記実施例では、
偶数アドレスサイクルの前半期間（基本クロックφｓの
１サイクル分）に信号５ＥＥｖをアクティブにし、後半
期１１１（基本クロックφｓの１サイクル分）に信号Ｗ
ＥＥＶをアクティブにしたが、信号５ＥＥＶ、ＷＥεＶ
ともに偶数アドレスサイクルの後半Ｗ４１Ｉｌにアクテ
ィブにしてもよい。要するに、偶数アドレスサイクル中
にＲＥＡｔ）−ＭＯＤＩＦＩＥＤ−ＷＲＩＴＥ動作が完
了すればよい。

このことは奇数アドレスサイクルにおける信号ＳＥｏ　
ｏ　、ＷＥｏ　ｏについても同様である。

また、上記実施例では、同じ記憶容量のアドレス空間を
有する２つのメモリセルアレイをアクセ・スするために
、基本クロックφｓの偶数倍のデータ遅延を得ることが
できたが、奇数倍のデータ遅延を得るためには出力ラッ
チ５９の直前あるいは直後に１段の遅延回路（レジスタ
）を設けるなどすればよい。

ざらに、この発明によるディジタル遅延装置はスタティ
ックメモリ回路を用いて実現してもよいし、ダイナミッ
クメモリ回路を用いて実現してもよい。

［発明の効果］ 以上のように、この発明によれば、遅延量に対応したア
ドレス空間を２つのメモリセルアレイに分割し、各メモ
リセルアレイでは基本クロックパルスφｓのサイクルの
２倍のアドレスサイクル内でＲＥＡＤ−ＭＯＤ　Ｉ　Ｆ
　Ｉ　ＥＤ−ＷＲＩＴＥ動作を行なわしめ、かつ両アレ
イ間で基本クロックパルスφｓの１サイクル分だけアド
レスサイクルの位相をずらせるように構成し、両アレイ
からの読出データを基本クロックパルスφｓのクロック
レートで交互に出力する一方、基本クロックパルスφｓ
のクロックレートで入力される入力データを両アレイに
交互にストアするように構成したので、実質的には各ア
レイを基本クロックパルスφｓの２サイクル分のクロッ
クレートで動作させながら、見かけ上基本クロックパル
スφｓのりＯツクレートでデータの入出力動作を完了す
ることができるためにメモリアレイの最小動作サイクル
の半サイクル分のクロックレートでディジタル遅延装置
を動作させることができ、従来のディジタル遅延装置に
比べて２倍の高速性能を得ることができる。

また、この発明によれば、第１および第２のメモリセル
アレイのいずれか一方のメモリセルアレイをアクセスす
るためのアドレス信号を発生し、このアドレス信号を基
本タロツクφｓの１サイクル分遅延させることによって
いずれか他方のメモリセルアレイをアクセスするための
アドレス信号を轡るようにしているので、２つのアドレ
ス信号を得るために１個のアドレス信Ｊ！発生手段を設
けるだけでよく、回路構成を簡単にすることができる。

【図面の簡単な説明】

ｗｉ図はこの発明の一実施例を示す概略ブロック図であ
る。第２図は従来のディジタル遅延装置の一例を示す概
略ブロック図である。第３図は第２図に示す従来のディ
ジタル遅延装置の動作を説明プるためのタイムチャート
である。第４図は第１図に示すディレィラッチ回路７１
．７２の回路構成の一例を示す図である。第５図はこの
発明の一実施例の動作を説明プるためのタイムチャート
である。 図において、５２はアドレスカウンタ、５３はＸデコー
ダ、５４はＹデコーダ、５５および６５はメモリセルア
レイ、５６および６６は転送ゲート、５８および６８は
データラッチ、５９は出力ラッチ、６０および７０は書
込回路、６１は入力ラッチ、６２．〜６２．は出力端子
、６３．〜６３、は入力端子、６４はタイミングジェネ
レータ、７１および７２はディレィラッチ回路を示す。 代　　理　　人　　　　　大　　岩　　増　　雄さよさ
　　　　　　か　　　さ１　　　　　　さｒ−−−−−
−−−−−−−−−−−−１手続補正書（自発） １．事件の表示　　　特願昭５９−２６７９５４号２、
発明の名称 ディＶり〃遅延装置 ３、補正をする者 ５．７ｉ正の対象 明ＩＩ書の発明の詳細な欄 ６、補正の内容 （１）　明細書第５頁第１５行の「分周して」を「受け
て」に訂正する。 （２）　明細Ｗｉ第７頁第１２行〜第１８行を下記の文
章に訂正する。 記 メモリレルアレイ５においてＸデコーダ３によって選択
された行に属するセルのうち、Ｙデコーダ４により選択
された転送ゲート６に４結された列に属する計ｎヒ・１
１・のメモリセルのデータが１（３）　明ｌ１ｌＩｉｌ
ｌ第１２員第６行の［６２，・〜６２、Ｊを「６３．〜
６３ｏ」に訂正する。 （４）　明細書第１２頁第１４行の「第４図」を１゛第
５因」に訂正する。 （５）　明細書第１４頁第１０行〜第１１行の「また、
インバータ・・・与えられる。」を削除する。 （６）　明細書第１６頁第８行の「第４図」を「第５図
」に訂正する。 「第５図」に訂正する。 （７）　明細書第１６頁第２０行の「アドレス信＠Ａｄ
　Ｊを「アドレス信号Ａｄｌｖｊに訂正する。 （８）　明細書第１２頁第１４の「４図」を１°５図」
に訂正する。 （９）　明細書第１７頁第３行の１アトレイを供給する
。」を［アドレスを供給する。」に訂正する。 （１０）　明細書第１９頁第９行の「アドレスサイクル
により」を１アトしｌスサイクルよりＪに訂正する。 （１１）　明細書第２０頁第１９行の「出力端子からの
は」を「出力端子からは」に訂正する。 以上 Ｃ

Claims (1)

1. 【特許請求の範囲】 基本クロックパルスφ＿ｓに同期して動作が制御され、
   かつ入力信号を所定時間幅遅延させて出力するディジタ
   ル遅延装置であって、 前記基本クロックパルスφ＿ｓに同期した入力信号が与
   えられる入力端子と、 前記基本クロックパルスφ＿ｓの２倍のサイクルを有す
   るアドレス信号を発生するアドレス信号発生手段と、 前記アドレス信号発生手段の出力を前記基本クロックパ
   ルスφ＿ｓの１サイクル分だけ遅延させる遅延手段と、 偶数アドレス空間を有し、かつ前記アドレス信号発生手
   段からのアドレス信号および前記遅延手段によって遅延
   されたアドレス信号のうちいずれか一方のアドレス信号
   によってアドレス指定される第１のメモリセルアレイと
   、 奇数アドレス空間を有し、かつ前記アドレス信号発生手
   段からのアドレス信号および前記遅延手段によって遅延
   されたアドレス信号のうちいずれか他方のアドレス信号
   によってアドレス指定される第２のメモリセルアレイと
   、 前記いずれか一方のアドレス信号でアドレス指定されて
   読出された前記第１のメモリセルアレイのデータを一時
   的に記憶保持する第１のラッチ手段と、 前記第１のラッチ手段によって前記第１のメモリセルア
   レイのデータが記憶保持された後に、そのとき前記いず
   れか一方のアドレス信号で指定されている第１のメモリ
   セルアレイのメモリセルに前記入力端子からの入力信号
   を書込む第１のデータ書込手段と、 前記いずれか他方のアドレス信号でアドレス指定されて
   読出された前記第２のメモリセルアレイのデータを一時
   的に記憶保持する第２のラッチ手段と、 前記第２のラッチ手段によって前記第２のメモリセルア
   レイのデータが記憶保持され後に、そのとき前記いずれ
   か他方のアドレス信号で指定されている第２のメモリセ
   ルアレイのメモリセルに前記入力端子からの入力信号を
   書込む第２のデータ書込手段と、 前記第１および第２のラッチ手段に記憶保持されている
   データを前記基本クロックパルスφ＿ｓのクロックレー
   トで交互に出力させる手段とを備える、ディジタル遅延
   装置。