JP2755446B2 - デジタルデータ処理装置 - Google Patents

デジタルデータ処理装置

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JP2755446B2 JP1277007A JP27700789A JP2755446B2 JP 2755446 B2 JP2755446 B2 JP 2755446B2 JP 1277007 A JP1277007 A JP 1277007A JP 27700789 A JP27700789 A JP 27700789A JP 2755446 B2 JP2755446 B2 JP 2755446B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデジタルデータ処理装置に関するものであ
る。
（従来の技術） このような装置ではしばしば、入力データアイテムの
セット（集合）をオペランドの種々のセットを用いて数
回処理して出力データのそれぞれのアイテムを生ぜしめ
ることが必要となる。この場合は例えば多層パーセプト
ロンの各層における場合であって、（一種の“ニュート
ラル回路網”である）そのアナログ例の編成を第１図に
線図定に示す。第１図に示す例では、パーセプトロンは
それぞれが４つのデータ処理セル１〜4,5〜８及び９〜1
2のセットの形態である３つの層を有する。各セルは４
つの入力端と１つの出力端とを有し、第１層のセル１〜
４の出力端13〜16の各々が第２層の各セル５〜８のそれ
ぞれの入力端に接続され、第２層のセル５〜８の出力端
17〜20の各々が第３層の各セル９〜12のそれぞれの入力
端に接続されている。第３層のセル９〜12の出力端21〜
24が相俟って回路網の出力端を構成している。入力デー
タの４つのアイテムをそれぞれ25,26,27及び28で示して
あり、これらのアイテムの各々は第１層の各セル１〜４
のそれぞれの入力端に供給される。一般に、データ処理
セル１〜12の各々は、その入力信号にそれぞれの予定の
重み係数を乗じることによりこれら入力信号に重み付け
した後にこれら入力信号の和からしきい置（このしきい
値は零にすることができる）を減じた結果の非直線関数
である出力信号を生じるように構成されている。この非
直線関数は例えばＳ字形を有するようにしうる。他の例
としてはこの関数をハードリミッティング処理により得
ることができる。パーセプトロンは例えば入力データ25
〜28の４つのアイテムによって表される入力ベクトルに
対する分類装置として用いることができ、その結果出力
端21〜24に得られるベクトルは複数のクラスのいずれに
属しているかを表わす（これらのクラスは重み係数のセ
ットの形態でパーセプトロン中に記憶されている）。各
層当り４つのセルを選択したり３層を選択したのは一例
にすぎないこと勿論であり、ある場合には層の数をより
少なくしても充分であり、更に各層が同一個数のセルを
有するということも本質的なことではない。
パーセプトロンは、アイ・イー・イー・イー−エイ・
エス・エス・ピー・マガジン（IEEE ASSP Magazine）、
1987年４月号の第４〜22頁“アン・イントロダクション
・トゥー・コンピューティング・ウイズ・ニューラル・
ネッツ（An Introduction to Computing with Neural N
ets）”、特に第13〜18頁に記載されている。現在まで
のニュートラル回路網の実際的な構成はアナログ回路を
用いて行われている（例えば欧州特許出願公告第EP−Ａ
−242110号明細書参照）。
（発明が解決しようとする課題） しかし、デジタル技術を用いることがしばしば望まれ
ており、従って、本発明の目的は、第１図に示すアーキ
テクチャに固有の多数のクロスオーバー接続を回避しう
るデジタル回路アーキテクチャを提供せんとするにあ
る。
（課題を解決するための手段） 本発明は、デジタルデータ処理装置において、このデ
ジタルデータ処理装置がデジタルデータ処理セルのセッ
トを有し、各デジタルデータ処理セルはそれぞれのオペ
ランドのセットを用いて同一の順次の入力デジタルデー
タアイテムのセットを処理してそれぞれのデジタル出力
データのアイテムを生じ、前記のデジタルデータ処理セ
ルは順次の入力データアイテムのセットに対する共通デ
ータ入力端を有し、各デジタルデータ処理セルは、 （ｉ）オペランドのそれぞれのセットの各オペランドに
対応する記憶位置を有するオペランドストアと、 （ii）前記の共通データ入力端及び前記のオペランドス
トアのデータ出力端にそれぞれ結合された第１及び第２
入力端を有し、順次の入力デジタルデータアイテムのセ
ットの順次のアイテムに、前記のオペランドストアから
読出したそれぞれのオペランドを乗算するデジタルマル
チプライヤと、 （iii）デジタルマルチプライヤの出力端が結合された
データ入力端を有し、乗算結果を累算するアキュムレー
タと、 （iv）出力データのそれぞれのアイテムを記憶し且つ出
力するラッチ装置と、 （ｖ）前記のアキュムレータの出力端を対応するラッチ
装置のデータ入力端に結合するデータ転送手段と を具えており、前記のデータ転送手段は非直線転送特性
を有し、前記のラッチ装置のデータ出力端は共通のデー
タ出力端に結合され、前記のデジタルデータ処理装置は
更に前記のオペランドストア及びラッチ装置に結合され
たクロックパルス発生手段を有し、このクロックパルス
発生手段により各々の前記のオペランドストアの記憶位
置の内容を順次に且つ他の前記のオペランドストアの記
憶位置の内の対応する読出しと歩調をそろえて読出すと
ともに各ラッチ装置の内容を順次に共通のデータ出力端
に読出すようにしたことを特徴とする。
本発明においては、多層パーセプトロンの各層におけ
る必要な計算は、各層のセルを共通のデータ入力端及び
共通のデータ出力端を有するように構成し各層に対する
入力データアイテムのセットを関連の共通のデータ入力
端に順次に生じるように配置することにより、有効にデ
ジタル的に行いうるということを認識した。この場合、
入力データアイテムは関連の層のセルにより並列に処理
でき、その結果をラッチし次に順次に関連のデータ出力
端に読出すことによりこれらの結果は次の層（ある場
合）に対する順次の入力データとして直接作用しうる。
各セルでの処理に必要とするそれぞれの重み係数はこの
セルに記憶でき必要に応じ読出すことができる。
デジタルデータ処理装置が例えば多層パーセプトロン
の一部を構成するようにする必要がある場合には、前述
したように前記の共通のデータ出力端が前述したような
デジタルデータ処理セルのセットの他のものの共通のデ
ータ入力端を構成しうる。しかし、変形例としてセルの
１つのセットを繰り返し用い、その共通のデータ出力端
をその共通のデータ入力端に結合するようにすることが
できる。入力データアイテムの順次のセットに対する処
理速度を最大にする必要がある場合には、前者の構成が
好ましく、一方使用するハードウェアの小形化を優先さ
せる場合には、後者の構成が好ましいであろう。これら
の双方の場合、クロックパルス発生手段を、各ラッチ装
置の内容をオペランドストアの記憶位置の内容の読出し
と歩調をそろえて順次に読出すように構成するのが好ま
しい。このようにする場合には、１つのセルの、他のセ
ルからの順次のデータアイテムの入力と、この１つのセ
ルにおける関連のオペランドの読出しとの間を同期させ
るのを容易にしうる。
（実施例） 第２図は各４個の３セットのデジタルデータ処理セル
29A〜29D,29E〜29H及び29I〜29Lを具えたデジタルデー
タ処理装置のブロック図である。セット29A〜29Dの各セ
ルは、各別のオペランドセットを用いて、データソース
31によりデータバス30から成る共通入力端に順次供給さ
れる同一の入力デジタルデータアイテムセットを処理し
て各別のデジタル出力データアイテムを発生する。得ら
れた４つのデジタル出力データアイテムはデータバス32
から成る共通データ出力端に順次出力され、これがどの
ように行なわれるかについては後に詳述する。データバ
ス32はセル29E〜29Hの共通データ入力端も構成し、これ
ら各セルは各別のオペランドセットを用いて上述の４つ
のデジタル出力データアイテムを処理して各別のデジタ
ル出力データアイテムを発生する。得られた４つのデジ
タル出力データアイテムはデータバス33から成る共通デ
ータ出力端に順次出力される。このバス33はセル29I〜2
9Lの共通データ入力端も構成し、これら各セルは各別の
オペランドセットを用いて上述の後者の４つのデジタル
出力データアイテムを処理して各別のデジタル出力デー
タアイテムを発生する、得られた４つのデジタル出力デ
ータアイテムはデータバス34から成る共通データ出力端
に順次に出力される。セル29A〜29Dの各々は３つのクロ
ック入口端b,c及びｄを有し、これら入力端をクロック
パルス発生器35の対応する出力端に接続する。出力端ｄ
をデータソース31のクロックパルス入力端にも接続す
る。更に、セル29A〜29Lの各々は制御信号入力端36と、
制御信号出力端37を有し、各セットの各セルの制御信号
出力端37を同じセットの次のセル（もしあれば）の制御
信号入力端36に接続する。各セットの第１セル29A,29E
及び29Iの制御信号入力端36A,36E及び36Iはセット／リ
セットフリップフロップ41,42及び43のＱ出力端38,39及
び40にそれぞれ接続し、これらフリップフロップのセッ
ト入力端44,45及び46はクロックパルス発生器35の出力
端Ｃに、リセット入力端47,48及び49はクロックパルス
発生器35の出力端ｄにそれぞれ接続する。各セットの最
后のセル29D,29H及び29Lの制御信号出力端37D,37H及び3
7Lは使用しない。クロックパルス発生器35の出力端ｄに
発生するクロック信号はデータソース31及び29によるデ
ータアイテムの出力動作をそれらの制御信号入力端36の
共同制御の下で制御すると共にフリップフロップ41〜43
のリセット動作も制御する。クロックパルス発生器35の
出力端ｂに発生するクロック信号はセル29に入力される
データアイテムの処理を制御して各別の出力データアイ
テムを発生させる。クロックパルス発生器35の出力端ｃ
に発生するクロック信号はセル29内の各別の出力データ
アイテムを出力する前のそれらのラッチ動作を制御す
る。これを達成する方法を第３及び第４図を用いて以下
に説明する。
第３図は第２図の各セル29の一例の構成を示すブロッ
ク図である。第３図に示すようにセル29はデータ入力端
50（第２図のバス30,32又は33に接続されている）及び
データ出力端51（第２図のバス32,33又は34に接続され
ている）を有する。更に、セル29はオペランドストア52
を具え、そのデータ出力端53はデジタルデータ処理装置
55のデータ入力端54に接続し、そのアドレス信号入力端
56はカウンタ58の並列出力端57に接続する。カウンタ58
のクロック信号入力端59は第２図のクロック信号発生器
35の出力端ｄに接続し、カウンタ58のリセット信号入力
端60はクロック信号発生器35の出力端ｃに接続する。セ
ルデータ入力端50を処理装置55のデータ入力端61に接続
し、処理装置55のデータ出力端62をラッチ回路63及び３
状態出力端を有するバッファ回路64を具えるラッチ装置
を経てセルデータ出力端51に結合する。ラッチ回路63の
ラッチ制御信号入力端65をそのリセット信号入力端66と
同様に、第２図のクロックパルス発生器35の出力端ｃに
接続する。バッファ回路64の出力イネーブル制御信号入
力端68を単ビット第２ラッチ回路70の入力端69に接続
し、このラッチ回路の出力端をインバータ72を経てAND
ゲート71の一方の入力端にも接続する。ANDゲート71の
他方の入力端はセルの制御信号入力端36に接続し、AND
ゲート71の出力端をラッチ回路70のデータ信号入力端73
に接続する。ラッチ回路70のラッチ制御信号入力端74は
第２図のクロックパルス発生器35の出力端ｄに接続す
る。デジタルデータ処理装置55は、その２つの入力端に
データ端54及び61がそれぞれ結合されたデジタル乗算器
75と、その一方の入力端77に乗算器75の出力端が結合さ
れその他方の入力端79にその出力端78が結合されたアダ
ー／アキュムレータ76とを具えている。出力端78を、適
切にプログラムしたルックアップテーブルメモリ81のア
ドレス信号入力端80にも結合し、このメモリの出力端を
もって処理装置55の出力端62を構成する。
第２及び３図につき上述した装置は次のように動作す
る。一例として各セル29の処理装置55はその入力端67に
供給される２つのクロックパルスの制御の下で入力端50
に供給される各デジタルデータアイテムを処理すると共
に、各セル29は４つの入力デジタルデータアイテムを処
理して１つのデジタル出力データアイテムを発生するも
のとする。これは第２図のクロックパルス発生器35が第
４図に示すクロックパルスをその出力端b,d及びｃに発
生するように構成されている場合である。（この目的の
ためにクロックパルス発生器35はその並列出力端に接続
された、３個の適切に選択したデコーダ回路が設けられ
たクロックドカウンタで構成することができる）。第４
図から明らかなように、出力端ｂには出力端ｄに発生す
る２個の順次のパルス間に２個のパルスが発生し、出力
端ｃには出力端ｄに発生する各４個のパルス群の直前に
１個のパルスが発生する。ｃ−パルスは各セル29内に含
まれるラッチ回路63を駆動して対応するデータ処理装置
55の出力端62に現存するデータを蓄積すると共に、処理
装置55を初期状態にリセットしてアダー／アキュムレー
タ76の内容を零にし、更にカウンタ58も零にリセットす
る。ｃ−パルスは更に第２図のフリップフロップ41〜43
をセットする。全てのラッチ回路70の内容が最初零であ
り、その結果として全ての３状態バッファ64の制御信号
入力端68及び全てのセルの出力端37に供給される制御信
号が全て論理“0"であるものとすると、各ｃ−パルスの
結果は、セル出力部に関する限り、ラッチ回路63に各別
の処理装置35からの現在の出力データアイテムがロード
されると共に、全てのセルデータ出力端51が最初は不作
動にされることになる。フリップフロップ41〜43はこの
ときセット状態にあるため、第２図のセル29A,29E及び2
9Iの入力端36A,36E及び36Iは全て論理“I"であり、他の
全てのセルの対応する入力端は論理“0"である。これが
ためセル29A,29E及び29I内のANDゲート71の出力は全て
論理“1"になり、他のANDゲート71の出力は全て論理
“0"になる。その結果、次のｄ−パルスの発生時に、
“1"がこれらのセルの出力バッファ64をイネーブルする
セル29A,29E及び29I（のみ）のラッチ回路70にロードさ
れ、他のセルの出力バッファ64は不作動のままである。
フリップフロップ41〜43はこのｄ−パルスによりリセッ
トされる。これがためセル29A,29E及び29Iのラッチ回路
63に蓄積された出力データアイテムがバス23,33及び34
にそれぞれ出力される。次のｄ−パルスが現われると、
論理“0"がセル29A,29E及び29Iのラッチ70にロードされ
（それらの入力端36が論理“0"であるため）、これによ
り対応するバッファ64が不作動になるが、セル29B,29F
及び29Jのラッチに論理“1"がロードされ（それらの入
力端36が論理“1"であるため）、これにより対応するバ
ッファ64がイネーブルになる。これがためセル29A,29E
及び29Iのバス32,33及び34へのデータ出力に代ってセル
29B,29F及び29Jのデータがバス32,33及び34に出力され
る。次の２個のｄ−パルスも同様の動作を発生させ、バ
ス32へのセル29Bのデータ出力に代ってセル29Cのデータ
出力が、次いでセル29Dのデータ出力が順次行なわれ、
バス33へのセル29Fのデータ出力に代ってセル29Gのデー
タ出力が、次いでセル29Fのデータ出力が順次行なわ
れ、且つバス34へのセル29Jのデータ出力に代わってセ
ル29Kのデータ出力が、次いでセル29Lの出力データが順
次行なわれる。４つのｄ−パルスはデータソース31も駆
動して４つの順次の入力データアイテムをバス30に供給
させる。
ｂ−パルスは種々の処理手段55の演算を制御する。ｃ
−パルス後の次のｄ−パルスは上述したようにデータア
イテムをバス30,32および33の各々にのせる以外に、カ
ウンタ58を増分させ、これにより各カウンタ58の出力は
対応するストア52における第１記憶位置をアドレスし、
この位置に記憶されているオペランドが対応する処理手
段55の入力端54に供給される。これは該当する処理手段
に接続したバス30,32及び33からこの処理手段の他方の
入力端61に入力データアイテムが供給されるのと同時に
行われることは勿論である。つぎの２つのｂ−パルスの
制御下で入力データアイテムは乗算器75のオペランドに
より逓倍され、その結果がアダー／アキュムレータ76の
内容（０）に加えられる。つぎのｄ−パルスも同様にカ
ウンタ58をもう一度増分し、各ストア52の第２記憶位置
に含まれるオペランドを対応する処理手段55の入力端54
に供給する。これがため、この際該当する処理手段の他
方の入力端61における新規の入力データアイテムは斯る
オペランドにより逓倍され、この結果が該当するアダー
／アキュムレータ76の内容に加えられる。本例ではこの
処理を、４つの入力データアイテムがこのような方法で
処理されて、その後につぎのｃ−パルスがルックアップ
テーブル81により変更した結果をラッチ回路63及び種々
の処理手順55にロードさせて、カウンタ58をリセットさ
せるまで繰返す。従って、ルックアップテーブルを適当
にプログラム化すれば、各セル29に逐次供給される入力
データのアイテムは第１図の各パーセプトロンセル１〜
12に必要とされる方法で正確に処理される。ここに、セ
ル29A〜29Dは第１図のセル１〜４に相当し、セル29E〜2
9Hはセル５〜８に相当し、又セル29I〜29Lはセル９〜12
にそれぞれ相当する。各層のセルの出力データアイテム
はつぎの層の各セルの入力端に逐次所要の精度で供給さ
れる。種々のルックアップテーブルのプログラム化は、
アダー／アキュムレータ76の出力に発生した重み付けし
た信号の和と、ラッチ63にロードされた出力データの結
果アイテムとの間に要求される非直線関係の正確な形態
によって決定されることは勿論である。
なお、第２図の各層又はセットにおけるセルの個数は
随意に選定することができ、その個数に応じてｃ−パル
ス当たりのｄ−パルスの数を選定する。或る所定の層の
セルの数を他の層のセル数よりも多くしたい場合には、
「短い」層（１つ又は複数）を作って、これを常に０出
力のみを与えるダミーセルによって同じ長さとして、各
層の全てのセルからの出力データの読出しが各層に対し
同じ周波数で繰返えされるようにすれば良い。或いは
又、種々の層のセルを適当に選定したクロックパルスの
種々のセットにより制御して同じ結果を達成することも
できる。
なお、第２図に示したセル29のアレイの反復特性はつ
ぎのようなことを意味している。即ち、このアレイを実
際に作製するには一組の相互接続した集積回路で形成
し、この集積回路の各々が所定数の隣接セル、例えば１
列の隣接セルや、１行の隣接セル又は１つ以上の行列の
隣接セルを構成するようにする。斯くして、このような
集積回路の必要数を相互接続することにより任意所望サ
イズのアレイを簡単に得ることができる。
第２図の装置の各層における処置は同じ種類のもであ
るため、単一層を繰返し用いることにより処理時間が長
くなることを犠牲にすればハードウエアを節約すること
ができる。これを如何にして行なうことができるかの一
例を第５図につき説明する。この第５図はデジタルデー
タ処理装置のブロック図であり、これは４個のデジタル
データ処理セル82A〜82Dの単一セットを具えており、こ
れらの各セルは、それに含まれる各オペランドストアが
第３図のオペランドストア52に含まれる記憶位置の３倍
の記憶位置を含み、しかも、このストア用のアドレスカ
ウンタのリセット入力端をセルの入力端ｃ（第３図の入
力端60参照）とは別の入力端ｅに接続する点を除けば、
第３図につき説明したように構成することができる。第
５図の装置で、第２図の装置に対応するものには同じ参
照符号を付して示してある。
第５図から明らかなように、この場合にはデータバス
30を２つの入力端85と86を有しているデータマルチプレ
クサ84の出力端83に接続する。入力端86はバス32に接続
するのに対し、出力端85は４個で一組を成す３状態バッ
ファ装置87A〜87Dの並列データ出力端に接続する。これ
らの各バッファ装置87は実際上、第３図のコンポーネン
ト64,70,71及び72と同じように構成し、従ってこれは第
３図の36に相当する制御信号入力端88、第３図の37に相
当する制御信号出力端89及びクロック信号ｄ用の入力端
を有している。各組のバッファ装置の各制御信号出力端
89は、その組のつぎのバッファ装置の制御信号入力端88
Aに接続し、その組の第１バッファ装置の制御信号入力
端子88Aは、セット入力端92とリセット入力端93とを有
しているセット−リセットフリップ−フロップ91のＱ出
力端90に接続する。バッファ装置87A〜87Dのデータ入力
端はラッチ回路94A〜94Dのデータ出力端にそれぞれ接続
し、これらラッチ回路のデータ入力端はデータバス95に
並列に接続する。データバス95には同期信号出力端97を
有しているデタソース96によってデータを供給する。同
期信号出力端97を４位置カウンタ99のクロック信号入力
端98に接続し、このカウンタにより、その内容が４つの
可能値のいずれかに等しくなる際に４つの出力g,h,i及
びｊの各１つで論理値１を発生させる。出力端g,h,i及
びｊはラッチ回路94A〜94Dの各ラッチ信号入力端100A,1
00B,100C及び100Dにそれぞれ接続する。従って、データ
ソース96が（出力端97の対応する同期パルスで）逐次４
つのデータアイテムを出力する場合に、これらのデータ
アイテムはラッチ回路94A,94B,94C及び94Dにそれぞれ記
憶される。
第５図に示す装置はその出力端b,c,d,e及びｆにクロ
ックパルスを発生するように構成されたクロックパルス
発生器101を具える。これらパルスのうちのｂ−パル
ス、ｃ−パルス及びｄ−パルス間の関係は第４図に示す
b,c及びｄ−パルス間の関係と同一とする。又、ｅ−パ
ルス及びｆ−パルスとｃ−パルスとの間の関係は第６図
に示し、これから明らかなようにｅ−パルスは３つ毎の
ｃ−パルスと一致し、ｆ−パルスは各ｅ−パルスと同時
に発生し、次のｃ−パルスの発生時に終了する。又、ｂ
−パルス、ｃ−パルス及びｄ−パルスは第２図のセル29
と同様にセル82の各入力端に供給する。更にｃ−パルス
及びｄパルスは第２図につき説明した所と同様にフリッ
プフロップ41のセット及びリセット入力端に夫々供給す
る。又、ｄ−パルスを上記バッファ装置87の関連する入
力端に供給すると共にフリップフロップ91のリセット入
力端93にも供給する。更にｅ−パルスをセル82の関連す
る入力端に、即ち、これに含まれる上記アドレス指定カ
ウンタのリセット入力端に供給すると共にフリップフロ
ップ91のセット入力端92にも供給する。ｆ−パルスはマ
ルチプレクサ84の制御入力端102に供給し、このマルチ
プレクサ84は、制御入力端102の信号が論理値“1"であ
る際にその入力端85をその出力端83に接続すると共にそ
の他の状態ではその入力端86をその出力端83に接続する
ように配設する。
第６図に示す瞬時t1に第５図の各ラッチ回路94がソー
ス96からロードされているデータアイテムを含むと共に
各セル82は前の処理によるデータアイテムを含むものと
する。瞬時t1にフリップフロップ41及び91はｃ−パルス
及びｅ−パルスにより夫々セットされ、セル82のデータ
アイテムはｅ−パルスによりラッチされ、セル82のアド
レス指定カウンタはｅ−パルスによりリセットされ、マ
ルチプレクサ84はその入力端85をその出力端83に接続す
ることによりｆ−パルスに再び作動する。次の４個のｄ
−パルスによってセル82A〜82Dのデータアイテムを出力
端103に順次に読出し、ラッチ94A〜94Dのデータアイテ
ムをマルチプレクサの入力端85に順次に供給し、従って
バス30及びセル82に供給し、このセル82において、ｄ−
パルスによるアドレス指定カウンタのクロック作動によ
り各オペランドストアの最初の４位置に記憶されたオペ
ランドを用いこれらデータアイテムを処理する。これら
ｄ−パルスのうちの最初のｄ−パルスによってフリップ
フロップ41及び91をリセットする。次のｃ−パルスが発
生すると、セル82内の一番遅い処理により生じたデータ
アイテムをここにラッチすると共にフリップフロップ41
を再度セットする。ｆ−パルスの終了によってマルチプ
レクサ84を他の状態にし、バス32とバス30とを接続す
る。次の４個のｄ−パルスによってセル82にラッチされ
たデータアイテムをバス32に順次に読出し、従ってマル
チプレクサ84を経てセルの入力端に供給する。アドレス
指定カウンタの継続クロック作動により各オペランドス
トアの次の４位置に記憶されたオペラントを用いこれら
データアイテムをセル82内で処理する。次のｃ−パルス
が発生するとこの最も遅い処理により発生したデータア
イテムをセル82内にラッチし、その後これらデータアイ
テムを次の４個のｄ−パルスの制御のもとで順次に読出
し、マルチプレクサ84を経てセル82の入力端に供給す
る。これらデータアイテムは、オペランドストアの次の
４位置に記憶されたオペランドを用いて処理し、その後
瞬時t2に新たなサイクルが開始する。これがため、全体
では、第５図のセル82A〜82Dの組によって総合速度の1/
3のみであっても第２図の３つのセルセット29A〜29D、2
9E〜29H及び29I〜29Lと同様にデータを処理する。
データ処理の総合速度を更に減少せしめ得る場合には
マルチプレクサ84を省略し、バス32及びバッファ装置87
の出力端をバス30に直接接続することができる。（これ
が総合データ処理速度を更に減少するようになる理由
は、データがセル82から出力端103に存在すると同時に
データがバッファ装置87から最早や出力され得なくなる
からである。）かかる場合には第６図に示すｅ−パルス
列及びｆ−パルス列を修正してｅ−パルスが、３個のｃ
−パルス毎に一致する代りに４個のｃ−パルス毎に一致
し、ｆ−パルスもｅ−パルス毎及びこれに続く次のｃ−
パルスとの間に存在し得るようにする必要がある。
本発明は上述した例にのみ限定されるものではなく、
要旨を変更しない範囲内で多くの変形及び変更が可能で
ある。例えば、各セル29（及び第５図のセル82）に設け
た第３図の個別のアドレス指定カウンタ58の代りにセル
全部に共通の単一のカウンタを用いることができる。或
いは又、１つの層の種々のセル又はそのセットのラッチ
回路（第３図のラッチ回路63）の内容を共通のデータ出
力端に順次に読出す手段を他の手段とすることもでき
る。例えば種々の段にロードされたデータをｄ−パルス
によりデータ出力端にシフトするシフトレジスタ型の構
成にラッチ回路を接続することができる。前述したよう
に、第３図に処理手段55を制御して入力データの各アイ
テムを処理するためには２個のクロックパルス（第４図
のｂ−パルス）を必要とし、例えばそのうちの一方のパ
ルスによって乗算器75を作動し、他方のパルスによって
アダー／アキュムレータ76を作動するようにした。しか
しこれは必ずしも必要ではない。例えばかかるパルスの
１個のみを必要とする場合には他のパルス列ｂは省略す
ることができ、この場合にはセル29の関連する入力端に
ｄ−パルス列を供給し得るようにする。
【図面の簡単な説明】
第１図はアナログ態様で作動する多層パーセプトロンの
構成を示すブロック図、 第２図は本発明デジタルデータ処理装置の第１例の構成
を示すブロック回路図、 第３図は第２図の回路の数部分の可能な構成を詳細に示
すブロック回路図、 第４図は第２及び３図の回路の諸部分に用いるクロック
パルスを示す波形図、 第５図は本発明デジタルデータ処理装置の第２例の構成
を示すブロック回路図、 第６図は第５図の回路の諸部分に用いるクロックパルス
を示す波形図である。 １〜12……データ処理セル 29A〜29L……デジタルデータ処理セル 30,32,33,34……データバス 31……データソース 35……クロックパルス発生器 41,42,43……フリップフロップ 36……制御信号入力端 37……制御信号出力端 50……データ入力端、51……データ出力端 52……オペランドストア 55……デジタルデータ処理装置 58……カウンタ、63……ラッチ回路 64……バッファ回路、70……第２ラッチ回路 75……デジタル乗算器 76……アダー／アキュムレータ 81……ルックアップテーブルメモリ 82A〜82D……デジタルデータ処理セル 84……データマルチプレクサ 87A〜87D……３状態バッファ装置 91……フリップフロップ、94A〜97D……ラッチ回路 96……データソース、99……４位置カウンタ 101……クロックパルス発生器 102……制御入力端、103……出力端

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】デジタルデータ処理装置において、このデ
    ジタルデータ処理装置がデジタルデータ処理セルのセッ
    トを有し、各デジタルデータ処理セルはそれぞれのオペ
    ランドのセットを用いて同一の順次の入力デジタルデー
    タアイテムのセットを処理してそれぞれのデジタル出力
    データのアイテムを生じ、前記のデジタルデータ処理セ
    ルは順次の入力データアイテムのセットに対する共通デ
    ータ入力端を有し、各デジタルデータ処理セルは、 （ｉ）オペランドのそれぞれのセットの各オペランドに
    対応する記憶位置を有するオペランドストアと、 （ii）前記の共通データ入力端及び前記のオペランドス
    トアのデータ出力端にそれぞれ結合された第１及び第２
    入力端を有し、順次の入力デジタルデータアイテムのセ
    ットの順次のアイテムに、前記のオペランドストアから
    読出したそれぞれのオペランドを乗算するデジタルマル
    チプライヤと、 （iii）デジタルマルチプライヤの出力端が結合された
    データ入力端を有し、乗算結果を累算するアキュムレー
    タと、 （iv）出力データのそれぞれのアイテムを記憶し且つ出
    力するラッチ装置と、 （ｖ）前記のアキュムレータの出力端を対応するラッチ
    装置のデータ入力端に結合するデータ転送手段と を具えており、前記のデータ転送手段は非直線転送特性
    を有し、前記のラッチ装置のデータ出力端は共通のデー
    タ出力端に結合され、前記のデジタルデータ処理装置は
    更に前記のオペランドストア及びラッチ装置に結合され
    たクロックパルス発生手段を有し、このクロックパルス
    発生手段により各々の前記のオペランドストアの記憶位
    置の内容を順次に且つ他の前記のオペランドストアの記
    憶位置の内の対応する読出しと歩調をそろえて読出すと
    ともに各ラッチ装置の内容を順次に共通のデータ出力端
    に読出すようにしたことを特徴とするデジタルデータ処
    理装置。
  2. 【請求項２】請求項１に記載のデジタルデータ処理装置
    において、前記の共通のデータ出力端が前述したような
    他のデジタルデータ処理セルのセットの共通のデータ入
    力端を構成していることを特徴とするデジタルデータ処
    理装置。
  3. 【請求項３】請求項１に記載のデジタルデータ処理装置
    において、前記の共通のデータ出力端が前記の共通のデ
    ータ入力端に結合されていることを特徴とするデジタル
    データ処理装置。
  4. 【請求項４】請求項２又は３に記載のデジタルデータ処
    理装置において、前記のクロックパルス発生手段が、各
    ラッチ装置の内容をオペランドストアの記憶位置の内容
    の読出しと歩調をそろえて順次に読出すように構成され
    ていることを特徴とするデジタルデータ処理装置。
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