JPH01258066A - データ処理回路のための転置メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル信号処理用の、より特定すれば、ｎ
×ｎディジタル値マトリックスのディジタル値Ｘ（ｉｔ
ｊ）を、先ず行で、次いで列で、２重に重みをつけて加
算するデータ処理回路のための交差メモリに関する。

［従来の技術］ ｉがマトリックスの行指標であり、ｊが列指標である係
数Ｘ（ｉ、ｊ）から、下記によって、Ｕは行指標であり
、■は列指標である係数Ｃ（ｕ。

■）のマトリックスを発生しようとする。

すなわち、ディジタル値Ｘ（ＩＩ　ｊ）を表わす入力電
気信号から、係数Ｃ”（ｖ）を表わすｎ×ｎの信号が発
生される。各係数Ｃ”（ｖ）は係数ｆ（ｊ、■）で乗算
した行ｊの値Ｘ　（ｉ、ｊ）重みつき和、を表わす。■
はＯからｎ−１まで変化する列係数を表わし、指［ｉの
各行に対してｎ個の係数Ｃ’（ｖ）がある。

この演算は行変換と称される。

係数Ｃ’（ｖ）を表わすｎ×口の信号から、係数Ｃ（ｕ
、ｖ）を表わすｎ×ｎの信号が発生される。

各係数Ｃ（ｕ、ｖ）は、係数ｇ　（ｘ、ｕ）で乗算した
、Ｍｖの値Ｃ’（ｖ）の重みつき和である。ＵはＯから
ｎ−１まで変化する行桁数を表わし、そしてｎの係数が
指数■の各列に対して働えられる。

このＵＷは天！泉である。この種類のディジタル処理は
特に、係数ｆ（ｊ、ｖ）およびｇ　（１１ｕ）がｃｏｓ
　（２ｉ＋１）ｕπ／　２　ｎとなっている。

余弦変換と称される変換を実行するために特に利用され
る。これらの変換は信号のディジタル送信において情報
の圧縮を実行するのに、より特定すれば映像のディジタ
ル伝送に、有用である。

この種の変換を実行させる集積回路構成は比較的複雑で
あるが、その理由はそれらが実時間処理を可能にしなけ
ればならない、すなわち、処理しようとするディジタル
データの流れは回路の入力において割当てられ、そして
出力において処理されたデータの流れは、入力における
流れと同様に速くなければならない、からである。もち
ろん、この流れは急速であり、例えば、画像のディジタ
ル伝送に対して、２０マイクロ秒より少ない時間内に、
１６Ｘ１６デイジタル値（２５６画素）のブロックが処
理できるように望まれる。２５６値の連続するブロック
は２０マイクロ秒の範囲での周期性で、回路の入力に到
着する。

第１図は比較的簡単な集積回路構成のブロック図を示し
、これは同じ集積回路チップにおいて、ｎ×ｎのディジ
タル値Ｘ（ＩＩＪ）のブロックの、ｎ×ｎの係数Ｃ（ｕ
、ｖ）のブロックへの全変換を実行するために設計する
ことができる。

この図では、行加算を行なう第１演算子ＣＴＬ。

列加算を行なう第２演算子ｃ　Ｔｃ　、係数Ｃ″（ｖ）
を表わす値を記憶する２つのメモリＭＥＭＩとＭＥＭ２
．および一方では演算子ＣＴＬとメモリＭＥＭＩとＭＥ
Ｍ２との間に、゛そして他方ではこれらのメモリと演算
子ＣＴＣとの間において接続路を設立する２つの作動回
路ＡＩＧＩとＡｌＧ２が使用されている。全セットはシ
ーケンサＳＥＱによって制御される。

処理しようとするｎ×ｎのデータ×（ｉ、ｊ）の１ブロ
ックは入力バスＥによって行変換演算子ＣＴＬに供給さ
れ、この演算子ＣＴＬはｎ×ｎのディジタル係数Ｃ’（
ｖ）を表わすｎ×ｎのディジタルデータとを与える。こ
れらのデータはメモリＭＥＭＩ（ｎ×ｎのワードから成
るメモリ）のｎ×ｎのアドレスに格納される。ｎ×ｎの
データのブロックを処理する速度は、例えば、２０マイ
クロ秒ごとに１ブロックである。例えば、データＸ（Ｉ
ＴＪ）は７４＋１秒ごとに到・着する（ｎ×ｎ＝２５６
である）。

ｎ　Ｘ　ｎの値×（ＩＩＪ）の次のブロックを処理する
ために１回路ＣＴＬは連続する値Ｘ　（ｉ、ｊ）を受信
しそして行変換を実行する。しかし、次いでシーケンサ
ＳＥＱは作動回路ＡＩＧＩを制御して、結果Ｃ″（Ｖ）
を第２メモリＭＥＭ２に格納する。その間、メモリＭＥ
ＭＩに以前に記録されたデータは、処理すべき入力ディ
ジタル値として、作動回路ＡｌＧ２によって、列変換回
路ＣＴＣに与えられ、この回路はその出力で係数Ｃ（ｕ
、ｖ）を発生する。

次に、ｎ×ｎの係数Ｇ”（ｖ）の１ブロックがメモリの
１つに、交互に記憶され、一方、前の時間周期中に他方
のメモリに記録された係数Ｃ”（ｖ）の１ブロックは処
理される。

［発明が解決しようとする課Ｍ］ 上記構成はすっきりしているが、各メモリがｎ×ｎのデ
ータＣ′″（Ｖ）を記憶することのできる２つのメモリ
を必要とする。係数Ｃ”（ｖ）について列変換を実行す
ることを可能にするには、同じ列■の全係数Ｃ′″（Ｖ
）が記憶されねばならないことをはっきり理解せねばな
らない。

しかし、これらの係数Ｃ″（Ｖ）は回路ＣＴＬから１行
ずつ到着して、１列ずつではないので、このことは実際
には、マトリックスの全係数Ｃ４（ｖ）が回路ＣＴＬか
ら到着した場合のみ、列変換が開始できるということを
意味する６第１図に示される構成が交互に動作する２つ
のメモリを使用する理由はこれにある。さらに、データ
Ｃ４（ｖ）が１つのメモリに１行ずつ記録される場合（
ｉは行用数）、それらは次の時間周期には１列ずつ、読
出されねばならない（Ｖは列指数）ということが理解さ
れねばならない。

さらに、この構成がディジタルデータを処理する演算子
ＣＴＣおよびＣＴＬと共に使用される場合、そのビット
は直列で（あるいは部分的に直列で）伝送されていて、
並列だけで伝送されるのではなく、従って演算子とメモ
リの間に直列／並列および並列／直列変換器をも設けね
ばならないが、それは従来のＳＲＡＭあるいはＤ　ＲＡ
　Ｍメモリ′が、並列形式でそのビットが供給されるデ
ータを処理できるだけだからである。しかし、しばしば
興味あることであるがデータが４ビット以上になるとす
ぐ、直列あるいは直列／並列ビットを処理する演算子Ｃ
ＴＣおよびＣＴＬに導入することもある。

本発明は、上記問題点を解決し、１行ずつまとめられた
データを受信し、また、１列ずつまとめられたデータを
出力することを可能にする新規の交差メモリ構成を提供
することを目的とする。

［課題を解決するための手段］ 本発明によるメモリは１行ずつまとめられたｎ個のデー
タを受信するｎ個の入力および、１列ずつまとめられた
データを与えるｎ個の出力を有しており、データはデー
タ方形マトリックスのｎ×ｎのデータであり、又、デー
タは電気信号の形で送信され、処理される。メモリは行
と列に従って配置されたレジスタとマルチプレクサネッ
トワークを備えており、各レジスタはマルチプレクサと
連結している０行ｉおよび列ｊの交差点におけるレジス
タはＲＥＧ　（ｘｐ　ｊ）と称され、対応するマルチプ
レクサはＭＵＸ　（ｉ、ｊ）と称され、そしてマルチプ
レクサＭＵＸ（ｉ、ｊ）は第１入力がレジスタＲＥＧ　
（ｉ、ｊ−１）の出力に接続され、第２入力はレジスタ
ＲＥＧ　（ｉ＋１．ｊ）の出力に接続され、そして１出
力はレジスタＲＥＧ（ｉ＋　ｊ）の入力に接続されてい
て、マルチプレクサ出力はメモリの第１動作位相中、第
１入力の状態を伝送し、そして第２位相中、第２入力の
状態を伝送する。回路網の最初と最後の行と列に対する
接続は以下の通りである。

ａ）第１列（ランクＯ）マルチプレクサの第１入力はそ
れぞれ、メモリの各自の入力に接続している。

ｂ）最後の列（ランクｎ−１）のレジスタの出力はそれ
ぞれ、各自のスイッチによって各自のメモリ出力に接続
されており、このスイッチは第１位相中は閉じているが
第２位相中は開いている。

Ｃ）第１行（ランクＯ）の各レジスタの出力は。

第１位相中は開きそして第２位相中は閉じているスイッ
チによって、各自のメモリ出力に接続されている。

ｄ）最後の行（ランクｎ−１）の各マルチプレクサの第
２入力は各自のメモリ入力に接続している。

［作用］ 各レジスタには周期的に新データが充填されそして以前
に記録されたデータは取除かれる。時間周期Ｔは新デー
タをメモリに導入する周波数に対応する。メモリの第１
のと第２の動作位相は、すなわち、スイッチを閉じ、か
つ開き、そしてマルチプレクサを切換える第１と第２の
位相であって、ｎ×Ｔに等しい各自の持続時間を有して
いる。

この種類のメモリは、各々が幾つかのデータビットを並
列で格納するレジスタ、ならびに各々が各データのビッ
トと同数の記憶素子を並列に有するレジスタと共に使用
することができる。この場合、並列ビットの形で伝送さ
れるデータを上記演算子で処理するならば、ＣＴＬおよ
びＣＴＣの如き２つの演算子間でメモリを直接に使用す
ることができる。

演算子が、直列および並列の両方で、伝送されているデ
ータを（例えば、各データは８つの連続するステップで
２本の電線を介して伝送された１６ビツトから構成され
る）、あるいは１本の電線で直列ですべてが伝送されて
いるデータを（例えば、１６の連続するステップで１本
の電線によって１６ビツトデータが伝送される）処理す
る時はいつでも、本発明は特に有利である。

この場合、各レジスタはその入力と出力間に種々の連続
する位置を有するシフトレジスタである。

入力と出力間の連続する位置の数は、処理しようとする
データの直列ビットの数Ｐに等しい、レジスタは時間周
期ｔ＝Ｔ／Ｐで操作される。データがｍ並列ビットおよ
びＰ直列ビットの形で、より一般に利用できる場合（す
なわち、各データはＰステップのｍ導線で伝送され、各
データに対する総ビット数はｍ　Ｘ　Ｐである）、その
際には、各シフトレジスタは各々がｍ導線のうちの１つ
の導線のビットを受信するｍ個の並列レジスタから成り
。

各マルチプレクサはまた。各々が特定の導線に連結する
ｍ個の第１入力１ｍ個の第２入力およびｍ個の出力から
成っている。

従って、第１図に示されるデータ処理回路は、上記演算
子が直列のあるいは部分的に直列のデータを処理する′
場合出さえ、演算子ＣＴＣが、発明による単一の交差メ
モリを介して演算子ＣＴＬと接続している、より簡単な
構成と置換することができる６さらに、このメモリによ
って、直列あるいは直列／並列形式のデータが上記演算
子において処理される場合はいつでも、直列／並列およ
び並列／直列変換器の使用を避けることができる。

［実施例］ 発明をより良好に理解するために、第２図で、行と列に
従って配置された簡素化回路網が示されるが、これはｎ
＝４とする。ｎ×ｎのディジタルデータマトリックスを
記憶するよう設計されている。この回路網は、各々がｎ
×Ｔの持続時間をもつ２つの連続する動作位相に対応す
る２つの接続構成に従って示されており、ここで、Ｔは
連続するデータを回路網に導入する期間である。以後、
この位相はそれぞれ、位相ａおよび位相すと称される。

第２図の最上部には、第１位相（位相ａ）に対応する第
１構成が示される。図の最下部には、第２位相（位相ｂ
）に対応する第２構成が示される。

回路網はｎの入力、ＥＯ，Ｅｌ、Ｅ２．Ｅ３およびその
出力Ｓｏ、ＳＬ、Ｓ２．Ｓ３を備えている。それはなお
、ｎ×ｎのレジスタを備えているが、その各々はｎ×ｎ
データマトリックスから１デイジタルデータを記憶する
ことができるが、このマトリックスはｎ＝４として次の
ように構成される。

Ｃ’（０）　　　Ｃ’（１）　　　Ｃ，’（２）　　　
Ｃ’（３）Ｃ’　（０）　　　Ｃ’　（１）　　　Ｃ”
（２）　　　Ｃ”（３）Ｃ”（０）　　　Ｃ”（１）　
　　Ｃ”（２）　　　Ｃ”（３）ｃ’　（０）　　　Ｃ
３（１）　　　Ｃ３（２）　　　Ｃ３（３）レジスタは
、ｉがレジスタの行番号であり、ｊがその列番号である
基準ＲＥＧ　（ｌ　ｌ　Ｊ　）で呼ばれる。従って、第
１行はレジスタＲＥＧ　（０，Ｏ）、ＲＥＧ　（０，１
）、ＲＥＧ　（０，２）、ＲＥＧ（０，３）から成り、
第２行はレジスタＲＥＧ　（１、Ｏ）、ＲＥＧ　（１，
１）等々からなる。

第１動作位相（、）において１回路網の入力ＥＯからＥ
３は第１列の個々のレジスタの入力と接続され、又、回
路網の出力ＳＯから８３は最後の列レジスタの出力と接
続される。さらに、第１列以外の列の各レジスタの入力
は、同じ行の前の列のレジスタの出力と接続される。　
上述のマトリックスブロックのデータは、１行ずつ、入
力ＥＯからＥ３に連続して供給される、すなわち、第１
時間周期Ｔの間、入力は第１行の４データを受信し、次
いで、次の周期の間、第２行のそれらを受信する１等で
ある。

ｎ×Ｔの時間周期の後１回路網は全データを含む個とに
なる。その場合、これらのデータはレジスタ回路網の内
部で下記の構成となる。

ｃ３（ｏ）　　ｃ”　（０）　　ｃ’　（ｏ）　　ｃ’
　（ｏ）Ｃ３（１）　　Ｃ”　（１）　　Ｃ”　（１）
　　Ｃ’　（１）Ｃ：３（２）　　Ｃ”（２）　　Ｃ”
（２）　　Ｃ’（２）Ｃ３（３）　　Ｃ”　（３）　　
Ｃ’　（３）　　Ｃ’　（３）第２動作位相（ｂ）では
、持続時間はやはりｎ×Ｔであるが、レジスタ回路網内
部の相互接続構成は変化して、第２図の下方で示される
ものになる。入力ＥＯ，Ｅｌ、Ｅ２．Ｅ３は最後の行の
レジスタの入力と接続し、そして出力Ｓｏ、ＳＬ。

Ｓ２．Ｓ３は第１行のレジスタの出力と接続する。

さらに、最後のものを除く、各行の各レジスタの入力は
同じ列の次の行のレジスタの出力と接続する。

従って、ｎの時間周期Ｔのこの第２位相の間、レジスタ
回路網には一方では新データが負荷され（別のｎ×ｎデ
ータマトリックスブロック）、そして他方では、以前に
記憶したデータをシフトアウトするであろう。

しかし、シフトアウト動作は第１行のレジスタによって
実行され、又、データは他の行から第１行に向かって上
向きに漸次、移動し、その結果。

出て行くデータは先ず下記のものであり。

ｃ３（０）　　ｃ”　（０）　　Ｃ”　（０）　　、Ｃ
’　（０）次に下記のデータである、 Ｃ３（１）　　　Ｃ”（１）　　　Ｃ”（１）　　　Ｃ
’（１）等々。

すなわち、第１位相中、マトリックスブロックのデータ
は１行ずつ導入されたが、それらは１列ずつ取出される
。

同様に、この第２位相中、前のように、データを再び１
行ずつ入れるが、データはレジスタ回路網の最後の行を
通って到着すると、１行から前の行へ、上向きに「垂直
方向に」漸次、移動する（第１位相では、１列から次の
列へ、データは「水平方向に」移動したが）。

その結果、レジスタ回路網におけるデータ構成は、第２
位相の終りには下記のようになる。

Ｃ”　（３）　　Ｃ”　（２）　　Ｃ”　（１）　　Ｃ
”　（０）Ｃ”（３）　　ｃ′１（２）　　Ｃ”（１）
　　Ｃ”（０）ｃ′”　（３）　　ｃ’　”　（２）　
　ｃ’　”　（１）　　ｃ’　”　（０）ｃ′３（３）
ｃ′３（２）ｃ′３（１）ｃ′３（ｏ）ダッシュマーク
は新データブロックに関することを表わす。

次いで、第１位相ａが再び始まる。すなわち、第２図の
上部で示される接続構成に再び入るのであって、データ
は水平方向で取出される。従って最初に出て行くデータ
は次のものであり、Ｃ”（０）　　ｃ′’（０）　　ｃ
′”（０）　　ｃ′３（０）　次いで Ｃ”　（１）　　Ｃ’　”　（１）　　Ｃ’　”　（１
）　　Ｃ’３（１）　さらに、云い換えると、第２位相
中に１行ずつ導入されたデータは、新しい第１位相中に
、１列ずつ復元される。

第２図は、回路網の２つの択−的祷成におけるレジスタ
接続を象徴する図にすぎないが、第３図は、これまでに
明らかにした処理操作を得ることを可能とする回路網の
正確な構成を示す。

第３図では、相互接続を説明するために、レジスタ回路
網の少数の隣接するセルが示されている。

回路網全体でくり返される基本パターンは破線で囲まれ
ている。

マルチプレクサＭＵＸ（ｉ、ｊ）は、ｉ行とｊ行に対応
する各レジスタＲＥＧ　（ｉｌ　ｊ）に連結する。

行指標ｉは０からｎ−１まで変化し１列指標ｊもＯから
ｎ−１まで変化する。

各レジスタは１入力と１出力を備え、そしいて時間周期
Ｔ内に、その入力に到着する１つの新データを記憶する
。

各マルチプレクサは１つの第１入力と、１つの第２入力
および１つの出力を備えている。それは第１位相（位相
ａ）中、その第１入力にある信号を、又、反対に、第２
位相（位相ｂ）中はその第２入力にある信号を、その出
力において発生する。

従って、それはメモリの２つの動作位相を表わす２ｎ×
Ｔの時間周期を有する論理信号によって制御される。

レジスタおよびマルチプレクサの実施態様は後に明らか
にされるが、それらの構造は受信されるデータの種類に
依存するものであるということは予め云えるものである
。

ａ）データが並列のｍビットの形で供給される場合、レ
ジスタおよびマルチプレクサの入力と出力はｍ本の導線
から成るバスである。各レジスタは並列でｍヶのセルを
持っている。

ｂ）データが直列のｐビットの形で供給される場合、入
力と出力はいつでも、周期ｔ＝Ｔ／Ｐを有する規則的リ
ズムでこれらのビットを伝送する単一導線を備えている
。レジスタは周期ｔ　＝Ｔ／Ｐで作動される。Ｐの連続
する位置を持つシフトレジスタであり、そしてレジスタ
入力に導入される各データビットは、時間周期Ｔの後、
出力が再び見出される。

Ｃ）データが直列／並列の複式で処理される場合、構成
も複式になる。データがｍ個の導線の各々に直列のＰビ
ットを備えている場合、レジスタおよびマルチプレクサ
の入力と出力はｍ個の導線のバスであり、そしてレジス
タは数組のｍ個の並列動作シフトレジスタであって、各
シフトレジスタはＰ個の連続する位置を備えそして周期
ｔ＝Ｔ／Ｐで動作する。

この発明はｂ）とＣ）の場合に特に興味深い点を有する
。

第３図では、回路網全体でくり返される接続構成が次の
ようになることが明らかである。すなわち、行ｉと列ｊ
のマルチプレクサＭＵＸ　（ｉｌ　ｊ）の第１入力はレ
ジスタＲＥＧ　（ｉ、ｊ−１）　、すなわち、同じｉに
おけるすぐ下のランクを有する列のレジスタの出力と接
続している。マルチプレクサの第２入力はレジスタＲＥ
Ｇ　（ｉｌｌ、ｊ）、すなわち、同じ列ｊの次の行のレ
ジスタの出力と接続している。

該マルチプレクサの出力はレジスタＲＥＧ　（ｉ。

ｊ）の入力に接続している。

この相互接続構成は全回路網においてくり返されるが、
もちろん、回路網の末端、すなわち最初と最後の行と列
は別である。

第４図は、これらの最初と最後の行と列の間、および回
路網の入力と出力の間の接続を示す。

これらの接続は、マルチプレクサと同じ周期性ｎ×Ｔで
作動するスイッチによって実行されるので、回路網はこ
の同じ周期内で、第２図の上方に示された構成から第２
図の下方に示される構成へ有効に切換ねる。

接続は以下の通りである。

第１列（ランクＯ）の全マルチプレクサはその第１入力
をメモリの各自の入力に接続されている。

マルチプレクサＭＵＸ　（０，０）の第１入力は入力Ｅ
Ｏに接続され、マルチプレクサＭＵＸ　（１゜Ｏ）の入
力は入力Ｅ１に接続され、マルチプレクサＭＵＸ　（ｎ
　　ｊ　　１．Ｏ）の入力は入力Ｅ（ｎ−ｊ−１）に接
続され、等々である。

第１行（ランクＯ）の各レジスタの出力は、第１位相ａ
の間は開きそして第２位相すの間は閉じている各自のス
イッチによって、メモリの各自の出力と接続される。レ
ジスタＲＥＧ　（０，Ｏ）の出力は１スイツチにって出
力５（ｎ−１）と接続される。レジスタＲＥＧ　（０，
ｊ）の出力は出力５（ｎ−ｊ−１）と接続される。レジ
スタＲＥＧ（０，ｎ−１−）の出力は出力ＳＯと接続さ
れる。

最後の列（ランクｎ−１）の各レジスタの出力は、第１
位相ａの間は閉じそして第１位相すの間は開いている各
自のスイッチによって、１つのメモリ出力と接続される
。従ってレジスタＲＥＧ　（０、ｎ−１）の出力は出力
ＳＯと接続し、レジスタＲＥＧ　（１，ｎ−１）の出力
は出力Ｓ１と接続し、等々である。

最後に、最後の行（ランクｎ−１）の各マルチプレクサ
の第２入力は各自のメモリ入力と接続している。マルチ
プレクサＭＵＸ　（ｎ−１，Ｏ）の第２入力は入力Ｅ（
ｎ−１）と接続し、マルチプレクサＭ　Ｕ　Ｘ　（ｎ　
−１、ｊ　）の入力は入力Ｅ（ｎ−ｊ−１）と接続し、
マルチプレクサＭＵＸ（ｎ−１，ｎ−１）の入力は入力
ＥＯと接続している。

第２マルチプレクサ入力は１位相ａの間、その出力と接
続していることを考慮すべきである。

第３図および第４図に関連して明らかにされた回路はｎ
×ｎデータの単一メモリを構成し、この場合、ｎ×ｎデ
ータのブロックは１行ずつ導入され、そして新データブ
ロックが１行ずつ導入される間、このデータは１列ずつ
再配置される。

その結果、第５図で示されるディジタルデータ処理回路
構成を実行することができる。それは第１図で示された
２メモリ構成よりずっと簡単であり、さらに演算子ＣＴ
ＣとＣＴＬが直列型のデータを処理する場合はいつでも
、非常に有利である。

以下の図では、このメモリの望ましい実施態様を、デー
タが直列／並列形式で到着する一般の場合について説明
する。この場合データがｍ個の導線バスに、Ｐ直列ビッ
トで到着することが認められるであろう。

データビットを記憶するために使用され得る基本レジス
タが第６図に示されている。

それは、縦続接続された２つの同−段から成り、そして
周期ｔ＝Ｔ／Ｐをもった４つのクロック信号によって制
御される。これらの信号は第７図で示される。それらは
周期Ｔ／Ｐを有するクロックＣＬＫから発射される。信
号に１とＱｌは第ルジスタ段を制御し、信号に２とＱ２
は第２段を制御する。

Ｋ１は信号ＣＬＫとほぼ同一であり、に２は単にＣＬＫ
を反転させることによって得られる。Ｑｌは低論理レベ
ルはに１の高論理レベルへの遷移に続き、そしてＱ２の
下方への遷移に関して遅延して高レベルに向って遷移す
る。Ｑ２はに２とＱｌに関して、Ｑｌかに１とＱ２に関
して持っていると同じ関係を持っている。

第６図に示される基本レジスタの各段は、段の入力とイ
ンバータの入力間に直列になっている第１Ｎチヤネルト
ランジスタから成る。このトランジスタは信号Ｑ１によ
って制御される（第２段では信号Ｑ２である）、インバ
ータの出力は、一方では、電圧源Ｖｄｄとインバータの
入力の間に組入れられたＰチャンネルトランジスタのゲ
ートに。

そして他方では、Ｎチャンネルトランジスタのゲートに
ループバックされている。この後者のトランジスタはア
ース端子Ｖｓｓとインバータ入力に接続し、かつ信号Ｋ
ｌ（あるいは第２段では信号に２）によって制御される
別のＮチャンネルトランジスタとの間で直列に置かれて
いる。

第８図は、Ｔ／Ｐの周期をもった対称クロック信号ＣＬ
Ｋから信号Ｋｌ、Ｑｌ、に２．Ｑ２を発生させる９個の
インバータと２個のＮＯＲゲートを備える回路を示す。

第９図はレジスタＲＥＧ　（ｉ、ｊ）の実用的実施態様
であって、データがｍ個の並列導線のバス上のＰ個の直
列ビットから成る１ｍＸｐの基本レジスタから成る。第
９図の各長方形は１ビツトと記憶する基本レジスタを示
す、すなわち、１長方形は第６図に示される２段回路に
対応する。

レジスタＲＥＧ　（ｉｌ　ｊ）の入力はｍ本の導線バス
によって実行されるが、各導線は縦続接続されたＰ個の
基本レジスタの各セットの入力に到着する。ここは各々
が入力バスの導線に対応するｍヶの並列セットがある。

縦続の各セットの最後のレジスタの出力はレジスタＲＥ
Ｇ　（ｉｌ　ｊ）の出力導線を構成する。レジスタＲＥ
Ｇ　（ｉｌ　ｊ）の総出力はｍ個の並列セットの出力導
線によって構成されるｍ本の導線から成るバスである。

レジスタＲＥＧ　（ｉ、ｊ）ならびにメモリの他のレジ
スタのすべての基本レジスタは同じ信号に１、Ｑｌ、に
２．Ｑ２によって制御される。

この場合、マルチプレクサは、ｍ本の導線のバスによっ
て構成される第１入力２ｍ本の導線のバスによって構成
される第２入力、およびｍ本の導線のバスによって構成
される１出力を備えており、出力バスは１位相ａの間は
第１入力のバスに、又。

位相すの間は第２入力のバスに接続している。

［発明の効果］ 以上詳述したように本発明によれば従来必要とした２つ
のメモリ、これらメモリと演算子ＣＴＣおよびＣＴＬ間
の作動回路を、単一メモリブロックで置換することがで
きる。さらに、このメモリによって、直列、あるいは直
列／並列形式のデータが上記演算子において処理される
場合はいつでも、直列／並列および並列／直列変換器の
使用を避けることができるなどの効果がある。

【図面の簡単な説明】

第１図は、まず行で、次の列で二重ディジタル値加算を
実行することができる回路構成図、第２図は、レジスタ
とメモリ入力および出力との間に２つの異なる接続構成
をもった、本発明によるメモリを組立てるレジスタ回路
網を記号的に示したブロック図、第３図は、隣接のレジ
スタ間で接続する１本発明によるレジスタ回路網の基本
構成図、第４図はメモリ入力と出力ならびにレジスタ回
路網の最初と最後の行および列間の相互接続を示す結続
図、第５図は本発明によるメモリを使用するデータ処理
回路を示すブロック図、第６図は単一データビットを記
憶する基本レジスタを示す回路図、第７図は、第６図に
示された基本レジスタ制御信号のタイムチャート、第８
図は、第６図に示された制御信号の基本レジスタをセッ
トする回路を示す結線図、第９図は本発明によるメモリ
を構成する回路網のレジスタＲＥＧ　（ｉｌ　、ｊ）を
示すブロック図である。 ＭＥＭ・・・本発明の交差メモリ、ＭＵＸ　（ｘ　＊　
Ｊ　）・・・マルチプレクサ、ＲＥＧ　（ｘ　ｌ　Ｊ）
・・・レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、ｎ×ｎ個のデータグループを１行ずつ受信するｎ入
   力と、連続する列に従ってまとめられたデータを出力す
   るｎ出力を備える交差メモリであって、データはデータ
   正方形マトリックスのｎ×ｎデータであり、電気信号の
   形で送信され、処理されるが、前記メモリはなお、縦横
   に配置されたｎ×ｎ個のレジスタと、ｎ×ｎ個のマルチ
   プレクサから成る回路網を備えて、各レジスタは１マル
   チプレクサと連結し、行ｉにおけるその場所と列ｊにお
   けるその場所によって指示され、上記マルチプレクサは
   第１入力が同じ行で前列のレジスタの出力に接続され、
   第２入力が次の行で同列のレジスタの出力に接続され、
   又、出力が上記レジスタの入力に接続されており、マル
   チプレクサの出力はメモリの第１動作位相の間、第１入
   力の状態を伝送し、さらに第２位相の間、第２入力の状
   態を伝送し、上記回路網の最初と最後の行と列のレジス
   タおよびマルチプレクサの接続は、 ａ）第１列のマルチプレクサの第１入力はそれぞれ、メ
   モリの各自の入力に接続されている、 ｂ）最後の列のレジスタの出力はそれぞれ、各自のスイ
   ッチによってメモリの各自の出力に接続し、該スイッチ
   は第１位相中に閉じ、又、第２位相中は開いている、 ｃ）第１行の各レジスタの出力は、第１位相中は開き、
   第２位相中は閉じているスイッチによって、メモリの各
   自の出力に接続している、 ｄ）最後の行のマルチプレクサの第２入力はメモリの各
   自の入力に接続している。 のようになっていることを特徴とするデータ処理回路の
   ための交差メモリ。 ２、請求項１記載のメモリにおいて、各レジスタには周
   期的に新データが充填され、かつ、メモリに新データを
   導入する周波数に対応する時間周期Ｔ内に、前に記録さ
   れたデータが取除かれ、上記メモリの第１と第２動作位
   相は、各々、時間ｎ×Ｔの期間、継続することを特徴と
   するデータ処理回路のための交差メモリ。 ３、請求項２記載のメモリにおいて、上記各レジスタは
   縦続接続されたＰ個の基本レジスタのｍ個の並列セット
   から構成され、各基本レジスタは１データビットを記憶
   することができ、かつ新ビットを受信し、送信するため
   に周期的に動作し、該周期はＴが新データをメモリに導
   入する時間周期である場合、周期Ｔ／Ｐであり、或るレ
   ジスタの入力はｍケの導線のバスによって構成され、そ
   してその出力はｍ個の導線の別のバスによって構成され
   、さらにマルチプレクサの入力と出力もまた、ｍ個の導
   線のバスによって構成される、ことを特徴とするデータ
   処理回路のための交差メモリ。 ４、電気信号の形で送信されるｎ×ｎデータの１ブロッ
   クにおいて、データの行加算を実行し、次いで該行加算
   の結果のデータの列加算を実行するディジタルデータ処
   理回路であって、処理しようとするデータを受信する、
   行加算のための第１演算子を備えており、該第１演算子
   の出力は、請求項１記載のメモリの入力に接続しており
   、該メモリの出力は列加算のための第２演算子の入力に
   接続している、ことを特徴とするディジタルデータ処理
   回路。