JPH06510403A - ロジックブロックのためのプログラマブル相互接続構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ロジックブロックのためのプログラマブル相互接続構造皮盃且１ 本発明は、フィールドプログラマブルゲートアレイや、高密度プログラマブルロ ジックアレイ等に於ける場合のように、複数のロジックブロックの入出力をリン クしたり、ロジックデバイスの入出力を、互いに或いはロジックブロックの入出 力にリンクするためのプログラマブル相互接続構造に関する。

１１投歪 フィールドプログラマブルゲートアレイ（ＦＰＧＡ）及び高密度プログラマブル ロジックデバイスＣＨＤＰＬＤ）等のロジックデバイスは通常、それぞれ幾つも の入出力を有する複数のロジックブロックからなる。内部的には、ロジックブロ ックの典型的な構造は、ＯＲアレイに対して接０続された出力を有するプログラ マブルＡＮＤアレイからなる。第１図は、プログラマブルロジックデバイス（Ｐ ＬＤ）をなす単純化された従来技術に基づくロジックブロックを示しており、そ の人力１．及び１１は、プログラマブルアレイ１０を介して４つのＡＮＤゲート １１に供給される。ＡＮＤゲート１１の出力は、アレイ１２を介してＯＲゲート １３に接続され、更に出力００，０１に接続されている。第１図に示されたロジ ックブロックは積形式の和として構成され、ＡＮＤゲート１１の出力はしばしば 積項（ｐｒｏｄｕｃｔ　ｔｅｒｍｓ）と呼ばれる。第１図に示された代表的な構 造に於ては、人力Ｉ０、Ｉｓのいずれか一方が、アレイ１０を介して１つ若しく は複数のＡＮＤゲート１１の入力に接続されることができる。

幾つもの個々のロジックブロックからなるロジックデバイスに於ては、ロジック ブロックの任意の出力を、他のロジックの１つの入力または同一のロジックブロ ックの入力に対して接続する必要が生じる場合がある。これは、相互接続領域と 呼ばれるチップ内領域に於て実行される。また、外部デバイスの入力を、相互接 続領域を用いてロジックブロックの人力にラウティングしたり、ロジックブロッ クの出力を、同様の要領をもって、同一の相互接続領域を用いて、外部ピン及び Ｉ１０セルに対して出力として、ラウティングすることができる。この相互接続 領域は通常、入力ライン及び出力ラインの格子状に配列されたマトリックスから なり、ロジックブロックの各出力は、同一のロジックブロック及び他の全てのロ ジックブロックの全ての入力に対して１回交差する。このようにして、Ｘ個の入 力とＹ個の出力とを有するデバイスに於ては、このような交差点の数がＸＹとな る。

相互接続についての問題の従来から知られた解決方法、各交差部分にプログラマ ブル接続を設け、出力の全てを、デバイス全体の任意の入力に対して接続し得る ようにすることである。しかしながら、各プログラマブル接続がなんらかのスペ ースを必要とすることから、この形式の構造はデバイス自体の相互接続の全体的 なサイズを増大させる。

これはデバイスのコストを高騰させる。しかも、与えられた入力または出力ライ ンについてのプログラマブル接続の数が増大することは、ラインに対する負荷を 増大させ、デバイスの速度を低下させる。

光匪公訓３ 本発明に基づく相互接続構造の成る実施例に於ては、ロジックデバイス内の複数 のロジックブロックのそれぞれが、等しい数の人力及び出力を有する。ロジック ブロックの出力のグループとロジックブロックの入力のグループとの各交差点に 於て、各出力ラインが、ただ１つの入力ラインに対してのみプログラマブル相互 接続され、プログラマブル相互接続の対角パターンを形成する。これにより、各 出力ラインを、任意のロジックブロックに対して、そのロジックブロックの入力 を介して接続することができる。ブロック内のプログラマブルアレイが、ブロッ ク内に於て、信号のラウティングを所望に応じて行なうために用いられる。

この手法によれば、相互接続領域に於て必要とされるプログラマブル相互接続の 数がＮ２（但しＮは、入力の総数であって、これは出力の総数に等しい）をＮと いう小さい値にまで減少させることができる。これは、デバイスのサイズ及びコ ストの劇的な低下を可能にし、信号がロジックブロックの出力から入力に対して 伝達される速度を改善することができる。本発明によれば、プログラマブル接続 の数を、必ずしも最低の値であるＮにまで低下させる必要がない。

本発明の広い概念によれば、ＮからＮ２までの間の任意の数を選択することがで きる。

上記した実施例に於ては、各ロジックブロックは等しい数の人力及び出力を有す るものであった。多（の場合、ロジックブロックの多くが人力よりも少ない数の 出力を有することから、これが最適な構造であるとはいえない。この問題を解決 するために、本発明の第２の実施例に於ては、ロジックブロックはメガセルと呼 ばれるグループに分けられ、各メガセル内に於けるロジックブロックは、メガセ ル内の各ブロックに於ける入力の数と等しい出力総数を有するようになる。これ により、メガセルの出力と特定のロジックブロックの入力との間の各交差点では 、互いに交差するラインの数に等しくなり、上記したようなプログラマブル相互 接続の対角方向パターンが実現され、各出力を各ロジックブロックに於ける１つ の入力に対して確実に接続することができる。本発明に基づくプログラマブル相 互接続を利用するためには、成る１つの入力の信号を、ブロック内に於てプログ ラマブルに伝送し得るという意味合いに於て、ロジックブロックに対する人力は 成る程度互換性を有するものであることを必要とする。理想的には、入力ＩＯ及 びに１１のいずれをも、ＡＮＤゲート１１の任意のもの或いは全てのものに対し てラウティングができるような第１図に示されるようなロジックブロックの場合 のように完全な互換性があるのが望ましい。しかしながら、本発明は、それ程完 全ではない互換性を有するような（例えばマルチブルクサを組合わせたものなど からなる）ロジックブロックに対しても適用可能である。

本発明の相互接続構造は、相互接続が完全な接続能力を有するように企図されて いる。即ち入力と出力との間のあらゆる必要な接続を実際に達成し得るように可 及的に効率的に、より少ない数のプログラマブル接続が用いられることを必要と する。

の　な！　■ 第１図は典型的なロジックブロックの構造を示す。

第２図は同じ数の入力及び出力を有するロジックブロックのための本発明に基づ く相互接続構造を示す。

第３図はロジックブロックをメガセルにグループ分けしてなる相互接続構造を示 すもので、各メガセルの出力の数は、各メガセル内の各ロジックブロックの人力 の数に等しい。

第４図は３２個のロジックブロックからなる高密度プログラマブルロジックデバ イスのための相互接続構造の全体を示す。

第５Ａ、５Ｂ及び５０図は、第４図の実施例に於けるメガセルの出力、Ｉ１０セ ルからの人力ライン及びロジックブロックに至る入力ラインのそれぞれとラウテ ィングチャネルとの間の接続の配置構造を示す。

第６図は本発明の別の側面に基づく出力ラウティング資源構造を示す。

第７図は出力ラウティング資源構造の別の実施例を示す。

第８Ａ〜８Ｅ図は本発明の実施例に於て用い得るプログラマブル接続の別の形式 を示す。

■の−　な！日 第２図はそれぞれ４つの入力と４つの出力とを有するロジックブロック２０及び ロジックブロック２１を示す。ロジックブロック２０の人力及び出力には符号Ｉ ｏ〜Ｉｓ、０゜〜Ｏｓが付されている。ロジックブロック２１の人力及び出力に は符号■４〜Ｉ？及び０４〜０フが付されている。ロジックブロック２０の出力 Ｏｏ　＝　ＯａはそれぞれラウティングチャネルＣ１の相互接続ラインＣ１ｏ＝ 　Ｃ１ｍに接続されている。ロジックブロック２１の出力０４〜０７はそれぞれ ラウティングチャネルＣ２の相互接続ラインＣ２ａ〜Ｃ２ｔに接続されている。

ロジックブロック２０の出力とラウティングチャネルＣ１との間の接続及びロジ ックブロック２１とラウティングチャネルＣ２との間の接続はハードワイヤ接続 されており、プログラマブルではない。

ラウティングチャネルＣ１、Ｃ２は、ロジックブロック２０．２１への入力に対 して４Ｘ４のマトリックスとして交差する。上記したようにロジックブロック２ ０，２１の出力及び入力間の相互接続を行なう能力を提供する従来技術に基づく 解決方法は４Ｘ４マトリツクスのそれぞれの交差点にプログラマブル接続を設は 合計１６個のプログラマブル接続を設けるものである。しかしながら本発明によ れば、ロジックブロック２０．２１の出力のそれぞれには、ロジックブロック２ ０．２１の入力の内の１つについてのみプログラマブル接続が設けられている。

第２図に於てプログラマブル接続が符号Ｘにより示されている。例えば、出力ｏ ０は、入力Ｉ８を介してロジックブロック２ｏの入力に接続し、人力Ｉフを介し てロジックブロック２１の入力に接続することができる。以下同様に、ロジック ブロック２１の出力ｏ８は、人力Ｉ６を介してロジックブロック２１の入力に接 続し、入力Ｉｆを介してロジックブロック２０の入力に接続することができる。

上記したように（第１図参照）、典型的なフィールドプログラマブルゲートアレ イまたはプログラマブルロジックデバイス内のＡＮＤアレイは、設計者に対して 、入力をデバイス内のＡＮＤゲートに対して所望の要領をもって接続するのを可 能にする。例えば、出力０ｏＳＯ８がロジックブロック２１内に於てＡＮＤ処理 される場合、出力０．（Ｃ１Ｏ）と入力Ｉｖに至るラインとの間の接続をプログ ラムし、出力０ｓＣＣ２ｓ）と入力■６に至るラインとの間の接続をプログラム することができる。次に、人力Ｉｓ、、Ｉｖを、それぞれロジックブロック２１ 内のＡＮＤゲートの対応する入力に接続することができる。

本発明の手法によれば、このように、第２図に示された構造内に於けるプログラ マブル入力の数を合計６４個から最も少ない数としての１６個にまで減少させる ことができる。

ロジックブロック２０，２１のように等しい数の入力及び出力を有するロジック ブロックは比較的少ない。一般には、人力よりも少ない数の出力を有する。本発 明を、等しくない数の人力及び出力を有するロジックブロックに適用するために は、第３図に示されるような構造が用いられる。

第３図に於て、ロジックブロック３０．３１は４つの入力と２つの出力とを有す る。ロジックブロック３０．３１は、出力Ｏｏ〜０８を有するメガセル３２にグ ループ化される。

これらの出力はそれぞれラウティングチャネルＣ１のラインＣ１ｏ”−Ｃ１ｇに 接続される。（符号Ｘにより示される）４つのプログラマブル接続からなるセッ トが、ラインＣ１゜〜Ｃ１ｇを入力Ｉ０〜■３及びＩ４〜Ｉｔに接続する。

第３図を検討することにより、出力Ｏｏ〜０８のそれぞれを、プログラマブル接 続を介して、ロジックブロック３０゜３１のそれぞれの１つの入力に対してリン クし得ることが理解される。例えば出力０１は、ラインＣＩＬと入力Ｉｓに至る ラインとの間のプログラマブル接続を介してロジックブロック３１に対してアク セスすることができる。同様に、出力Ｏｓは、ラインＣ１ｇと人力Ｉｓに至るラ インとの間のプログラマブル接続を介してロジックブロック３０に対してアクセ スすることができる。ロジックブロック３０の人力■。〜■８を、ロジックブロ ック３０内のＡＮＤゲートに於て任意の要領をもってＡＮＤ処理することができ ることから、出力ｏｏ〜０１を、それぞれラインＣ１ｏ−Ｃ１ｍと、人力１．〜 ■１に至るラインとの間のプログラマブル接続を介して同様の要領をもってＡＮ Ｄ処理することができる。出力Ｏｏ〜０＠も、ロジックブロック３１に於いて、 それぞれラインＣ１ｏ＝Ｃ１ｍと、入力１４〜Ｉフに至るラインとの間のプログ ラマブル接続を介して同様の要領をもってＡＮＤ処理することができる。

第４図は、符号Ａ−０〜Ａ−７、Ｂ−０〜Ｂ−７、Ｃ−０−Ｃ−７、Ｄ−０〜Ｄ −７により示される３２個のロジックブロックを備えたＨＤＰＬＤを示す。これ らのロジックブロックはそれぞれ１６個の入力（入力チャネル）及び４個の出力 を有する。図示を明瞭にするために、個々の入力及び出力ラインは図示省略され ている。その代わりに、単一のラインがロジックブロックに至る入力の全てを代 表しており、別の単一のラインがロジックブロックからの出力の全てを代表して いる。ロジックブロックＡ−０〜Ｄ−７は、Ａ−０〜Ａ−３、Ａ−４〜Ａ−７、 Ｂ−０〜Ｂ−３、Ｂ−４〜Ｂ−７、Ｃ−Ｏ〜Ｃ−３、Ｃ−４〜Ｃ−７、Ｄ−０〜 Ｄ−３、Ｄ−４〜Ｄ−７により示される８個のメガセルにグループ分けされてい る。各メガセルの１６個の出力が出力チャネルＱ　、　−Ｑ　、及びＱｓ−Ｑ、 、により示されており、それぞれが１６個の出力ラインを有している。それぞれ １６個の相互接続ラインを有するラウティングチャネルＣｏ〜Ｃ１ｌも図示され ている。ＨＤＰＬＤに向かう信号及びそれから送り出される信号は、それぞれ１ ６個のＩ１０ピンを有するＩ１０ブロックｌ０−１〜Ｉ　Ｏ−４を介して流れる 。

Ｉ１０ブロック■０−１〜ｌ０−４からの（それぞれ１６個の入力ラインを有す る）入力チャネルＱ４〜Ｑ、は、それぞれラウティングチャネル０４〜Ｃ７にハ ードワイヤされ、入力チャネルの０４〜０丁の１つのラインが、それぞれラウテ ィングチャネル０４〜Ｃｔの１つのラインにハードワイヤ接続されている。出力 チャネルＱ、−Ｑ、及びＱ８〜Ｃ１ｌとラウティングチャネルＣ０〜Ｃｓ及びＣ ＠〜ＣＡ＆との間の接続は、各出力チャネルの１つのラインが、対応するラウテ ィングチャネルの１つのラインに接続されるようにハードワイヤ接続されている 。このようにして、各ラウティングチャネル００〜ＣＬＩは、対応する出力チャ ネルＱ０〜Ｑｓ及びＱａ〜Ｑ　１１の１つまたはＩ１０ブロックｌ０−１〜ｌ０ −４の１つの延長をなす。

第５Ａ図はロジックブロックＡ−０〜Ａ−３からなるメガセルの出力とラウティ ングチャネルＣ，に於ける相互接続ラインとの間のハードワイヤ接続を詳しく示 している。図示されているように、ロジックブロックＡ−０の出力０が、相互接 続ラインＲＯに接続され、ロジックブロックＡ−０の出力１が相互接続ラインＲ １に接続されるという具合になっている。同様のパターンが、ラウティングチャ ネルＣ０〜Ｃｓ及びＣ＠〜ＣＬＬにより、ロジックブロックＡ−４〜Ａ−７、Ｂ −０〜Ｂ−３、Ｂ−４〜Ｂ−７、Ｃ−０−Ｃ−３、Ｃ−４〜Ｃ−７、Ｄ−０〜Ｄ −３、Ｄ−４〜Ｄ−７からなるメガセルの出力間の接続をなす場合にも踏襲され る。

第５Ｂ図は人力チャネルＱ４のラインとラウティングチャネルＣ４に於ける相互 接続ラインとの間のハードワイヤ接続を詳しく示す。チャネルＱ４のラインＺｏ は相互接続ラインＳＯに接続され、チャネルＱ、のラインＺ１は相互接続ライン Ｓ１に接続されるといった具合になっている。同様のパターンが、Ｉ１０ブロッ ク■０−２．１０−３、ｌｏ−４と、ラウティングチャネルＣ，、Ｃ，及びｃ７ との間のハードワイヤ接続をなす場合にも見られる。

第５Ｃ図は、ラウティングチャネルｃ０とロジックブロックＢ−７及びＣ−０に 至る入力チャネルとの間のプログラマブル接続の詳細を示す。ロジックブロック Ｂ−７への入力チャネルは入力ラインＸＯ〜Ｘ１５を含む。ロジックブロックＣ −０への入力チャネルは入力ラインＹＯ−Ｙ１５を含む。ラウティングチャネル ｃｏは相互接続ラインＲＯ〜Ｒ１５を含む。相互接続ラインＲＯ−Ｒ１５のそれ ぞれは、ラインＸ０−Ｘ１５の１つ及びラインＹ　Ｏ−Ｙ　１５の１つにプログ ラマブルに接続される。このように、ラインＲＯはラインＸＯ及びＹＯにプログ ラマフルに接続され、ラインＲ１はラインＸ１及びＹｌにプログラマブルに接続 され、以下同様である。

このパターンはアレイ全体に亘って繰り返される。一般に、入力チャネルの特定 の位置に於けるラインは、ラウティングチャネルＣｏ−ＣＬ　ｌの対応する位置 のラインにプログラマブル接続される。例えば、ラインＹＯは、ラウティングチ ャネルＣ３−ＣｓｔのｒＯＪ位置に於けるラインにプログラマブルに接続される 。ラインＹ１は、これらのラウティングチャネルのそれぞれの「１」位置に於け る対応するラインにプログラマフルに接続される。これにより、任意の出力を、 ロジックブロックＡ−０〜Ｄ−７のそれぞれの１つの入力に接続されるのを可能 にする。例えば、第５Ａ及び５０図に示されるように、相互接続ラインＲＩＯに 接続されたロジックブロックＡ−２の出力１０は、入力ラインＸＩＯを介してロ ジックブロックＢ−７にアクセスし、入力ラインＹ１０を介してロジックブロッ クＣ−０にアクセスすることとなる。上記したように、入力ラインＸＩＯまたは ＹＩＯの信号がロジツクブロツクＢ−７或いはＣ−０にそれぞれ到達すると、内 部プログラマブル接続を介してこれらのロジックブロックに至る他の任意の入力 と共にＡＮＤ処理されることができる。同様に、第５Ｂ図に示されるように、相 互接続ラインＳＩＯに接続された入力チャネルＱ４のラインＺＩＯは、入力Ｘ１ ０を介してロジックブロックＢ−７にアクセスし、入力ＹＩＯを介してロジック ブロックＣ−０にアクセスすることとなる。

従って、本発明のプログラマブル相互接続構造によれば、ラウティングチャネル Ｃ，−Ｃ，，の１つと、ロジックブロックＡ−０〜Ｄ−７の１つの人力チャネル との各交差点に於けるプログラマブル接続の数を合計２５６から最も小さい数で ある１６にまで減少させることができる。本発明によれば、プログラマブル接続 の数を最小数である１６にまで減少させる必要は必ずしもない。１６と２５６と の間の任意の数を、特定の応用に於けるラウティングの必要性に応じて選択する ことができる。実用上は、用いられるべきプログラマブル接続の数は、相互接続 構造に対するスペース上の制約及び必要となる最大限のラウティング能力とのバ ランスに応じてなされることとなる。

第４図に示された相互接続構造の制約としては、あるロジックブロックに対する アクセスを得るためにラウティングチャネルの特定のラインが用いられると、他 のチャネルの同一の位置にある相互接続ラインを、同一のロジックブロックへ信 号を人力するために用いることができない点である。特定のロジックブロックに 人力される２つの信号は、同一位置の相互接続ラインの位置を占めることができ ない。

上記した例に於ては、ラウティングチャネルＣｏの相互接続ラインＲＩＯがロジ ックブロックＡ−３の出力１０をロジックブロックＢ−７の入力に接続するため に用いられたとすると、ラウティングチャネルＣ工〜Ｃ１□の「１０」位置に於 ける相互接続ラインを、ロジックブロックＢ−７に対して信号を伝送するために 用いることができなくなる。

第４図に示されたＨＤＰＬＤにより実現される伝達関数は、公知の手法を用いて 複数の個々のロジックブロックに区画される。結果として得られたロジックブロ ックは、デバイス上の利用可能な位置に配置され、各ロジックブロックの出力が 、ロジックブロック及びＩ１０セルの入出力間に於ける必要な全ての接続を可能 にするように構成される。

Ｉ１０ブロックｌ０−１〜Ｉ　Ｏ−４はそれぞれ、１９９１年５月６日に出願さ れた米国特許出願第０７／６９６゜９０７号に開示されているような１６個のＩ １０セルを含んでいる。尚、このような言及により、この米国特許出願の内容も 本件出願の一部をなすものとなることを了解されたい。Ｉ１０ブロックｌ０−１ 〜ｌ０−４は更に、以下に記載するような、第６図に示される形式の出力ラウテ ィング資源（ｒｏｕｔ　ｉｎｇ　ｒｅｓｏｕｒｃｅ）構造を有し、この場合、３ ２個のロジックブロック出力がプログラマブルマトリックスを介して１６個のＩ １０セルにプログラマブルに接続される。上記した特許出願に記載されているよ うに（第６図参照）、各Ｉ１０セルは１つのＩ１０ピンを備えている。

ラウティング過程に於て、ロジックブロックが配置され、それらの出力の順番が 定められると、ラウティングの目的のために必要となる構造と、デバイスの外部 ピン割当との間に矛盾が生じ得る。例えば、ある出力がある位置に割当られ、そ こから、入力或いは異なる出力のために必要となるピンに接続されるものとする 。ピンの割当についての外部的な要求が満足されたとすると、デバイスのラウテ ィング能力が困難なものとなり得る。

この問題は、第６図に示されるような出力ラウティング資源構造により極小化す ることができる。第６図は、ロジックブロックＡ−０〜Ａ−７及びＩ１０ブロッ ク１０−１に関連する１６個のＩ１０セルＩ　Ｏｏ−Ｉ　Ｏｈａを示している。

ラウティング資源チャネルＲＲｏ、ＲＲＩ、ＲＲ２、ＲＲ３のそれぞれが４本の ライン０．１．２．３を備えている。

セルＩＯｏ〜■０１ｓのそれぞれは、チャネルＲＲＯ−ＲＲ３に於けるラインの １つにハードワイヤ接続されている。例えば、セル１００はチャネルＲＲＯのラ インＯに接続され、セルＩＯ＋はチャネルＲＲＯのライン１に接続されていると いう具合になっている。ロジックブロックＡ−０〜Ａ−７の各出力は、チャネル ＲＲＯ−ＲＲ３のそれぞれの与えられた位置に於けるラインにプログラマブルに 接続されている。例えば、ロジックブロックＡ−０の出力０は、チャネルＲＲＯ −ＲＲ３の各々のラインＯにプログラマブルに接続されており、ロジックブロッ クＡ−０の出力１は、チャネルＲＲＯ〜ＲＲ３の各々のライン１にプログラマブ ルに接続されているといった具合に構成されている。この構造により、ロジック ブロックＡ−０〜Ａ−７の任意の出力を、セルＩｏ〜Ｉｔｓの４つに対してシフ トさせることができる。

例えば、ロジックブロックＡ−０の出力Ｏを、セルＩＯｏ、１０４．１０−また はＩＯＯ２０ラウティングすることができる。特定の外部的な目的のためにセル ＩＯｏが必要となった場合、ロジックブロックＡ−０−Ａ−７の構造が影響を受 ける必要がない。残りのセルＩ　Ｏｌ−Ｉ　Ｏ１−を、ロジックブロックＡ−０ 〜Ａ−７の出力を取扱うために用いることができる。

第７図に示されるように、Ｉ１０ピンと、上記したように、ロジックブロックの 入力を、Ｉ１０セル及びロジックブロックの出力に対してリンクするために用い られたラウティングチャネルとの間のプログラマブルな接続を提供するために、 同じようなピン割当についてのフレキシビリティを提供することができる。第７ 図は、第３図の概念を拡張したもので、相互接続マトリックス７０に於て、ラウ ティングチャネルＣ１の相互接続ラインＣ１ｏ−Ｃｔｓにプログラマブルに接続 されたＩ１０ピンＰ０〜Ｐ８を更に示している。マトリックス７０に於て適切な 接続をなすことにより、出力００〜０８のそれぞれをピンＰ０〜Ｐｓの任意のも のに接続することができる。

本発明のプログラマブル相互接続構造は、複数の人力及び複数の出力を有する任 意の形式のロジックブロックについて用いることができ、このようなものとして は、必ずしも限定的ではないが、プログラマブルアレイロジック／ジェネリック アレイロジック回路（ＰＡＬ／ＧＡＬ）及びプログラマブルロジックアレイ（Ｐ ＬＡ）、ランダムアクセスメモリ（ＲＡＭ）、プログラマブルリードオンリメモ リ（ＦＲＯＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、 電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）及びマ ルチプレクサの組み合わせ等様々なプログラマブルロジックデバイス（ＰＬＤ） を含む。

しかも、本発明の実施例に於て用いられたプログラマブル接続は、電気的な導通 路間に於て接続をプログラムする任意の手段或いは手法について適用可能であり 、このようなものとしては、以下のものに限定されるものではないが、バイポー ラヒユーズ（第８Ａ、８Ｂ図）、アンチヒユーズ、ＣＭＯＳバスゲート（第８Ｃ 図）或いはＳＲＡＭ５　ＥＰＲＯＭ、ＥＥＰＲＯＭ或いは他のメモリセルにより 制御されるイネーブル／ディスエーブルヒユーズ（８Ｄ、８Ｅ図）を備えたアン チヒユーズ付き３状態バツフア等がある。更に、１９９１年５月６日に出願され た同一出願人による米国特許出願第０７／６９６，５４３号に記載されているよ うなプログラマブル接続を用いることもでき、尚この米国特許出願の内容も本件 出願の一部とみなされたい。

以上本発明の特定実施例について説明したが、当業者であれば本明細書の記載か ら他の様々な実施例に容易に思い至るであろう。

ＦＩＧ、　２ ＦＩＧ、　３ ＦＩＧ、　４ ↑ Ｉ１０セル１０−１から ＦＩＧ、５Ｂ バイポーラヒユーズ　バイポーラヒユーズＦＩＧ、　８Ａ　ＦＩＧ、　８Ｂ ＣＭＯＳパスゲート ＦＩＧ、　８０　ＦＩＧ、　８Ｅ 補正書の翻訳文提出書 平成５年１０月２９日ｌ

Claims (23)

【特許請求の範囲】
1. １．少なくとも１つのロジックブロックの複数の出力と、少なくとも１つのロジ ックブロックの複数の入力との間のプログラマブル相互接続マトリックスであっ て、前記入力の全てが前記出力のそれぞれに必ずしもプログラマブルに接続され ていないことを特徴とするプログラマブル相互接続構造。
2. ２．プログラマブル相互接続構造であって、１つまたは複数のロジックブロック と、前記１つ若しくは複数のロジックブロックのそれぞれのための、複数の入力 ラインを備えた入力チャネルと、複数の信号ラウティングラインを備えた複数の 信号ラウティングチャネルと、 前記入力チャネルのそれぞれと前記信号ラウティングチャネルのそれぞれとの間 のプログラマブルな接続を行なうためのマトリックスとを有し、前記マトリック スに於ける前記プログラマブル接続の数が、前記入力ラインの数と前記信号ラウ ティングラインの数との積よりも小さく、しかも前記入力ラインの数以上である ことを特徴とする構造。
3. ３．前記ロジックブロックのそれぞれからの複数の出力ラインを有し、前記ロジ ックブロックのそれぞれからの前記出力ラインが、前記信号ラウティングチャネ ルの所定の信号ラウティングラインに接続されていることを特徴とする請求項２ に記載のプログラマブル相互接続構造。
4. ４．複数のデバイス端子を有し、前記デバイス端子が複数のグループに分けられ ており、前記グループのそれぞれに於けるデバイス端子が前記信号ラウティング チャネルの特定のものに於ける所定の信号ラウティングラインに接続されている ことを特徴とする請求項３に記載のプログラマブル相互接続構造。
5. ５．前記ロジックブロックが複数のメガセルにグループ分けされており、前記メ ガセルのそれぞれのロジックブロックからの出力ラインが前記信号ラウティング チャネルの所定のものに於ける所定の信号ラウティングラインに接続されており 、前記メガセルのそれぞれに於けるロジックブロックからの出力ラインの数が、 前記出力ラインが接続される前記信号ラウティングチャネルに於ける信号ラウテ ィングラインの数に等しいことを特徴とする請求項４に記載のプログラマブル相 互接続構造。
6. ６．前記信号ラウティングチャネルのそれぞれに於ける信号ラウティングライン の数が、前記入力チャネルのそれぞれに於ける入力ラインの数に等しいことを特 徴とする請求項５に記載のプログラマブル相互接続構造。
7. ７．複数の資源ラウティングラインと、複数のデバイス端子とを有し、前記出力 ラインの所定のものが、前記資源ラウティングラインの所定のものにそれぞれプ ログラマブルに接続可能であって、前記資源ラウティングラインの所定のものが 、前記デバイス端子の所定のものに接続されていることを特徴とする請求項３に 記載のプログラマブル相互接続構造。
8. ８．前記ロジックブロックが複数のメガセルにグループ分けされており、前記メ ガセルのそれぞれのロジックブロックからの出力ラインが前記信号ラウティング チャネルの所定のものに於ける所定の信号ラウティングラインに接続されており 、前記メガセルのそれぞれに於けるロジックブロックからの出力ラインの数が、 前記出力ラインが接続される前記信号ラウティングチャネルに於ける信号ラウテ ィングラインの数に等しいことを特徴とする請求項７に記載のプログラマブル相 互接続構造。
9. ９．複数のデバイス端子と、複数の資源ラウティングラインとを有し、 前記デバイス端子が複数のグループに分けられており、前記グループのそれぞれ に於けるデバイス端子が前記信号ラウティングチャネルの特定のものに於ける所 定の信号ラウティングラインに接続されており、 前記出力ラインの所定のものが、前記資源ラウティングラインの所定のものにそ れぞれプログラマブルに接続可能であって、前記資源ラウティングラインの所定 のものが、前記デバイス端子の所定のものに接続されていることを特徴とする請 求項３に記載のプログラマブル相互接続構造。
10. １０．前記ロジックブロックが複数のメガセルにグループ分けされており、前記 メガセルのそれぞれのロジックブロックからの出力ラインが前記信号ラウティン グチャネルの所定のものに於ける所定の信号ラウティングラインに接続されてお り、前記メガセルのそれぞれに於けるロジックブロックからの出力ラインの数が 、前記出力ラインが接続される前記信号ラウティングチャネルに於ける信号ラウ ティングラインの数に等しいことを特徴とする請求項９に記載のプログラマブル 相互接続構造。
11. １１．複数のデバイス端子を有し、前記デバイス端子が複数のグループに分けら れており、前記グループのそれぞれに於けるデバイス端子が前記信号ラウティン グチャネルの特定のものに於ける所定の信号ラウティングラインに接続されてい ることを特徴とする請求項２に記載のプログラマブル相互接続構造。
12. １２．前記ロジックブロックのそれぞれからの複数の出力ラインと、複数の資源 ラウティングラインとを有し、前記出力ラインの所定のものが、前記資源ラウテ ィングラインの所定のものに接続されており、前記資源ラウティングラインの所 定のものが、前記デバイス端子の所定のものに接続されていることを特徴とする 請求項１１に記載のプログラマブル相互接続構造。
13. １３．前記ロジックブロックが複数のメガセルにグループ分けされており、前記 メガセルのそれぞれのロジックブロックからの出力ラインが前記信号ラウティン グチャネルの所定のものに於ける所定の信号ラウティングラインに接続されてお り、前記メガセルのそれぞれに於けるロジックブロックからの出力ラインの数が 、前記出力ラインが接続される前記信号ラウティングチャネルに於ける信号ラウ ティングラインの数に等しいことを特徴とする請求項１２に記載のプログラマブ ル相互接続構造。
14. １４．前記ロジックブロックのそれぞれからの複数の出力ラインと、複数のデバ イス端子と、複数の資源ラウティングラインとを有し、前記出力ラインの所定の ものが、前記資源ラウティングラインの所定のものにそれぞれプログラマブルに 接続可能であって、前記資源ラウティングラインの所定のものが、前記デバイス 端子の所定のものに接続されていることを特徴とする請求項２に記載のプログラ マブル相互接続構造。
15. １５．前記ロジックブロックのそれぞれからの複数の出力ラインと、複数のデバ イス端子とを有し、前記出力ラインが、前記信号ラウティングラインの所定のも のにそれぞれプログラマブルに接続されており、前記デバイス端子がそれぞれ、 前記信号ラウティングラインの所定のものにプログラマブルに接続可能であるこ とを特徴とする請求項２に記載のプログラマブル相互接続構造。
16. １６．プログラマブルロジックデバイスであって、複数のロジックブロックを有 し、前記ロジックブロックのそれぞれが、対応する人カラインに接続された複数 の入力端子と、対応する出力ラインに接続された複数の出力端子とを有し、前記 出力ラインのそれぞれが、前記ロジックブロックのそれぞれの入力ラインの少な くとも１つであって、しかもその全てよりも少ないものにプログラマブル接続可 能であることを特徴とするプログラマブルロジックデバイス。
17. １７．前記出力ラインのそれぞれが、前記ロジックブロックのそれぞれについて ただ１つの入力ラインにプログラマブルに接続されていることを特徴とする請求 項１６に記載のプログラマブルロジックデバイス。
18. １８．複数のロジックブロックを有し、前記ロジックプロックのそれぞれが、対 応する入力ラインに接続された複数の入力端子と、複数のデバイス端子とを有し 、前記デバイス端子のそれぞれが、前記ロジックブロックのそれぞれの入力ライ ンの少なくとも１つであって、しかもその全てよりも少ないものに接続可能であ ることを特徴とするプログラマブルロジックデバイス。
19. １９．前記デバイス端子のそれぞれが、前記ロジックブロックのそれぞれについ てただ１つの入力ラインにプログラマブルに接続可能であることを特徴とする請 求項１８に記載のプログラマブルロジックデバイス。
20. ２０．複数のロジックブロックを有し、前記ロジックブロックのそれぞれが、対 応する出力ラインに接続された複数の出力端子と、複数のデバイス端子とを有し 、前記出力端子のそれぞれが、前記デバイス端子の複数のものにプログラマブル 接続可能であることを特徴とするプログラマブルロジックデバイス。
21. ２１．プログラマブルロジックデバイスであって、対応する入力ラインに接続さ れた複数の入力端子と、対応する出力ラインに接続された複数の出力端子とをそ れぞれ備えた複数のロジックブロックと、 複数のデバイス端子とを有し、 前記出力ラインのそれぞれが、前記ロジックブロックのそれぞれの入力ラインの 少なくとも１つであって、しかもその全てよりも少ないものに対してプログラマ ブルに接続可能であって、前記デバイス端子のそれぞれが、前記ロジックブロッ クのそれぞれの前記入力ラインの少なくとも１つであって、しかもその全てより も少ないものに対してプログラマブルに接続可能であることを特徴とするデバイ ス。
22. ２２．プログラマブルロジックデバイスであって、対応する入力ラインに接続さ れた複数の入力端子と、対応する出力ラインに接続された複数の出力端子とをそ れぞれ備えた複数のロジックブロックと、 複数のデバイス端子とを有し、 前記出力ラインのそれぞれが、前記ロジックブロックのそれぞれの入力ラインの 少なくとも１つであって、しかもその全てよりも少ないものに対してプログラマ ブルに接続可能であって、前記入力端子のそれぞれが、前記複数のデバイス端子 に対してプログラマブルに接続可能であることを特徴とするデバイス。
23. ２３．プログラマブルロジックデバイスであって、対応する入力ラインに接続さ れた複数の入力端子と、対応する出力ラインに接続された複数の出力端子とをそ れぞれ備えた複数のロジックブロックと、 複数のデバイス端子とを有し、 前記デバイス端子のそれぞれが、前記ロジックブロックのそれぞれの入力ライン の少なくとも１つであって、しかもその全てよりも少ないものに対してプログラ マブルに接続可能であって、前記出力端子がそれぞれ、前記複数のデバイス端子 に対してプログラマブルに接続可能であることを特徴とするデバイス。