CN113114220A - 一种具有重映射功能的芯片系统及芯片重映射配置系统 - Google Patents

一种具有重映射功能的芯片系统及芯片重映射配置系统 Download PDF

Info

Publication number
CN113114220A
CN113114220A CN202110666225.0A CN202110666225A CN113114220A CN 113114220 A CN113114220 A CN 113114220A CN 202110666225 A CN202110666225 A CN 202110666225A CN 113114220 A CN113114220 A CN 113114220A
Authority
CN
China
Prior art keywords
chip
output
input
network
benes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110666225.0A
Other languages
English (en)
Other versions
CN113114220B (zh
Inventor
肖晓辉
何杰
谭年熊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Vango Technologies Inc
Original Assignee
Hangzhou Vango Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Vango Technologies Inc filed Critical Hangzhou Vango Technologies Inc
Priority to CN202110666225.0A priority Critical patent/CN113114220B/zh
Publication of CN113114220A publication Critical patent/CN113114220A/zh
Application granted granted Critical
Publication of CN113114220B publication Critical patent/CN113114220B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only

Abstract

本申请公开了一种具有重映射功能的芯片系统及芯片重映射配置系统，针对芯片内核和芯片管脚驱动电路之间的输入信号和输出信号分别设置输入动态互连网络和输出动态互连网络；其中，输出动态互连网络的输入端口与芯片内核的第一输出端口对应连接，输出动态互连网络的输出端口与芯片管脚驱动电路的第一输出管脚对应连接；输入动态互连网络的输入端口与芯片管脚驱动电路的第一输入管脚对应连接，输入动态互连网络的输出端口与芯片内核的第一输入端口对应连接。无阻塞网络结构采用递归的方式进行扩张构造，从而相较于现有技术中采用多路选择器实现芯片管脚重映射的方案延缓了交叉点数随入线、出线数增长的速度，进而降低了实现芯片管脚重映射的成本。

Description

一种具有重映射功能的芯片系统及芯片重映射配置系统
技术领域
本申请涉及芯片技术领域，特别是涉及一种具有重映射功能的芯片系统及芯片重映射配置系统。
背景技术
在设计芯片的过程中，研发团队在关于芯片管脚如何排布的问题上往往会进行反复斟酌，需要综合考虑各种应用场景来得到一个比较合理的排布。但是，随着芯片设计技术越来越成熟，芯片的功能越来越复杂，其管脚也越来越多，往往在不同的应用场景下，需要不同的管脚排布。
因此，在芯片制造完成后，如果还可以由软件配置重新映射芯片管脚的排布，那么用户就可以根据自己的应用需求定义管脚，大大提高了芯片的灵活性，同时节省了芯片设计过程中关于管脚如何排布问题的时间。
在现有方案中，主要是使用多路选择器来实现芯片管脚的重映射的。图1为现有技术中的一种具有重映射功能的芯片系统。如图1所示，芯片管脚重映射电路设置于芯片内核101和芯片管脚驱动电路（即I/O驱动电路）102之间，使用多路选择器实现芯片I/O管脚映射，芯片的管脚可以配置为输入或输出，因此有两组多路选择器，一组控制输入的映射，一组控制输出的映射。芯片内核101的任一输出管脚Px_out可以输出到芯片管脚驱动电路102的任意一个管脚PADx ，芯片管脚驱动电路102的任一管脚PADx也可以输入到芯片内核101的任意一输入管脚Px_in。芯片管脚可以由软件配置多路选择器的控制信号来进行重映射。这种使用多路选择器实现芯片管脚重映射的方法，假设有N个管脚需要做重映射，则需要N个N选1的多路选择器，即需要需要N×(N-1)个二选一数据选择器（MUX），所需控制寄存器位宽为N×log2N，其成本代价随着管脚数量的增加成平方次增加。当芯片功能比较复杂，管脚数量比较多时，使用多路选择器的方式实现芯片输入输出（I/O）映射代价太大。
提供一种较低成本的芯片管脚重映射方案，是本领域技术人员需要解决的技术问题。
发明内容
本申请的目的是提供一种具有重映射功能的芯片系统及芯片重映射配置系统，相较于现有采用多路选择器实现芯片重映射的方式降低了成本。
为解决上述技术问题，本申请提供一种具有重映射功能的芯片系统，包括：芯片内核，芯片管脚驱动电路，以及设于所述芯片内核和所述芯片管脚驱动电路之间的第一芯片管脚映射电路；
其中，所述第一芯片管脚映射电路包括输入动态互连网络和输出动态互连网络；所述输出动态互连网络的输入端口与所述芯片内核的第一输出端口对应连接，所述输出动态互连网络的输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；所述输入动态互连网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，所述输入动态互连网络的输出端口与所述芯片内核的第一输入端口对应连接；
所述输入动态互连网络和所述输出动态互连网络均包含无阻塞网络结构。
可选的，所述输入动态互连网络和所述输出动态互连网络均由Benes网络构成。
可选的，所述输入动态互连网络和所述输出动态互连网络均具体为：具有N个输入端口和N个输出端口的第一Benes网络；
所述第一Benes网络中的输入端口和输出端口均连接位宽为1的传输线；N为2的幂次方。
可选的，所述输入动态互连网络和所述输出动态互连网络均具体包括：第二Benes网络和第三Benes网络；
其中，N个所述第二Benes网络对应连接一个所述第三Benes网络，所述第二Benes网络具有K个输入端口和K个输出端口，所述第三Benes网络具有N个输入端口和N个输出端口；所述第三Benes网络的输入端口和输出端口均连接位宽为K的总线；K、N均为2的幂次方。
可选的，所述输入动态互连网络和所述输出动态互连网络均具体包括多组网络结构；
一组所述网络结构包括一个所述第三Benes网络和与所述第三Benes网络对应的所述第二Benes网络。
可选的，在所述输出动态互连网络中，所述第二Benes网络的输入端口与所述芯片内核的第一输出端口对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；
在所述输入动态互连网络中，所述第二Benes网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片内核的第一输入端口对应连接。
可选的，在所述输出动态互连网络中，所述第二Benes网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片内核的第一输入端口对应连接；
在所述输入动态互连网络中，所述第二Benes网络的输入端口与所述芯片内核的第一输出端口对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接。
可选的，还包括：设于所述芯片内核和所述芯片管脚驱动电路之间的第二芯片管脚映射电路；
所述第二芯片管脚映射电路包括输入多路选择器电路和输出多路选择器电路；一个所述输出多路选择器电路的输入端口与所述芯片内核的各第二输出端口对应连接，各所述输出多路选择器电路的输出端口与所述芯片管脚驱动电路的各第二输出管脚对应连接；一个所述输入多路选择器电路的输入端口与所述芯片管脚驱动电路的各第二输入管脚对应连接，各所述输入多路选择器电路的输出端口与所述芯片内核的各第二输入端口对应连接。
可选的，还包括：设于所述芯片内核和所述芯片管脚驱动电路之间的现场可编程逻辑门阵列；
所述现场可编程逻辑门阵列的第一输入端口与所述芯片内核的第三输出端口对应连接，所述现场可编程逻辑门阵列的第一输出端口与所述芯片管脚驱动电路的第三输出管脚对应连接，所述现场可编程逻辑门阵列的第二输入端口与所述芯片管脚驱动电路的第三输入管脚对应连接，所述现场可编程逻辑门阵列的第二输出端口与所述芯片内核的第三输入端口对应连接。
为解决上述技术问题，本申请还提供一种芯片重映射配置系统，包括上述任意一项所述的具有重映射功能的芯片系统，还包括：用于控制第一芯片管脚映射电路中各数据选择器的寄存器状态的上位机。
本申请所提供的具有重映射功能的芯片系统，以互连网络的方式来实现芯片输入输出管脚的映射，采用包含无阻塞网络的动态互连网络代替多路选择器实现重映射功能，针对芯片内核和芯片管脚驱动电路之间的输入信号和输出信号分别设置输入动态互连网络和输出动态互连网络；其中，输出动态互连网络的输入端口与芯片内核的第一输出端口对应连接，输出动态互连网络的输出端口与芯片管脚驱动电路的第一输出管脚对应连接；输入动态互连网络的输入端口与芯片管脚驱动电路的第一输入管脚对应连接，输入动态互连网络的输出端口与芯片内核的第一输入端口对应连接。无阻塞网络结构采用递归的方式进行扩张构造，从而相较于现有技术中采用多路选择器实现芯片管脚重映射的方案延缓了交叉点数随入线、出线数增长的速度，进而降低了实现芯片管脚重映射的成本。
本申请还提供一种芯片重映射配置系统，具有上述有益效果，在此不再赘述。
附图说明
为了更清楚的说明本申请实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的一种具有重映射功能的芯片系统；
图2为本申请实施例提供的第一种具有重映射功能的芯片系统的结构示意图；
图3为本申请实施例提供的一种输出动态互连网络的结构示意图；
图4为本申请实施例提供的一种B[2]结构的结构示意图；
图5为本申请实施例提供的另一种输出动态互连网络的结构示意图；
其中，101为芯片内核，102为芯片管脚驱动电路。
具体实施方式
本申请的核心是提供一种具有重映射功能的芯片系统及芯片重映射配置系统，相较于现有采用多路选择器实现芯片重映射的方式降低了成本。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
实施例一
图2为本申请实施例提供的第一种具有重映射功能的芯片系统的结构示意图。
如图2所示，本申请实施例提供的具有重映射功能的芯片系统包括：芯片内核101，芯片管脚驱动电路102，以及设于芯片内核101和芯片管脚驱动电路102之间的第一芯片管脚映射电路；
其中，第一芯片管脚映射电路包括输入动态互连网络和输出动态互连网络；输出动态互连网络的输入端口与芯片内核101的第一输出端口对应连接，输出动态互连网络的输出端口与芯片管脚驱动电路102的第一输出管脚对应连接；输入动态互连网络的输入端口与芯片管脚驱动电路102的第一输入管脚对应连接，输入动态互连网络的输出端口与芯片内核101的第一输入端口对应连接；
输入动态互连网络和输出动态互连网络均包含无阻塞网络结构。
芯片内核101为芯片的核心逻辑电路。芯片管脚（I/O PAD）驱动电路用于控制芯片输入输出管脚的输入输出工作方式。芯片内核101的输入端口最终连接到芯片管脚驱动电路102的输入管脚上，芯片内核101的输出端口最终连接到芯片管脚驱动电路102的输出管脚上。本申请实施例采用包含无阻塞网络结构的输入动态互连网络实现从芯片管脚驱动电路102的输入管脚到芯片内核101的输入端口的连接，采用包含无阻塞网络结构的输出动态互连网络实现从芯片内核101的输出端口到芯片管脚驱动电路102的输出管脚的连接，在无阻塞网络部分相较于采用多路选择器的方式将节约所需二选一数据选择器的数量。
一个N×N的交换结构若能够实现全排列P(N,N)，则该交换结构是无阻塞的。无阻塞网络结构通常应用于交互机的互连中，主要包括Benes网络、Clos网络及Waksman网络等网络类型。Clos网络为利用小规模纵横开关按照三级互连结构递归构建的多级互连网络。Benes网络是由交换单元连接构成的一种非阻塞性Clos网络特例。Waksman网络在Benes网络的基础上进一步减少了交换单元的数量，其所需的交换单元数据为构成同规格交换结构所需交换单元的下界。故在本申请实施例提供的具有重映射功能的芯片系统中，输入动态互连网络和输出动态互连网络均可以由Benes网络构成。
本申请实施例提供的具有重映射功能的芯片系统，以互连网络的方式来实现芯片输入输出管脚的映射，采用包含无阻塞网络的动态互连网络代替多路选择器实现重映射功能，针对芯片内核和芯片管脚驱动电路之间的输入信号和输出信号分别设置输入动态互连网络和输出动态互连网络；其中，输出动态互连网络的输入端口与芯片内核的第一输出端口对应连接，输出动态互连网络的输出端口与芯片管脚驱动电路的第一输出管脚对应连接；输入动态互连网络的输入端口与芯片管脚驱动电路的第一输入管脚对应连接，输入动态互连网络的输出端口与芯片内核的第一输入端口对应连接。无阻塞网络结构采用递归的方式进行扩张构造，从而相较于现有技术中采用多路选择器实现芯片管脚重映射的方案延缓了交叉点数随入线、出线数增长的速度，进而降低了实现芯片管脚重映射的成本。
实施例二
图3为本申请实施例提供的一种输出动态互连网络的结构示意图；图4为本申请实施例提供的一种B[2]结构的结构示意图。
在上述实施例的基础上，如图3所示，在本申请实施例提供的具有重映射功能的芯片系统中，输入动态互连网络和输出动态互连网络均具体为：具有N个输入端口和N个输出端口的第一Benes网络；
第一Benes网络中的输入端口和输出端口均连接位宽为1的传输线；N为2的幂次方。
在具体实施中，图3仅示出本申请实施例提供的输出动态互连网络，输入动态互联网络与输出动态互连网络结构一致，数据传输方向不同。输入动态互连网络和输出动态互连网络各自均可以采用一个完整的Benes网络，即第一Benes网络。第一Benes网络可以保证芯片内核101的输入输出端口可以任意映射到芯片管脚驱动电路102的管脚上。
分别在芯片内核101的输入输出端口中选取N个端口，在芯片管脚驱动电路102的输入输出管脚中选取N个管脚，需保证N是2的幂次方。通过在该N个端口和N个管脚中设置第一Benes网络来实现映射的全排列，即输出可以是输入的任意组合。记具有N个输入端口和N个输出端口的第一Benes网络为B[N]。
如图4所示，B[2]结构为第一Benes网络的基本单元，具有两种互连状态，一种是直接通过状态，即OUT1=IN1，OUT2=IN2；另一种是交叉通过状态，即OUT1=IN2，OUT2=IN1。B[2]结构可以通过两个二选一数据选择器实现，其需要1bit寄存器控制互联状态，reg_ctrl=0时为直接通过状态，reg_ctrl=1时为交叉通过状态。
由图3可得，一个B[N]结构可以拆成两个B[N/2]结构和N个B[2]结构。B[N/2]结构进一步进行拆分，直到得到基本单元B[2]结构，因此B[N]网络可以通过迭代的方式构建。
由此可以得到，一个B[N]网络=共有(2*log2(N)-1)级，每一级有N/2个基本单元B[2]结构，因此一个B[N]网络一共有：(N*log2(N)-N/2)个基本单元B[2]结构，则所需的二选一数据选择器的个数为N*(2*log2(N)-1)。相较于现有的采用多路选择器的方案，当N≥8时，所需二选一数据选择器的数量有所降低，从而降低了芯片输入输出映射的成本，成本代价从传统方案的O(N2)降低到了O(N×(log2N))。
在控制过程中，通过寄存器配置各个基本单元B[2]结构的控制位，可以完成{IN1...INN}到{OUT1...OUTN}的任意组合映射。寄存器的配置值可以由路由算法得出，该算法只需在上位机中进行计算，而无需在嵌入式程序的运行。
可选的，在芯片内核101和芯片管脚驱动电路102之间可以不仅仅只设置第一Benes网络，例如可以将芯片内核101的输入输出端口和芯片管脚驱动电路102的输入输出管脚分为多组，其中一组由第一Benes网络连接，另外的组由其他Benes网络连接，构成方式可以参考第一Benes网络。这些组之间的管脚无法实现重映射，但可以在组内实现任意端口到管脚之间的重映射。
实施例三
图5为本申请实施例提供的另一种输出动态互连网络的结构示意图。
在上述实施例的基础上，在本申请实施例提供的具有重映射功能的芯片系统中，输入动态互连网络和输出动态互连网络均具体包括：第二Benes网络和第三Benes网络；
其中，N个第二Benes网络对应连接一个第三Benes网络，第二Benes网络具有K个输入端口和K个输出端口，第三Benes网络具有N个输入端口和N个输出端口；第三Benes网络的输入端口和输出端口均连接位宽为K的总线；K、N均为2的幂次方。
考虑到芯片中同一功能或类似功能的管脚往往是排在一起的，往往没有必要建立所有管脚之间的重映射。因此，在本申请实施例中，通过将芯片管脚分为若干组，组内可以任意映射，不同的组之间也可以以组为单位任意映射。
在具体实施中，第二Benes网络和第三Benes网络除了彼此间的连接外，在所在的动态互连网络中具有两种连接形式，即第二Benes网络位于输入侧，或第二Benes网络位于输出侧。
若第二Benes网络位于输入侧，在输出动态互连网络中，第二Benes网络的输入端口与芯片内核的第一输出端口对应连接，一个第二Benes网络的所有输出端口均与对应的第三Benes网络的一个输入端口连接，第三Benes网络输出端口与芯片管脚驱动电路的第一输出管脚对应连接；（如图5所示）
在输入动态互连网络中，第二Benes网络的输入端口与芯片管脚驱动电路的第一输入管脚对应连接，一个第二Benes网络的所有输出端口均与对应的第三Benes网络的一个输入端口连接，第三Benes网络输出端口与芯片内核的第一输入端口对应连接。
若第二Benes网络位于输出侧，则在输出动态互连网络中，第二Benes网络的输入端口与芯片管脚驱动电路的第一输入管脚对应连接，一个第二Benes网络的所有输出端口均与对应的第三Benes网络的一个输入端口连接，第三Benes网络输出端口与芯片内核的第一输入端口对应连接；
在输入动态互连网络中，第二Benes网络的输入端口与芯片内核的第一输出端口对应连接，一个第二Benes网络的所有输出端口均与对应的第三Benes网络的一个输入端口连接，第三Benes网络输出端口与芯片管脚驱动电路的第一输出管脚对应连接。
可选的，在输入动态互连网络和输出动态互连网络中，第二Benes网络可以处于不同的位置，即并不限定第二Benes网络均处于输入侧或均处于输出侧。
如图5所示，以第二Benes网络位于输入侧的输出动态互连网络为例（输入动态互联网络与输出动态互连网络结构一致，数据传输方向不同），选择K×N个芯片内核101的输出端口和K×N个芯片管脚驱动电路102的输出管脚，将之分成N组，每组对应K个输出端口和K个输出管脚，K和N都是2的幂次方。
第二Benes网络由N个B[K]结构（对应芯片101的输出端口{IN1_1...IN1_ K......INN_1...INN_K}）组成，用于实现组内管脚映射，其中每个端口均需要1bit寄存器控制。
第三Benes网络由1个B[N]结构（对应芯片管脚驱动电路102的输出管脚{OUT1...OUTN}）组成，其每个端口均连接位宽为K的总线，用于实现以组为单位的组件管脚映射。
仍以总管脚个数为N（N≥16），每组对应8个端口为例，则共有N/8个输入位宽为1bit的B[8]结构和1个输入位宽为8bit的B[N/8] 结构。N/8个输入位宽为1bit的B[8]结构所需1bit二选一数据选择器的个数为N/8×8×(2×log2(8)-1)=5×N；1个输入输出位宽8bit的B[N/8]结构所需的8bit位宽二选一数据选择器的个数为N/8×(2×log2(N/8)-1)，而1个8bit二选一数据选择器等价于8个1bit二选一数据选择器，故需要1bit二选一数据选择器的个数为N×(2×log2(N/8)-1)。
通过这种分组方式进行映射，相较于实施例二的方案可以进一步减少芯片管脚映射所需的成本。
可选的，在芯片内核101和芯片管脚驱动电路102之间可以不仅仅只设置一组第二Benes网络和第三Benes网络，即输入动态互连网络和输出动态互连网络均具体包括多组网络结构；一组网络结构包括一个第三Benes网络和与第三Benes网络对应的第二Benes网络。其中，不同网络结构中的第二Benes网络和第三Benes网络的形式可以不同，其连接方式均可以参考图5。
实施例四
在上述实施例的基础上，本申请实施例提供的具有重映射功能的芯片系统可以不仅仅设置具有无阻塞网络结构的第一芯片管脚映射电路，还可以包括：设于芯片内核101和芯片管脚驱动电路102之间的第二芯片管脚映射电路；
第二芯片管脚映射电路包括输入多路选择器电路和输出多路选择器电路；一个输出多路选择器电路的输入端口与芯片内核101的各第二输出端口对应连接，各输出多路选择器电路的输出端口与芯片管脚驱动电路102的各第二输出管脚对应连接；一个输入多路选择器电路的输入端口与芯片管脚驱动电路102的各第二输入管脚对应连接，各输入多路选择器电路的输出端口与芯片内核101的各第二输入端口对应连接。
在具体实施中，第一芯片管脚映射电路可以仅对应芯片系统的部分管脚，而其余管脚可以采用如图1所示的多路选择器结构。
实施例五
在上述实施例的基础上，本申请实施例提供的具有重映射功能的芯片系统可以不仅仅设置具有无阻塞网络结构的第一芯片管脚映射电路，还可以包括：设于芯片内核101和芯片管脚驱动电路102之间的现场可编程逻辑门阵列；
现场可编程逻辑门阵列的第一输入端口与芯片内核101的第三输出端口对应连接，现场可编程逻辑门阵列的第一输出端口与芯片管脚驱动电路102的第三输出管脚对应连接，现场可编程逻辑门阵列的第二输入端口与芯片管脚驱动电路102的第三输入管脚对应连接，现场可编程逻辑门阵列的第二输出端口与芯片内核101的第三输入端口对应连接。
在具体实施中，第一芯片管脚映射电路可以仅对应芯片系统的部分管脚，而其余管脚的重映射功能采用现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）实现。
实施例六
上文详述了具有重映射功能的芯片系统对应的各个实施例，在此基础上，本申请还公开了与上述具有重映射功能的芯片系统对应的芯片重映射配置系统。本申请实施例公开的芯片重映射配置系统可以包括上述任意一项实施例提供的具有重映射功能的芯片系统，还包括：用于控制第一芯片管脚映射电路中各数据选择器的寄存器状态的上位机。
上位机通过路由算法计算得到芯片管脚映射的目标组合所对应的第一芯片管脚映射电路中各数据选择器的寄存器状态，从而实现对第一芯片管脚映射电路中各数据选择器控制，进而实现芯片系统的重映射。
以上对本申请所提供的一种具有重映射功能的芯片管脚电路及芯片进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。
还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包 括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种具有重映射功能的芯片系统，其特征在于，包括：芯片内核，芯片管脚驱动电路，以及设于所述芯片内核和所述芯片管脚驱动电路之间的第一芯片管脚映射电路；
其中，所述第一芯片管脚映射电路包括输入动态互连网络和输出动态互连网络；所述输出动态互连网络的输入端口与所述芯片内核的第一输出端口对应连接，所述输出动态互连网络的输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；所述输入动态互连网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，所述输入动态互连网络的输出端口与所述芯片内核的第一输入端口对应连接；
所述输入动态互连网络和所述输出动态互连网络均包含无阻塞网络结构。
2.根据权利要求1所述的芯片系统，其特征在于，所述输入动态互连网络和所述输出动态互连网络均由Benes网络构成。
3.根据权利要求2所述的芯片系统，其特征在于，所述输入动态互连网络和所述输出动态互连网络均具体为：具有N个输入端口和N个输出端口的第一Benes网络；
所述第一Benes网络中的输入端口和输出端口均连接位宽为1的传输线；N为2的幂次方。
4.根据权利要求2所述的芯片系统，其特征在于，所述输入动态互连网络和所述输出动态互连网络均具体包括：第二Benes网络和第三Benes网络；
其中，N个所述第二Benes网络对应连接一个所述第三Benes网络，所述第二Benes网络具有K个输入端口和K个输出端口，所述第三Benes网络具有N个输入端口和N个输出端口；所述第三Benes网络的输入端口和输出端口均连接位宽为K的总线；K、N均为2的幂次方。
5.根据权利要求4所述的芯片系统，其特征在于，所述输入动态互连网络和所述输出动态互连网络均具体包括多组网络结构；
一组所述网络结构包括一个所述第三Benes网络和与所述第三Benes网络对应的所述第二Benes网络。
6.根据权利要求4所述的芯片系统，其特征在于，在所述输出动态互连网络中，所述第二Benes网络的输入端口与所述芯片内核的第一输出端口对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接；
在所述输入动态互连网络中，所述第二Benes网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片内核的第一输入端口对应连接。
7.根据权利要求4所述的芯片系统，其特征在于，在所述输出动态互连网络中，所述第二Benes网络的输入端口与所述芯片管脚驱动电路的第一输入管脚对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片内核的第一输入端口对应连接；
在所述输入动态互连网络中，所述第二Benes网络的输入端口与所述芯片内核的第一输出端口对应连接，一个所述第二Benes网络的所有输出端口均与对应的所述第三Benes网络的一个输入端口连接，所述第三Benes网络输出端口与所述芯片管脚驱动电路的第一输出管脚对应连接。
8.根据权利要求1所述的芯片系统，其特征在于，还包括：设于所述芯片内核和所述芯片管脚驱动电路之间的第二芯片管脚映射电路；
所述第二芯片管脚映射电路包括输入多路选择器电路和输出多路选择器电路；一个所述输出多路选择器电路的输入端口与所述芯片内核的各第二输出端口对应连接，各所述输出多路选择器电路的输出端口与所述芯片管脚驱动电路的各第二输出管脚对应连接；一个所述输入多路选择器电路的输入端口与所述芯片管脚驱动电路的各第二输入管脚对应连接，各所述输入多路选择器电路的输出端口与所述芯片内核的各第二输入端口对应连接。
9.根据权利要求1所述的芯片系统，其特征在于，还包括：设于所述芯片内核和所述芯片管脚驱动电路之间的现场可编程逻辑门阵列；
所述现场可编程逻辑门阵列的第一输入端口与所述芯片内核的第三输出端口对应连接，所述现场可编程逻辑门阵列的第一输出端口与所述芯片管脚驱动电路的第三输出管脚对应连接，所述现场可编程逻辑门阵列的第二输入端口与所述芯片管脚驱动电路的第三输入管脚对应连接，所述现场可编程逻辑门阵列的第二输出端口与所述芯片内核的第三输入端口对应连接。
10.一种芯片重映射配置系统，其特征在于，包括权利要求1至9任意一项所述的具有重映射功能的芯片系统，还包括：用于控制第一芯片管脚映射电路中各数据选择器的寄存器状态的上位机。
CN202110666225.0A 2021-06-16 2021-06-16 一种具有重映射功能的芯片系统及芯片重映射配置系统 Active CN113114220B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110666225.0A CN113114220B (zh) 2021-06-16 2021-06-16 一种具有重映射功能的芯片系统及芯片重映射配置系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110666225.0A CN113114220B (zh) 2021-06-16 2021-06-16 一种具有重映射功能的芯片系统及芯片重映射配置系统

Publications (2)

Publication Number Publication Date
CN113114220A true CN113114220A (zh) 2021-07-13
CN113114220B CN113114220B (zh) 2022-03-29

Family

ID=76723570

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110666225.0A Active CN113114220B (zh) 2021-06-16 2021-06-16 一种具有重映射功能的芯片系统及芯片重映射配置系统

Country Status (1)

Country Link
CN (1) CN113114220B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113986799A (zh) * 2021-11-12 2022-01-28 上海威固信息技术股份有限公司 一种基于fpga的数字引脚动态复用方法及装置
CN115656786A (zh) * 2022-12-09 2023-01-31 北京紫光芯能科技有限公司 一种芯片检测方法及装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101014012A (zh) * 2007-02-02 2007-08-08 华为技术有限公司 Benes网络及其变长分组分发方法及设备
CN106330481A (zh) * 2015-06-17 2017-01-11 深圳市中兴微电子技术有限公司 一种数据重排方法及装置
CN110568560A (zh) * 2019-07-24 2019-12-13 浙江大学 一种基于Benes结构且具有均衡损耗的大规模光开关拓扑阵列芯片实现方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101014012A (zh) * 2007-02-02 2007-08-08 华为技术有限公司 Benes网络及其变长分组分发方法及设备
CN106330481A (zh) * 2015-06-17 2017-01-11 深圳市中兴微电子技术有限公司 一种数据重排方法及装置
CN110568560A (zh) * 2019-07-24 2019-12-13 浙江大学 一种基于Benes结构且具有均衡损耗的大规模光开关拓扑阵列芯片实现方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113986799A (zh) * 2021-11-12 2022-01-28 上海威固信息技术股份有限公司 一种基于fpga的数字引脚动态复用方法及装置
CN113986799B (zh) * 2021-11-12 2023-11-03 上海威固信息技术股份有限公司 一种基于fpga的数字引脚动态复用方法及装置
CN115656786A (zh) * 2022-12-09 2023-01-31 北京紫光芯能科技有限公司 一种芯片检测方法及装置

Also Published As

Publication number Publication date
CN113114220B (zh) 2022-03-29

Similar Documents

Publication Publication Date Title
CN113114220B (zh) 一种具有重映射功能的芯片系统及芯片重映射配置系统
US6696917B1 (en) Folded Clos architecture switching
US10979366B1 (en) Optimization of multi-stage hierarchical networks for practical routing applications
EP3844884B1 (en) Tiled switch matrix data permutation circuit
JP4804829B2 (ja) 回路
US10412025B2 (en) Fast scheduling and optmization of multi-stage hierarchical networks
CN109445752B (zh) 一种并行计算的系统
JPH06501831A (ja) 非線形転送モードスイッチング構成
WO2011047368A2 (en) Vlsi layouts of fully connected generalized and pyramid networks with locality exploitation
US7924052B1 (en) Field programmable gate array architecture having Clos network-based input interconnect
US8415976B1 (en) Optimized interconnection networks
US5245458A (en) Optical interconnect networks
US20080162732A1 (en) Redundant Network Shared Switch
Narasimha A recursive concentrator structure with applications to self-routing switching networks
CA2037732C (en) Matrix sorting network
JP4904497B2 (ja) 多段スイッチの制御回路
US6429681B1 (en) Programmable logic device routing architecture to facilitate register re-timing
Wang et al. Design and implementation of fault-tolerant and cost effective crossbar switches for multiprocessor systems
US20220209975A1 (en) Multifunctional data reorganization network
JP3471628B2 (ja) 書き換え可能な論理回路およびラッチ回路
WO2008031851A1 (en) Methods for hardware reduction and overall performance improvement in communication system
JP4914423B2 (ja) 相互接続構造体および論理回路装置
US9362918B2 (en) Programmable interconnection device
US6972600B2 (en) Base element for a multiplexer structure and corresponding multiplexer structure
Yang et al. Routing permutations with link-disjoint and node-disjoint paths in a class of self-routable networks

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant