JPH06501831A - 非線形転送モードスイッチング構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称 非線形転送モードスイッチング構成 発明の詳細な説明 造を有し、かつ同報通信（ｂｒｏａｄｃａｓｔ）が可能な非線形転送モード（Ａ ＴＭ）スイッチング構成に関するものである。これは、技術の改善により、論理 処理に変更を加える必要な（、より小型かつ安価に製造することができる。これ は、基本的には動作中は同期しており、内部帯域は切り換えられる帯域の単に二 倍でしかない。

これより本発明を、例にしたがって、添付図面を参照に説明するが、ここで、 第１図は、公知のＡＴＭスイッチの概略図である。

第２図は、本発明によるＡＴＭスイッチの概念図である。

第３図は、本発明によるＡＴＭスイッチの概略図である。

第４図は、マルチキャスト（ｍｕｌｔｉｃａｓｔ）動作のための、順方向転送記 憶部の使用を示す。

第５図は、点対多点接続用の、基本的連続ボート動作を示す。

第６図は、本発明のスイッチのデータ面の概略図である。

第７図は、本発明のＡ　Ｔ　Ｍスイッチの概念図である。

第８図は、第７図のスイッチのコアの概略図である。

第９図は、１６５Ｍ技術を用いたスイッチの物理構造の概略表現である。

第１０ａ、１０ｂ及び１０ｃ図は、図７のスイッチに用いられる、スイッチ構成 の例を示す。

第１１図は、別のスイッチ構成の概略図である。

第１２図は、本発明による巨大スイッチ用の制御面の概略図である。

第１３図は、第７図に示したようなスイッチのための中央制御部の概略図である 。

第１４図は、回転子ＡＳＩＣのための可能な構成を示す。

第１５図は、中央データスイッチＡＳＩＣのための可能な構成を示す。

第１６図は、中央制御メモリ管理ＡＳ’ＩＣのための可能な構成を示す。

第１７図は、中央ボート制御ＡＳＩＣの該略図を示す。　′第１８図は、タイム スロット管理ＡＳＩＣの動作の概略図を示す。

第１９図は、周辺ボート支援ＡＳＩＣのブロック図を示す。

第２０図は、ＲＸポートＡＳＩＣのための可能な構成を示す。

第２１図は、ＴＸボートＡＳＩＣのための可能な構成を示す。

第２２ａ及び２２ｂ図は、順方向転送記憶部を概略的に示す。

次の３つの定義がこの明細書では用いられる。

ａ）点対点：（Ｐ：Ｐ）１つの入力ポートから１つの出力ボートのみに行く接続 。

ｂ）点対多点：　（Ｐ：ＭＰ）１つの入力ポートから来て、出力ボートの多く（ 全ての可能性もある）に行く接続。

Ｃ）点対少数点：　（Ｐ：ＦＰ）１つのボートから来て、最−大３．つ−の一別 −の一ボーーート４こ一行、べＩ妾続、−０１、紹介 最初に、ＡＴＭスイッチ構造物の機能について考える（第２章）。高速同期回路 スイッチ技術を用いると、この設計の鍵となる領域では、高性能スイッチをどの ようにして実施することができるかが、示されている。このスイッチの性能は、 「理想的なＪ　ＡＴＭスイッチのそれを比較され、得られた高性能の真の測定を 与えた。このスイッチの形状は、その内部動作の予測性のために、制御、管理及 び保持が非常に簡単となっている。

３状態構造は、入力キューイング（ｑｕｅｕｉｎｇ）、中央ルーティング（ｒｏ ｕｔｉｎｇ）及び出力キューイングを含むスイッチのために用いられるもので、 これは時間−空間一時間構造である。特定の仮想接続を支持する全ての経路に対 して固定の遅れがあるという事実のため、動的可変ルーティングを、ルーティン グ段階において用いることができる。時間領域を使用して、種々の中央ルーティ ングを設けるのである。

上述のスイッチは、英国特許出願番号第ＧＢ２２２４４１７Ａ号、０Ｂ９０１９ ３４．０号、及びＣＢ９１０３７５９．８号、並びにＩ　５Ｓ９０において提出 された論文Ａ６．１「同期ＡＴＭスイッチング構造物」及び第２回ＩＥＥ通信に ついての会議において提出されここに参考として組み込まれた、「デジタルスイ ッチングアーキテクチャにおける前進」に、記載されているスイッチと類似性を 育する。

本発明によれば、複数の並列データ切り替え面と並列制御面とを備え、各面は等 しい数の入力ポートと出力ボートと、各入力ポートをいずれかの出力ボートに切 り変えるための中央スイッチングユニットとを有し、更に前記中央スイッチング ユニット上の単一タイムスロットからのデータ゛　を、点対多点動作において複 数の出力ボートに接続するよ　゛うにした手段を備えた、ＡＴＭ通信スイッチが 提供される。

好ましくは、前記スイッチは、セルアドレスに関する常用を記憶するための多点 メモリと、多点セルのために記憶部を追加する順方向転送記憶部とを備えている 。

２、Ｉ！となる原理 本スイッチの詳細を記載する前に、この章ではい（つかの鍵となる原理を上げて おく。

ａ）　本スイッチは、可変セルルーティングを用いて、各セルに対して、それが 到達した際に、コアを横切る経路を見つける。コアを横切るタイミングは一定で あり、これは、セルシーケンスの保全性を確実に保持するものである。可変セル ルーティングは、動的帯域の変化を可能とし、更に低セル損失率を保証するのも 肋げろ。

ｂ）本スイッチは、各セルを、６４ビツトの並列ストリームで送出し、制御スト リームによって管理する。

Ｃ）本スイッチは、外部インターフェースと比較すると比較的低速な並列論理処 理によって、全体的に判断を下すものである。これによって、６００Ｍの技術を 必要とせずに、６００Ｍ以上の速度の外部インターフェースを支援することがで きる。判断処理は、簡単に不良発見を可能とすると共に、１：１及び１：Ｎの冗 長ボートに対する高速切り換えも可能とする。

ｄ）本スイッチは、単一段スイッチ（ある付加的な固定遅れを伴うて）として振 るまい、これは、それに非常に低いセル損失率、低いジッタ、及び低い遅れを与 える。

ｅ）本スイッチは、単一段出力キューＡＴＭスイッチとして、振舞う。これは、 外部ボートの容量の２倍の中央空間ルーティング容量を育し、入力から出力キュ ーへセルを引渡す。流れ制御を応用してこの空間ルーティングにアクセスを得る ようにすることによって、障害やセルの損失が全（なく、非常に良好な性能を得 ることができる。

ｆ）本スイッチは、１６ポートの小さなスイッチから１００００ボートを優に越 すものまで、マルチキャスト構成に成長するものである。１つの構成から別のも のへの成長は、−既一存Ｊ７１−ま−た４−は−新−し−い−セールーを一知う −こ−と−な−り、−一迷←成ヒす−るーこ−ど〒が−できる。

ｇ）本スイッチは、非常に技術から独立している。本スイッチは、発展し、技術 が向上するにつれ、より高い価格効果を得ることができる。

ｈ）本スイッチは、中央空間ルーティング機能から全てのボートへの多数接続の ためのファンアウト（ｆａｎ　ｏｕｔ）を行なうことができる。

ｉ）本スイッチは、ボートをコアに連接することにより、いかなるデータ速度の ボートでも扱うことができ、１５０Ｍ、６００Ｍ、２．４Ｇ、、６Ｇ、、、個の ボートを、コア設計を変更することなく、支援することができる。

３、　スイッチングの原理及び必須事項３．１　必須事項 以下の必須事項を、公衆（または個人）ネットワークの発展に相応しい完全な機 能性を有するＡＴＭスイッチに対して・、応用することとする。

３．１．１　スイッチコアに関連した必須事項ａ）１５０Ｍ（または同等物）に お０て、８から４０００までのボートのサイズ。

ｂ）大きなサイズの範囲にわたって経済的である。

Ｃ）サービスの中断及び再ケーブル敷設のない成長。

ｄ）１５０Ｍから６００Ｍまたは２２．４Ｇボートまでの遷移に対して、構造変 化がない。

ｅ）１５０Ｍ、６００Ｍ及び２．４Ｇボートの任意の混合。

ｆ）各々６００Ｍ以上の、仮想チャンネル、仮想経路帯域容量。

一１ｇ）−同一報道、信−４及−びマルーチーキーヤースート−←ｍ　ｕ−１− ｔ−ｉ−ｃ−ａ−ｓ　ｔＪ用途のための、スイッチを横切るファンアウト（ｆａ ｎ−ｏｕｔ）接続。

ｈ）単一の出立ポート、即ち多数のＶＣ８への、ファンアウト接続。

ｉ）フィードバックを備えた同報通信用途のための、ファンイン（ｆａｎ−４ｎ ）接続。

ｊ）バーストトラフィック及び等価でない負荷には、不感である。

ｋ）全ての接続形式、接続設定及び接続帯域変更の双方に対して仮想的に障害が ない。

１）−ヘッダ内のＣＬＰビット 一ヘッダ内のペイロード型領域 一仮想経路識別子（ＶＰ　Ｉ）／仮想チャンネル識別子（ＶＣＩ）優先順位 に基づいたセル損失優先順位。

ｍ）高信頼性及び可用性。

ｎ）低い固定遅れ（１０ミリ秒程）。

０）低い遅れジッタ（単一段スイッチに近い）。

ｐ）低いセル損失確率（８０％負荷、各入力において、ベルヌーイ分布トラフィ ック、一様負荷分布で、２Ｅ−１０以下）。

３．１．２　制御態様 ａ）既存の接続に対する、中断を伴わない、帯域の動的変化 ｂ）ペイロード型の柔軟な処理。

Ｃ）少なくとも一千万ＢＨＣＡの制御スループット。

ｄ）不良後のルーティング表等の復元。

ｅ）ヒツトレススイッチの保護／再構成（目的としてであり、必須事項ではな〜 ））。

ｆ）制御ソフトウェアに対する統計の提供。

−ＶＰＩ：ＶＣＩについてのセルカウント。

−セルの損失 一違反の取り締まり ′−トラフィック形状の情報 −へラダエラー制御領域（ＨＥＣ）エラー−補正−へラダエラー制御領域（ＨＥ Ｃ）エラー−セル廃棄−等 ｇ）トラブフィック通過中、全ての保守活動を行なう。

３、ｉ　３アクセスユニツト（ブロードバンド）に関連する必須事項 ａ）外部ＡＴＭインターフェースニ ーＳＤＨ，５ＯＮＥＴ、（ＶＣ−４、ＶＣ−４，４ｃ。

ＶＣ−４，１６ｃ、、、、）。

−プレレオクロナス（ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ）（１，５Ｍ、２Ｍ、３４ Ｍ、４５Ｍ、１　４０Ｍ）ｂ）交換終了に対するｌ：１スペアリング（ｓｐａｒ ｉｎｇ）；目標は切り換え時間なし。

Ｃ）交換終了に対する１：１スペアリング；目標は２０ｍ５以下の切り換え。

ｄ）目標として、１００％の不良検出能力。

３．２ＡＴＭスイッチの機能 ＡＴＶスイッチの機能は、図１に示し、以下に記載するように、３つの主な構成 要素に分解することができ、いかなるスイッチの設計でも、各機能の１つ以上の インスタンスを育することになる。

ａ）入来する回路識別を、出立する回路識別及びボート番号に変換する、各ポー ト上のヘッダデコーダ。このユニットは、その取決めたトラフィックレベル限度 に対する、特定の回路の利用を監視することもでき、必要であれば、他の通過中 のトラフィックに打撃を加え得るスイッチの再負荷を回避するために、セルを破 棄する。

ｂ）ヘッダデコーダユニットによって得られる物理ポートルーティング情報にし たがった、入来ポートから出立ポートへのデータセルの転送。これは、本質的に 空間ルーティング機能である。

Ｃ）ルーティング機能によって、指定された出立ポートのトラフィックストリー ムへ伝送されるセルを、統計的に多重化する。出立ストリームの容量を越えた、 トラフィック内のピークによって、いくつかのセルを順番待ち（ｑｕｅｕｅ）さ せる必要が生じる。この出立多重化及び順番待ち機能は、示した同期回路におけ るタイムスイッチの動作に例えられるが、時間領域にお番する仮想回路の前もっ て定義した循環的割り当てには従わない。

４、既存のＡＴＭスイッチ製造物 現行のスイッチの動作を記載する前に、既存の設計がルーティング及びキューイ ング機能を実施する方法について、思い起してみる。

ルーティング機能は、空間ルーティングネットワークによって実施され、回路ス イッチネットワークのそれと似ており、また、英国出願第ＧＢ９１０３７５９． ８に記載されているように、バスまたはリング上の時間領域を利用することもで きる。大きなスイッチでは、時間多重バスの単一点相互交換媒体は、実際の搭載 制限をすぐに超過してしできる。最も直接的な方法は、各出力ボートに対して、 専用のＦＩＦＯ型記憶部を育することである。実際では、空間ルーティング機能 及び出力キューイング要素は、多数の入力ポートからの同時転送に対処すること ができず、また出力キューは、入力ポートに反映される。また、特に時間領域を 利用してそのスイッチング動作を達成する場合、空間ルーテング機能内で順番待 ちすることもできる。出力キューがスイッチに反映される場合、幾つかのキュー に１つの記憶部を共有させることによって、節約することができる。ルーティン グとキューイングの両方を行なって小型ＡＴＭスイッチを形成する装置を設計す ることができ（英国出願第０８９０１９３４．０号に記載されているように）、 これはネットワーク構成内に配置して、大きなスイッチを設けるようにすること ができる。

ルーティング機能がスイッチの全負荷を同時に１つの出力に伝達するのでないな ら、ある形状の競合解決が必要となるか、或いは中間キューを設けなければなら ない。一般的に、ＡＴＭスイッチは、仮想回路にのみ、内部的に１つの道を進ま せ、セルの連続保全性を保持しようとする。同様に、ネットワークレベルでも、 セルの固定されたルーティングがある。

ＡＴＭスイッチの固有のキューイング機能を短縮或いは削除するような、−巧妙 なスイッチの設計は不可能であり、高いピーク遅れ値やセルの損失をも、結果的 に生じることになりかねない（実際のキューサイズの限界によって制約される） 。ＡＴＭスイッチの設計の作業は、第１図に示した機能的ルーティング及び出力 キューイングモデルにおける、性能の劣化について、定義すべきである。

５、本ＡＴＭスイッチの原理 いくつかのＡＴＭスイッチは、同期回路スイッチと類似点があるが、予測不可能 なトラフィックパターンが、動的な変化に対処できる構造を要求する傾向にある 。本発明のスイッチは、同期回路スイッチと非常に近い連係を保持しており、Ａ ＴＭスイッチ設計の既存の集合には直接入り込んではいない。

本スイッチは、機能的ＡＴＭスイッチモデルに緊密な近似を達成する。これは、 主として第１図に包含されている「出力キュー」アーキテクチャを基本としてい る。

中心的な狙いは、スイッチの「コア」部分を最少化して、効率的に大きなサイズ の構築を可能とし、そして１つのキューイング段階を有することによって、最適 な性能を提供することである。

標準的出力キュー構造の問題は、各出力キューに対して非常に高いファンイン容 量を必要とすることである。１つの解決法は、い（つかの出カキニーを共に集合 させて、多　数のアクセスを共有し、得られる統計的利得効率を改善するように することである。

本発明のスイッチの設計においてとられる方法は、フロー制御を導入してルーテ ィング機構に要求される容量を制限することである。このフロー制御は、入力ポ ートとコアとの間に応用し、（小さな）入力キューに対する要求並びに各出力に おけるそれらに到達する。コアは、セルを出力キューに規則的にダンプする。即 ち、コアと出力との間にはフロー制御がな〜１のである。

大きなスイッチに対して、過度なスループブトの要求が、単一の集中型フロー制 御構造に、なされることがある。これは、並列に動作する多くの同一機構を用い ることによって、回避される。２５６ボートスイツチの一例が、第２図に示され ており、ここでは、１８個の中央クロスポイント面が、各々１つのセルを各出力 に転送することができる。

各面は、全ての入力から全ての出力へのアクセスを育しており、したがって全ト ラフィックのかなりの量を扱っているのである。

一見、異なる中央記憶素子を用いてセルを１つの仮想回路に転送したら、セルン ーケンスの保全性は失われるように思える。これは、入力及び出力中央段アクセ ス時間を、ステップ状に回転させることによって、防止されるので、中央段には 一定の記憶遅れがある。異なる入力対出力ポートの組み合わせが、コアル−ティ ング機能により、異なる固定遅れをもつことになるが、いずれか２つのボートが 常に同−遅れを有することになる。

設計全体は、Ｔ−８−Ｔ回路スイッチに例えることができる。ルーティング機能 は、セルを順番待ちさせないが、中央空間スイッチのように、作用する。入力及 び出力キューは、時間スイッチング段に等しくすることができる。ルーティング スイッチを回路スイッチングにおけるように固定することはできないが、セルが 入力ポートに到達する際、変動するトラフィック要求を運ぶために動的でなけれ ばならない。

非ブロツク３段回路は、中央ステージを横切るトラフィック搬送能力の２倍を必 要とする。この容量の同じ２倍が、このスイッチ内に存在する。経路設定におけ る回路スイッチにおいて、中央スイッチング素子を横切って追跡して、要求され た回路を接続するための自由な入力及び出力を有するものを見つけることが必要 である。このスイッチは、ルーティングトラフィックについてのと同様な原理で 動作するが、この場合１つのセルがある入力ポートに到達する毎に、追跡しなく てはならない。

各入力ポートキューは、全ての中央ルーティング素子へのアクセスを有する。一 方、各中央ルーティング素子は、出力ボートキ二−毎に、トラフィックを放出す ることができる。各中央スイッチ素子は、したがって、全トラフィック負荷のあ る割合を担うことができ、いかなる所望の空間ルーティング動作をも実行するこ とができ、る。中央素子へまたはそこからのアクセスは、循環タイミングを基に 、行なわれる。

各タイミングサイクル中、各入力ポートは、１つのセルを、中央記素子毎に送る ことができる。各中央膜要素は、バッファ内に、各出力ポートに対して１つのセ ルを保持することができる。中央要素から出力キューへのセルの転送は、タイミ ングサイクルの中で前もって定義された時間に起こる。セルは中央記憶素子で記 憶遅れを被るが、各出力ポートに対して単一のセルバッファにロードするために は、入力ボートから１つのセルしか受け入れることができないので、キューイン グは不可能である（点対点トラフィックに対して）。

記憶されたセル全てを運ぶのに常に十分なハイウェイ容量があるので、中央段と 出力キューとの間にフロー制御は不要である。

一旦出力ボート用バッファが中央スイッチ内で満杯にあると、セルが出力ボート キューに転送されることによってそれが空になるまで、別の入力ボートはそれを 用いることができない。入力ボートは、それらが中央段要素内で必要とする出力 ボートバッファの状態について質問することができる。この要求は、セルの転送 に先だってパイプライン状に行なわれ、中央段から応答が返送される時間が得ら れる。スイッチの性能を向上させるために、一度に１つ以上の中央段セルの状態 を要求することができる。これは、入力キューを多（の方向に向けさせる効果が あるが、転送のために選択されるのは１つのセルだけである。

５、　１　内部フロー制御プロトコル 基本的なプロトコルの原理を説明するために、点対点接続の挙動を最初に考える 。

５．１．１　点対点接続 各ボートは、回転中の中央スイッチの各々を回って質問するものであり、特定の 目的地にセルを送るための空間が当該中央スイッチ内にあるかを尋ねる能力を有 する。空間があれば、中央スイッチは肯定的承認を与え、ボートはそのセルを中 央スイッチに与える。

すると、データが並列に中央段に送られる。これに続いて、そのセルが出力ポー トに転送される。基本的なシーケンスを第４図に示す。

このシーケンスは、最初の質問が阻止され、そして２番目の質問が受け入れられ たことを示している。実際には、異なる目的地に対して多くの質問が成され、入 力キューを多くの方向に向けさせることができる。

５．１．２　点対多点接続 上述の基本的シーケンスは、点対点接続に用いられるものである。

しかしながら、これは、１つの点を数個の点に接続する（１：２または１：３の ような）場合にも用いることができる。これらの場合には、質問は２つまたは３ つのボートに１つのセルを送るように要求することができ、中央段は効果的にそ れを展開する（ｆａｎ　ｏｕｔ）＊中央スイッチを代りに用いなければならない 。セル転送シーケンスを変更して多数のコピーを、中央スイッチからそれを必要 とする各出力ポートに、送るようにすることができる。

これに対する１つの例外が、単一出力ボート上で、接続をＶＰＩ：ＶＣＩ以上に 展開しなければならない場合である。別の観点では、多点接続は、典型的に、各 ボート上に異なる出立ＶＰＩ：ＶＣＩ値を必要とする。これらの要求を満たすに は、出力周辺でセルを複製しヘッダを再変換すればよい。これがどのように与え られるかは、周辺ボートに関する章に記載されている。これは、スイッチコアに は何の影響も与えない。

１つの質問には、非常に少ない、例えば３つのアドレスを記述するためには十分 な空間がないので、各中央ステージには多点メモリを用いる必要がある。これは 、所与のｒチャンネル」に関連するアドレスを記録する。このチャンネルはｖＰ ＣまたはＶＣＣと一致するが、その必要はない。指示及びアドレスのために用い られる質問の代りに、今度は「アドレス」空間を用いて、多点ｒチャンネル」を 指示するのに用いる。これは多点メモリ内で調べることができる。

５．１．２．１　順方向転送記憶部の使用中央スイッチング要素は、多点接続で は、必要な全てのホード用に空のバッファを有していないことがある。このよう な中央段を待つのは長時間かかる。したがって、マルチキャストセルは、第２２ 　（ａ）及び２２　（ｂ）図に示すような順方向転送空間に記憶する。

主「ランク」内に空のバッファがあるようなボートについては、セルが点対点セ ルとして、現在の中央サイクルにおいて転送される。最初の順方向転送「ランク 」内に記憶されているそのようなセルは、次の動作サイクルを待たなければなら ないが１一方高い「ランク」内のものは対応するサイクル数だけ待たなければな らない。

中央テーブルがユニット内に保持されて、どのランクが各ボートに対して満杯か を、及びそのボート／ランクに対応するセル記憶位置を記録するようにしている 。

セルは、常に出力ポートに対して最も低いランクに書き込まれる。したがって、 単一の多点セルは、ボートＡの主ランク、ボートＢの最上ランク、及びボートＣ の中央ランクに配置することができる。

セルが各出力ポートに順番に転送されるにつれ、セルの各ランクは、サイクル毎 に１回「前進」する。

点対点セルは、順方向転送設備を用いることは許可されていないので、第１ラン クが空の時にのみ受け入れられる。

第１セルが３サイクルまでの遅れを伴うのに対して第２セルは全く遅れないので 、この技術によって、出力ポートに到達した時、マルチキャストトラフィックの 順番が狂うことがあり得る。しかしながら、余分な遅れ量は解っており、出力ポ ートは、中央スイッチ内で待つ必要がなかったマルチキャストセルのタイミング を取り直すことによって容易に補償できる。したがって、全体的な遅れは一定の ままである。これについては、周辺ボートに関する章で更に論じられる。

順方向転送「ランク」の数は、シミュレーシロンから得る必要があるが、これは 、本方法を複雑にするものではない。量子化（ｑｕａｎｔｉｆｙｉｎｇ）が必要 なだけである。マルチキャスト接続の遅れは、常に中央段に設定された遅れる可 能性のある最大サイクル数に反映されるので、過度なランクの使用は、多点接続 用の固定遅れ要素に、悪影響を及ぼすことになる。

５．１．２．２　非常に広いファンアウト接続、例えばケーブルテレビシロンの ような、サービスの筋書きでは、スイッチの出力ボートの殆ど（全てではないに しても）にアドレスする、点対多点接続がある。このようにスイッチされている 「同報通信」セルは、それより狭い「マルチボート」セルよりも、更に富い妨害 の確率がある。

これを軽減するための、１つの可能性は、順方向転送の最上ランクの使用を制限 して、この空間を非常に広い（同報通信）接続のためのみに用いるようにするこ とであう。

この文脈で「同報通信」が構成するものは、異なる管理や場所が異なる基準を育 するように、恐ら（プログラムされなければならな〜Ｔであろう。

この技術は、同報通信についてなされる節約が多点セルの制限となるような、多 点に対する妨害と、同報通信接続との間の妥協を許すものである。

５．１．２．３　順方向フロー制御 最上ランクが、同報通信セルのために確保された場合、別の同報通信トラフィッ クを発生するボートがその容量を占領する可能性があるので、入力ボートは多数 の多点セルの転送が困難になることがある。ここで、入力キューが、このボート に望まれるよりも大きくなる可能性がある。

入力キューがプログラムされた長さに達した時、入力ボートは、「順方向浮遊フ ロー制御」ビットを、尋ねられた「質問」にセットする。このビットは、中央段 に、マルチポイントセルを同報通信セルとして扱うように命令し、順方向転送記 憶の「最上ランク」にアクセスすることを許す。

５．１．２．４　遅延経済性 最上ランクが同報通信セルに制限されている場合、マルチポイントセルな再タイ ミングする再の遅れを考慮する必要はない。これは、より狭いマルチポイントセ ルにより遅れ特性を与え、再タイミング装置に必要な容量を減少させる。

勿論、順方向フロー制御を用いれば（マルチポイントセルに最上ランクへのアク セスを許可する）、この経済性を　′達成することはできない。

５．１．２．５　点対少数点 上述のように、■＝２または１：３接続上のトラフィックの場合、スイッチコア 内に多点テーブルを設置する必要な（、スイッチすることができ、点対点セルに 関してはｒ主うンク」内のみで動作することができる。

しかしながら、これらのセルにも順方向転送の使用を可能にし、それらの妨害確 率を低減することは、完全に可能である。これらは０ずれかの方法で受け入れら れる高い確率があるが、妨害の可能性がより高い小さなスイッチ（１６，３２ボ ート）では価値があるかもしれないが大きなスイッチにおいても価値があるかは 、疑わしい点である。

５．１．３　プロトコルの概要 点対点接続は、一定の遅れを有するフロー制御中央段を介して、入力から出力ボ ートに送られる。

点対多点接続は、中央段において展開され、少数の別個の遅れがかかる。これら は出力ボートにおいて、容易に再度シーケンスを組むことができる。

点対少数点接続は、フロー制御中央段を介して入力から出力ボートに送られ、そ こでそれらは展開される。これらには点対点トラフィックと同じように、一定の 遅れがある。

５．２　中央スイッチの基本概念 中央スイッチの動作をより詳細に説明するために、制御の挙動と、データ面を試 験する。７つのデータ面があるが、これらはすべて同じことを行なうので、第５ 図では１つのみが示されている。

データ面では、１６の入力及び出力は、時間をずらしながら行なわれる。各４ク ロック期間毎に、１６個の６４ビツトシフトレジスタの１つが、満杯になり、そ の６４ビツトがセル記憶部に書き込まれ、各４クロック期間毎に、１つの出力レ ジスタが空になり、セル記憶部からの６４ビツトがロードされる。リード及びラ イトアクセスは、簡単にするために、インターリーブされるものとする。

制御面では、要求も時間をずらして行なわれるので、一度に１つの要求のみが実 行される。これらは、１６個の入力から直列に読み込まれ、そして質問回答機能 によって処理される。これは、要求された出力バッファが空いているかを調べ、 もし空いていれば、その要求に適切に答えようとするものである。次に、質問処 理部は、空きアドレス発生器によって発生されるアドレスを、それがデータ面で リードアドレスとして用いられる適切な時点まで記憶する。

マルチキャスト要求に対して同報通信メモリがアクセスされて、セルがどのアド レスを要求しているかを判断する。

６、　論理設計 次に論理設計を、ある程度詳細に論する。用途特定集積回路（ＡＳ　Ｉ　Ｃｉ間 で用いられる主論理データレートは、４１．５７２Ｍであり、これは、関数間で データを渡さなければならないレートである。これは、より高いレートまで多重 化すること、或はより低いレートで並列に送ることができる。

１０２４ボートに対して３８．８８Ｍのレートを用いることについて検討したが 、このスイッチは現在では４１゜４７２Ｍを使用している。このデータレートは 、小さいサイズに対して、何倍も円滑な成長をもたらすものである。

それは、また、内部クロックをＳＤＨ列に固定し、フレーミングを容易にする。

現在、スイッチは装置当り及びカード当り非常に少ない１０が必要なだけで、あ り、４つの主要な構成を経て、以前に得られたよりも大幅に大きなサイズにまで 成長する。

４１．４７２Ｍのレ−）は、ｆ５５．５２ＭのＳＤＨラインレートの４／１５に 相当する。

６．１　論理構造 物理的な実現を考慮する前に、論理的な実現を達成しなければならない。

ここの基本的な折婦負は、２８８ポートのスイッチについてであり、それより大 きなもの或は小さなものも作成可能であり、後に説明する。これはまた、１５０ ＭのＡＴＭボートにも関連があり、それより高いレートのボートも、後に説明す る。

このスイッチは、１８の中央面があり、各々２８８ｘ２８８のクロスポイントマ トリクスとして、作用する。各入力ポートは、その負荷を、循環的にこれらの面 に分配する。

各出力ポートは、これらの面からのセルを、同じように循環的に収集し、これら のセルを出力ポートへの伝達のために整列させる。第７図を参照のこと。

循環的なアクセスによって、全ての中央面が同一シーケンスを処理するので、遅 れが常に一定であることが、保証される。中央段の処理が遅いので、それらを順 にアクセスすることができる。

より高い帯域のボートは、このコアスイッチ上の多ポートにインターフェースし なければならない。例えば、６゜ＯＭは４ボートを使用し、２．４Ｇは１６ボー トを用いる、等である。入力ポートバッファにおいてロジックが十分高速に動作 できるのであれば、この方法を無限に拡張して、ＡＴＭｅｆｆ準の将来の発展に 合わせることができない理由がない。

第８図は、コアが動作する方法を図示したものである。

コア全体が８つの並列な面上で動作する。１つは制御用であり、７つはセルの転 送用である。全ての論理リンクは、論理４１Ｍで動作する（技術的に要求されれ ば、これは、１／４１Ｍ、２／２０Ｍまたは４ｘｌＯＭとすることもできる）。

各１５５Ｍボートは、８つのリンク−回転子機能となる。

１つが制御用で、７つがデータリンクである。８つの回転子機能の各々は、１８ の入力を有し、各々６４ビツトの１８タイムスロフトにわたって、１８の出力に 対してこれらを回転させる。６４ビツトのデータリンク７つは、５６オクテツ） （Ｏｃｔｅｔｓ）と同等であり、１つのセルの５３オクテブトを保持するのに十 分以上である。

入力回転子は、中央スイッチの周りを循環する。これらのスイッチは、各々１８ の入力と１８の出力を有しており、これらの循環的性質によって、各サイクルに 各入力ポートへのアクセス１回を行なう。中央制御段は、ボートからの質問に答 えて、７つの中央データスイッチの動作を制御する。

データを送る前に質問ができるようにするために、制御面は、データ面とは少し 違う動作を行なう。データに先んじて質問に答えられるように入力ポートが制御 するために、制御面の一部は、データ面より先んじて動作しなげればならない。

加えて、実際に送られたデータを入力データが認識できるためには、データと同 時にある制御情報を送らなければならない。これらを解決するために、制御サイ クルを４８ビツトの期間に分割しく質問するために）、これをデータより２タイ ムスロツト前とし、６４ビツト（ｌタイムスロット）のギャップにより、質問が 中央スイッチに到達し、回答が戻り、これに続いてデータと同時に１６ビツトの 制御期間となり、それを認識する。これらの制御期間は、以下のテーブルに示す ように、１つのストリーム内に共に多重化される。

制御面 ＱｕａｌＯＱｕｅｓｔ２　Ｑｕａｌｌ　Ｑｕｅｓｔ３　Ｑｕａ１２　Ｑｕｅｓｔ ４　Ｑｕａ１３　Ｑｕｅｓｔ（ＩＳ）　（４８）　（１６）　（４８）　（ＩＳ ）　（４８）　（１６）　（４８）「データ５Ｔ２Ｊは、タイムスロット２内の データで、ｒＱｕｅｓｔ２Ｊにおいて、２タイムスロツト前に質問をしており、 そのデータはフィールドｒＱｕａ１２Ｊで、それが送られるのと同時に認識され る。

入力と出力とを共に回転させることによって、中央スイッチにおける遅れは、い ずれの所与の接続についても一定である。この一定の遅れの値は、タイミングサ イクルにおける入力及び出力ポートの相対的位置に依存する。ループ遅れ（Ａか らＢまでの時間にＢからＡまでの時間を加えたもの）は、正確に１サイクル（２ ８ミリ秒）である。

６．２高レ一ト周辺ボー）　（８００Ｍ、２．４０）これまでの基本設計は、１ ５０ＭのＡＴＭボート用のスイッチコアの使用について述べてきた。これより高 いレートのＡＴＭポートインターフェースについては、いくつかのコアへのリン クが、入力ポートの管理め下で、用いられている。原則として、この設計は、い ずれの帯域のボートにも提供できるものである。

より高いレートで動作させるための主な変更は、スイッチの周辺において、スイ ッチコアに多数リンクを供給する高速ボートを設けることであろう。スイッチコ アは、高速ボート用には少し異なうた構成を必要とするが、高速ボート用構成変 更は、既存の低速トラフィックの動作には影響を与えることはない。コア構成の 変更は非常に少なり、１５５Ｍインターフェース用の実施を考慮にいれることも で、６゜７アｆ）。□よ、いヵ、４６うツー、９ヤ、ア、ゆ二。

あり、それ以上の効果がある。

８．２．１　原理 高速ボートが高速接続、即ち１５５Ｍ以上を扱うことができることは、重要なこ とである。これは、ボート内にお〜１で、セルのキューは１つのみでなければな らないことを暗示している。

ボートは、セルの送出が低速であろうと高速であろうと、同一プロトコルで動作 しなくてはならない。

高速ボートのリンクを単一の回転子に接続することによって、ケーブル管理を容 易にし、かつ技術が許せばこれらのリンクにより高いレートの内部伝送レートを 利用できるようにすることが、望ましいことと着像されている。２゜４Ｇ（回転 子全体）より大きなボートは、多数の隣接する回転子に接続されよう。

以下に続く原理は、基本的に、１サイクルに多数回単一の高速ボートへのアクセ スを与えるが、それを多数のより低い速度のボートとしては扱わない。

以下に続（記載は、例として６００Ｍのボートを用いるが、同様な作用はいかな るレートにも応用できる。中央段をアクセスする際、一定の遅れを保証すること は不可能であり、同時にブロック動作も行なうことはできない。しかしながら、 少数の既知の遅れを育し、そして高速ボートにいてマルチキャストトラフィック に要求されるもののような同様な再シーケンス処理を用いることによって、トラ フィックの全負荷を、全制約なく処理することができる。再タイミングは、６０ ０Ｍのトラフィックに対して、０．１．２、または３のタイムスロットの再タイ ミングを必要とし、トラインクの全負荷を、何の制限もなく処理することができ る。

各中央段は、６００Ｍ出力に対して１つのバブコアは有していないが、異なるタ イムスロットに対応する４つのバブコアを有している。トライツクは常に最初の 利用可能な空のものに配置される。タイムスロットが隣接しているので（レート が何であろうと）、これは、中央において隣接する質問回答機能の間で２つの信 号を通過させる（１つは点対点、もう１つは点対多点）ことにより、組織構成が 容易となる。

高速ボートは、最初のタイムスロットを３タイムスロツト、２番目のものを２、 そして３番目のものを１タイムスロツト、遅らせることによって、４つのタイム スロットのグループの再タイミングを取らなければならない。これら−４つのセ ルは、到達する際に同じ順序で用いられる。

６．２．２　高速インターフェースボート高速ボートは、単一のセルキューから 、スイッチの中央への多数のリンクを管理しな（ではならない。これを行なうた めに、異なる中央段に対して未解決（ｏｕｔｓｔａｎｄｉｎｔ）の数組の質問を 育し、これらを調整しなくてはならない。

多数リンクを処理するためにより高速に動作する以外に、可能であれば異なる質 問を異なる中央段にし、ある出力ボートに対するセル数と比較して、同一ボート に余りに多（の未解決問題がないように、保証しなければならない。これは１５ ０Ｍについても同様に動作するが、必要でないことに、注意されたい。

６００Ｍのボートに対して、ボートはスイッチコアへの４つの別個のリンクを扱 い、これらは正確に位相が１タイムスロツト離れているが、タイムスロットレベ ルでは整合されている（それらが共通の回転子を用いるという事実のために）。

同様に、２．４８Ｇのボートは、各々位相が１タイムスロツト離れている１６の リンクを扱う。しかしながら、９．６Ｇのボートは、４組のリンクを育し、各組 は等しく離されたタイムスロットを有しているが、それらのセットは、時間的に ４ビツトずれている。

７、　物理的設計 設計は先の章で述べた、論理設計を基にしている。この設計を、以下の技術的仮 定に組み込む。後にこの章で、技術の向上によってどのように小型化できるかを 説明する。

特性　仮定 ＡＳＣＩ間の論理的内部データレート　４９．１５２％カード間の第１実施デー タレ−）　８ｘ４９Ｃ３９３Ｍカード当り最大のＩＯ光学ボート　３９３Ｍにお いて３２本設計は、１６５Ｍにおけるカードレベル相互接続を用いた実施技術に 関して、記載する。これは多（のレベルの技術、即ちこのレベルより単純なもの 及びより進んだものに、調整することができる。

この基本的な説明は、２８８ボート用スイツチにも適用でき、次の章では、かな り大きなまたは小さなスイッチにどのようにして調整するかについても含まれる 。

７．３９３Ｍ技術を用いた物理的構造 この論理構造の、カード間に３９３Ｍのリンクを用いた物理的実施例への割り当 てが、第９図に示されている。入力回転子、出力回転子及び中央スイッチカード の対がある。

回転子カードの各々は、各ボートへまたほからの、４９Ｍのリンクの内８つを担 持している。中央スイッチカードの１つは、制御及び３つのデータ面を有してお り、その他のものは４つのデータ面を有している。４９Ｍの内部論理データレー トは、１つの可能性のある構成であるが、実際には（ＡＴＭでは）、より低いデ ータレートでの動作も受け入れ可能である。

これらの回転子及び中央スイッチは、共に実装されて、スイッチコアを形成する 。全サイズ（１６＋１６＋１８）＝４８のカードが必要とされるが、技術進歩は 、この数を大幅に減少させることができる。第６章を見られたい。

中央スイッチ制御面は、単一のＡＳＩＣとして考えることもできるが、これはマ ルチキャスト接続を扱う時は、本技術の範囲を越えるものである。したがって、 ここでは、２つの形式として、１６のボートの各々を管理するためにコピーされ たもの（中央ポート制御）と制御の共通部分である中央メモリ管理部を示す。

同報通信メモリが集積されると、制御面は、今日の技術を用いている１つのＡＳ ＩＣにおいて設けられているものを超過してしまう。外部であれば、実際の実施 には必要なハイウェイは余りに広すぎるであろう。適用された解決案は、同報通 信メモリを集積することであるが、機能を管理可能な単位に分割している。

８、成長 この章は、論理成長段について記載し、異なる段の原理について記載する。実施 例の詳細は、後の実施例に関する章にある。

８．１　成長段 スイッチは、与えられた回転の深度及び中央スイッチの構成に依存して、４つの 主要な構成を経て成長する。第１Ｏａ−１０ｃ図は、最初の３つの構成形式の原 理を示す。

巨大版は、大きなものと構造が同一であるが、各中央スイッチに対し１６以上の 入力を有する。これらの構成は、以下のものである。

８．１．１　単純なスイッチ 第１０ａ図に示すような単純な１６ボートスイツチは、負荷を分散するのに回転 子機能を必要とせず、１６のポートを１つの中央スイッチに接続することができ る。所望であれば、この用途のために簡素化して、より費用有効性を高めること もできるが、こうするとより大きなサイズへの成長能力を制限することになる。

８．１．２　主スィッチ 第１０ｂ図に、１段の回転子と１６の単一中央スイッチを用いた、２５６ポート （１８ｘ１６）までの成長を示す。

より小さな１２８．６４及び３２ポートよりも経済的な、成長を可能とする選択 もできる。この構成の記載の殆どは、全２５６ポートサイズについてである。こ のスイッチをこのサイズ範囲のために最適化する。

大スイッチ ４０９６ボート（１６ｘ２５６）までの大きな成長を第１０ｃ図に示す。これは 、Ｎｘ２５Ｂボートのスイッチと着像すべきであり、遅れはＮを伴って増大し、 これは２段の回転子を用いて１６Ｎの中央スイッチにより広いファンアウトを与 える。

各中央段は、１６のポートのみを有する。中央段により長い期間動作させるため に、多数の中央段をともに結合して、サイクル時間を長（した大きなものを作成 する。

この形式の構成は、Ｎが小さい値の時は適切であり、小さい値のＮに対しては、 次のバージ璽ンよりも安価である。

５１２　（Ｎ＝２）　、１０２４　（Ｎ＝４）　、２０４８　（Ｎ＝８）、及び ４０９６　（Ｎ＝１６）のポートへの成長のためにかなりの選択があり、その他 の中間ステップを取ることもできる。この形式の記載は、第１１図に示すような １０２４のボートサイズに集中させることにする。

８．１．４　巨大スイッチ 極端な場合に６５３５８のポートを扱い可能な巨大成長が可能である。

巨大アーキテクチャは、各中央スイッチからの入力及び出力の数を成長させる。

これによって、遅れを増加させることなく、スイッチのサイズを大きくすること が可能となる。しかしながら、これは、大スイッチに対する場合のように中央段 を共に合わせることによって、簡単に行なうことができる。

これは、２つの回転子段を用いてより広いファンアウトを与え、かつ非常に大き なスイッチのために、多数の中央段を共に粘着させる。サイズが４倍増加する毎 に、遅れが２倍に増大し、中央段のサイズが２倍増大する。経済性のために、こ の形式の成長を従来の形式と組み合せることも可能である。中央スイッチは、こ の形式の構成に対しては、２乗成長をするが、同時要求による制御面の複雑性を 管理するために、付加的な粘着ロジックを必要とする。相互接続のために、より 大きな中央段がより大きな装置によって作られるならば、これらの成長段はより 簡単である。

制御面では、質問に答える前に、全てのストリームを調べることが必要である。

これは直列に行ない、所与の出力に対して１つの要求のみが受け入れられること を保証しなければならな０゜１つのコントローラに２倍のボート即ち３２のボー トを育することも可能であるが、これを越えると同時に多数の要求を管理するた めにシーケンス動作のレベルを上げる必要がある。詳細については次の章と第１ ２図を見られたい。

各中央段グループは、大スイッチ用の中央段と同一である。順序付けと選択によ って、同一タイミング位相における要求を並び代え、１つの要求のみが各中央段 に送られ、各グループは中央段からの１６の出力で対応するようにしている。デ ータ面に対する付加的な制御は入力上のセレクタのためであり、選択が制御面で 動作するのと同じ方法でこの構成は、大回転子と共に用いて、回転子のみを用い ゛　ることの遅れの不利益を伴わずに、効果的なスイッチを構築することができ る。

これらは、５１２．１０２４．２０４８．４０９Ｂ１．。

、のボートの中間サイズに対する成長にはかなりの選択がある。回転子を用いな いで同じゆに効率的な他の選択もある。

この構成に関する詳細な説明の殆どは、４０９８ポートサイズについてであり、 これは、６４路回転子（１６ｘ４）として回転子を用いており、各中央段は、４ ｘ４マトリクスである。

８．２　成長パラメータ 効率的な成長を行なう、より小さなスイッチを作成するために調整することがで きるいくつかのパラメータがある。

回転子と中央スイッチとの相互接続は、鍵となる要素である。再配線せずに最大 サイズにまで成長する構成は、大きく成長することを意図しない構成と同じ位動 率的で小さｐサイズのｔａ器を用いる。

用Ｉｉ）ることかできる変数は以下のものである。

ａ）照合すべき中央段の数を減少させる、１６から（８，４，２またはりへの回 路内のスロット数。１サイクル中に８つのスロットしかない時、１６人力回転子 が、一対の８人力回転子として動作することができる。

ｂ）中央段の数は、１サイクル内のタイムスロット数を対応して減することなく 、減少させることができる。これは、小さいサイズでは、中央路の多様性（変化 ）を少数の中央段で維持するので有用である。そして、各中央段はある数の仮想 段として動作することになる。

Ｃ）回転子をより小さなサイズに副次的に形成し、構成上で最大サイズに成長す る回転子上のボートを部分的にのみ用いる。

ｄ）１８人力中央段を一対の８人力中央段として用いることができるが、制御の 目的では、１６のより小さな中央段を維持するより、より少ない中央段及びより 少ない１サイクル中のスロットを存するほうが容易である。

１サイクル中のスロット数を１６から８　（８，４，２、または１）に変えるこ とにより、再配線やカードの変更を伴わずに最大サイズまで成長する、大幅に小 さいスイッチを構築することができる。しかしながら、これは、より小さいサイ ズの機器の能力を使い切っていない。より効果的な成長方法が、回転子と中央ス イッチとの間の配線を成長と共に変更することによって、達成することができる 。また、基本構成のための中央段の数及び／または回転子の数を調整すことによ って、更に改造を行なうこともできる。

以下のテーブル（下）は、よりよい説明を与え、そして成長のための選択を示す ものである。

■、２または３つの中央スイッチのみを育する、図示のそれらの構成は、経路の 多様性の不足が問題となり、２タイムスロツト以下の入力キュー成長を示す。こ のような構゛　成では、２タイムスロツトが常に用いられる。これは、これら小 さなサイズに、一定の遅れ成分を維持する効果があるが、より大きなサイズより はこれでも小さ〜１，１同様の原理が、より大きな回転子及び中央段を基本構築 ブロックによって構築する、大スイッチに存在する。

このスイッチは、可変数の中央段及び回転子を用いて構成することがでいる。ス イッチが各構成に対して支持するボートの数は、テーブルにエントリとして示さ れている。

あるサイズ及び前進的成長経路のための構成の選択は、カードの費用次第である 。

８．３　成長段の詳細 ８．３．Ｉｎ回転子構成 基本的な無回転子構成は、１６のボートを扱うのに１つの中央スーイッチを存す るが、これは物理−的−に多少−大−き−い−ことがある。しかしながら、単純 に機能を再配置することによって、これを１枚のカードに減少させることができ る。

再統合することによってこれを完全に互換性のある１つのＡＳＩＣに減少させる こともできる。

８．３．２ルベル回転子構成 再配線によって、無回転子構成からこれらの構成に移ることができる。

ここにあげたちの以外にも多（の他の選択がある。

８．３．２．１　２５８ボ一ト最大スイツチ選択各回転子から各中央スイッチへ １つのリンクがある。

中央スイッチ　１　２　４　８　１８ サイクル中のタイムスロット　２　２　４　８　１８回転子 ８　８　１Ｂ　３２　６４　１２８ １８　１Ｂ　３２　６４　１２８　２５６８．３．２．２　１２８ポ一ト最大ス イツチ選択各回転子から各中央スイッチに２つのリンクがある。

中央スイッチ　１２４８ サイクル中のタイムスロット　２２４８回転子 ４　８１８３２Ｂ４ ８．３．２．３　６４ボ一ト最大スイツチ選択各回転子から各中央スイッチに４ つのリンクがある。

中央スイッチ　１２４ サイクル中のタイムスロット　２２４ 回転子 ８．３．２．４　３２ポ一ト最大スイツチ選択各回転子から各中央スイッチに８ つのリンクがある。

中央スイッチ　１２ サイクル中のタイムスロット　３３ ０転子 ８．３．３２レベル回転子構成 再配線することによって、ルベル回転子構成から２レベル回転子構成に移ること が可能である。

全ての場合、大回転子は２段の回転子で構築される。中央スイッチはどこにでも 記載されているある数の基本スイッチで構築される。

８．３．３．１　大スイッチ成長選択 このテーブルは、ある数の構成における最大の成長段と、その数の根拠とを示す 。全ての場合において、１６の回転子機能があり、各中央スイッチは、その上に １６のボートを有し、変数は、回転子のサイズ及び構成、及び各中央段における 基本中央スイッチの数、及び中央スイッチの数である。他のこれらの間の構成は 可能である。

サイズ　ＡＢ　ＣＤＥＦＧ ５１２　１６　３２Ｘ３２　１８Ｘ１６　２Ｘ２　２　３２　１６１０２４　１ ８　６４Ｘ６４　１６Ｘ１Ｂ　４Ｘ４　４　８４　１６２０４８　１６１６２Ｘ Ｉ８２１６Ｘ１６　８Ｘ８　８　１２８　１８４０９８　１６　３２４Ｘ３２４ 　１６Ｘ１６　１８Ｘ１６　１６　２５８　１６テーブルの鍵 −Ａ＝回転子−の数 Ｂ＝全全体回転子構成 Ｃ＝第１回転子構成 り＝第２回転子構成 ’　Ｅ＝各中央スイッチの深度 Ｆ＝制御スイッチの数 Ｇ＝各中央スイッチ上のポート数 多数の要素を取り付けて、基本スイッチに関して、１枚または２枚のカード上で 、中央膜深度を形成することも可能であり、その限界は基板レベル１０である。

８．３．３．２　巨大スイッチ成長選択この構成は、各中央スイッチ上に１６以 上のボートを有することによって、大の形式の構成以上のものにする。中央スイ ッチにおける３２ボートへの成長は、制御面を２倍多く動作させることによって 、達成することができ、より大きなサイズはこの制御面を管理するためのロジッ クの追加を必要とする。

サイズ　ＡＢＣＤＥＦＧ ＋０２４　３２　３２Ｘ３２　１６Ｘ１６　２Ｘ２　２　３２　３２２０４８　 ３２　６４Ｘ６４　１６Ｘ１６　４Ｘ４　４　６４　３２２０４８　６４　３２ Ｘ３２　１６Ｘ１６　２Ｘ２　２　３２　８４４０９６　３２１２８Ｘ１２８１ ６ＸＩ６　８Ｘ８　８　１２８　３２４０９６　６４　６４Ｘ６４　１６ＸＩ６ 　４Ｘ４　４　８４　８４４０９Ｂ　＋２８　３２Ｘ３２　１６Ｘ１６　２Ｘ２ 　２　３２　１２１３８１９２　３２２５６Ｘ２５６１６ＸＩ６１６ＸＩ６１６ 　２５６　３２８１９２　６４１２８ＸＩ２８１６Ｘ１６　８Ｘ８　８　１２８ 　８４８１９２　＋２８　８４Ｘ６４　１８ＸＩ６　４Ｘ４　４　８４　１２８ ８１９２　２５６　３２Ｘ３２　１６Ｘ１８　２Ｘ２　２　３２　２５８＋６３ ８４　６４２５６Ｘ２５６１６ＸＩ８１８Ｘ１８１８　２５８　８４＋６３８４ 　１２８　＋２８Ｘ１２８１６ＸＩ６　８Ｘ８　８　１２８　１２８１６３８４ 　２５６　８４Ｘ６４　１６ＸＩ８　４Ｘ４　４　６４　２５６３２７６８　１ ２８２５６Ｘ２５６１８ＸＩ６１６ＸＩ６１６　２５８　１２８３２７６８　２ ５６１２８Ｘ１２８　＋６Ｘ１８　８Ｘ８　８　１２８　２５６８５５３６　２ ５６２５６Ｘ２５６１６Ｘ１８１６Ｘ１８１８　２５Ｂ　２５Ｂテーブルの鍵 Ａ＝回転子の数 Ｂ＝全全体回転子構成 Ｃ＝第１回転子構成 り＝第２回転子構成 Ｅ＝各中央スイッチの深度 Ｆ＝制御スイッチの数 Ｇ＝各中央スイッチ上のポート数 ８．３．４成長段の概要 最大目標範囲に応じてスイッチが成長できる多くの方法がある。

計画されていない成長のための再配線を用いることによって、ある成長範囲から べつのものへ移ることも可能である。

８．４　大スイッチのための成長の詳細技術及び再梱包を用いると、大スイッチ の設計にかなりの節約を達成することができる。ここでは、考慮すべき３つの形 式、より大きな回転子、より長いサイクルを用いる中央スイッチ、そしてより多 （のボートを有する中央スイッチがある。

８．４．１より大きな回転子 大回転子は、本質的に多くの接続を有するものである。

回転子の２つの段を共に配線する（即ち前面に接続する）。

カードカウントの減少が、回転子カード当りの■０接続数を増加するのみで、達 成することができる。考案された同−回転子が、光学式であれ電気式であれ、両 方の段で用いられる。

回転子形式　技術ＩＯ接続　レート　回転子当り必要なカード １８ｘ１６　３２　３３０Ｍ　１ ３２ｘ３２　３２　３３０Ｍ　４ ６４　３３０Ｍ　１ ８４ｘ６４　３２　３３０Ｍ　８ ８４　３３０Ｍ　４ １２８　３３０Ｍ　１ １２８ｘ１２８　３２　３３０Ｍ　１Ｂ８４　３３０Ｍ　８ １２８　３３０Ｍ　４ ２５６　３３０Ｍ　１ ３２　６６０Ｍ　８ 回転子形式　技術１０接続　レート　回転子当り必要なカード １２８ｘ　１２８　６４　８６０Ｍ　４１２８　６６０Ｍ　１ ３２　１３２０Ｍ　４ ６４　１３２０Ｍ　４ 更により大きなサイズも、２力−ド段の主題を継続することによって全く簡単に 構築することができる。同一規則が、電気的及び光学的回転子に適用される。

第１１図は、４つの１８ｘｌＢ回転子から作られた１つの３２ｘ３２回転子を示 す。回転子の内２つは、（１６ｘ１６）として構成されており、その他の２つは １６の２ｘ２回転子として構成されている。

８．４．２　長サイクル時間スイッチ 長サイクル時間中央スイッチは、同一数のボートを有するが、より長いサイクル にわたって動作するものである。

入力は、多数のスイッチ及び制御ユニットによって共用され、それらの１つのみ が１度に出力することになる。この長いサイクルのために、スイッチは多数のス イッチによって容易に構築でき、１枚のカード上に１つ以上実装することによっ て節約することができる。制約は、ＩＯの制限よりはむしろボード領域にある。

スイッチサイズにしたがって種々のレベルを備えるよりは、１つの基板形式を基 本スイッチに、そして成長可能なものを大スイッチに設けるほうが、適切であろ う。

第１２図は、より長い中央段の作成法を示す。入力は両方の中央段に行き、出力 は両方から戻るが、適切な構成情報を用いることにより、制御面内のボートコン トローラは、より大きなスイッチの一部として、非常に簡単に動作することがで きる。各タイムスロット管理部間を通る「全」信号は、スイッチの間を通され、 それらが適切な順序で連係されなければならない。

８．４．３　より多くのボートを有する中央スイッチこれらのスイッチは、単に より長いサイクル時間を有するより、複雑である。データ面は、先の場合におけ るように、多数のデータスイッチによって構築することが可能であるが、これは 制御面には当てはまらない。

制御面において２倍のボートへの成長は、動作より大きな装置を用いれば可能で あるが、これはまだ制御ストリーム上で直列に動作するものである。しかし、よ り大きなサイズへの発展は、並列動作を行なわなければ達成することはできない 。したがって、ボートコントローラの外部に付加的なロジックを必要とし、同一 タイミング上の多数のボートを管理し、ボートコントローラを通じて一度に各ア ドレスに対して１つの要求のみが可能となるようにしなくてはならい。

第１２図は、１段当たり３２ボ一ト以上を有する構成のための制御面の原理を示 したものである。中央では、多数のグループがあり、各々は大スイッチ（第１１ 図）に使用されたより長い中央段と同一であり、各グループは１６出力ボートの ためのデータを記憶する。これの周りには、多数の同時ぼ−とからの要求及び解 答を管理するための、多数のセレクタがある。これらは並び変えされ、衝突をさ けるために中央グループに向けられている。そして、同一デーータをｍｍいて、 デ一一−先面内のセレークターを動−作さ−せる。−これ−は−１非常に大きな 回転子機能は必要としない。この種のスイッチでは障害の確率が若干上昇するが 、重大とは思われていない。

９、実施 次の敗軍は、実施に関する問題についてである。記載の順序は次の通りである。

ａ）基本技術の仮定を用いたスイッチコアこれは、カード、ＡＳＩＣ及び制御メ ツセージを含むことになる。ここに含まれないのは、クロックの分配及び保守の 問題である（後の章）。

このコアは、高速インターフェース用ボートに連結するための機能を備える。

一基本技術の仮定とは次にあげるものである。

特性　仮定 ＡＳＩＣ間の論理内部データレート　４９．１５２　ＩＩＩカード間の第１の実 施データレート　８×１０両−３９３Ｍカード当たりの最大１０光学ボート　３ ９３−にて３２３９３Ｍにてカードレベルの相互接続を行なう実施技術に関する 設計について説明する。これは、多くのレベルの技術、このレベルより単純なも のにも進んだものにも、調整することができる。

ａ）　より進んだ技術をコアに用いた強化これは、より高いレートインターフェ ース、光学構成要素、カード当たりより多くのＩＯ，より高い集積レベルの構成 要素を用いることができる。

ｂ）　１５０Ｍ　ＡＴＭに対する基本周辺ボートこれは、スイッチを駆動するた めに必要なＡＳＩＣ（複数）を記載する。これは、変換または維持（ｐｏｉｉｃ ｉｎｇ）８ｍ能は含まない。

Ｃ）　高速周辺ボート用に強化された周辺ボートこれは、先の章を増強し、高速 インターフェース用周辺機器において必要とされる適切な変更を示すものである 。

コアは、ボートを連結する最初からの機能性を有することになる。

１０、基本実施の詳細 論理アーキテクチャを物理ハードウェアに実施できるようにする多くの方法があ る。この章は、ある特定の実施をある程度詳しく説明し、その設計の実施可能性 を示す。これは、２８８ボートサイズであり、高いサイズに対するパブキング（ ｐａｃｋｉｎ＋ｒ）の方法は、次の章にて説明する。

ｔｏ、ｉ　カード スイッチのコアには、３つの主なカード形式がある（中央スイッチの回転子と２ つの部品） １０．１．１　回転子 回転子カードは、ＲＸ及びＴＸ両方の回転子機能のために用いられる、簡単な設 計である。通常、回転子機能の４つのコピーを保持する。中央面の回転子は、デ ータ面の回転子とは異なるタイミング位相で動作し、したがってデータ面回転子 と比較して、異なるサイクル開始クロックが必要となることがある。

１０．１．２　中央制御 中央制御カードは、中央制御機能と、３つの中央段データ面とを含んでいる。

その動作は、インターフェースボートからの制御ストリームによって完全に決定 される。エラー監視または管理のためにも、ローカルマイクロプロセッサの必要 はない。機能構成要素の動作は、次のＡＳＩＣの副章で説明する。

中央制御は、第１３図に示すように適度に複雑である。

１０．１．３　中央データ 中央データカードは、４つのデータ面を含んでいる。

１０、ＡＳＩに こでＡＳＩＣの概要について機能ブロック毎に述べる。

これらは、ある場合には組み合わせることもできよう（互いに、またはマルチプ レクサのような他の雑多なロジックと）。４つの回転子を、マルチプレクサ及び デマルチプレクサと共に組み合わせることができよう。また、多数の中央ボート コントローラを、それらが共用するロジックの量にしたがって、組み合わせるこ ともできる。

１０．２．１回転子 このＡ　Ｓ’　Ｉ　Ｃは、１８の入力と１８の出力とを育し、循環的に、入力及 び出力を回転させる１８のタイムスロットを繰り返している。この装置は、多（ の異なる方法で構成し、以下のような効率的な成長を考慮にいれるようにする必 要がある。

構成　数 １８Ｘ１８　１ 一般的に、ＡＴＭ）ラフイック用のタイムスロットは、６４ビツト長であるが、 ＲＸ側の制御面では、４８ビツト位相及び１６ビツト位相として動作させる必要 がある。４８ビツト位相は、１６ビツト位相より２タイムスロット進んでいる。

１６ビツト位相は、データ面と整合する。質問と解答は、データが送られる前は 交換可能なので、これは必要である。

このＡＳＩＣの可能な構成を第１４図に示す。

回転パターンは、現在のデータに対する回転子の構成を与える。構成情報が装置 に与えられれば、これを内部的に発生することもできる。必要であれば（装置の ビン数の制約または電力の制約により）、回転子ＡＳＩＣを、２つの段に分ける こともできる。

１０．２．２　中央データスイッチ 中央データスイッチは、１６の入力と１６の出力とを育し、各々がその後段に６ ４ビツトのシフトレジスタと、６４ビツト幅のＲＡＭの中央ブロックを有してい る。入力と出力は時間的に食い違い、１つの入力は４ビツト毎に満配となり、１ つの踵津旅行は４ビツト毎に空になるようにしである。入力データが満たされる と、中央ＲＡＭにコピーされ、出力レジスタが空になると、中央ＲＡＭからロー ドされる。アドレスは、制御面によって与えられる。

ライトアドレスは、メモリ管理ニーニットによって与えられ、リードアドレスは 、適切な中央ボートコントローラによって与えられる。ライトアドレスは、デー タスイッチ内で必要とされる１２８ビツト前に、メモリ管理部によって発生され る。これは、データスイッチ上の別のシフトレジスタに配置してもよく、或いは メモリ管理部が、アドレスをボートコントローラに送った後に、データスイッチ へのアドレスの送出を遅らせるとともできる。

１０．２．３　中央制御メモリ管理部 第１６図に示すような中央制御メモリ管理部が、中央制御カードの制御部内に常 駐しており、データスイッチ内の空き空間をｔ理している。各制御期間毎に、こ れはデータスイッチ内の空いている記憶場所のアドレスを与える。ボートコント ローラがそれを使用したいなら、ボートコントローラがそれを必要とする間その 場所を確保する。点対多点の用途では、ボートコントローラのいずれかがそれを 必要とする最大期間確保される。それがセルを処理できないとボートコントロー ・うが識別した場合、メモリ管理部は、その場所を自由プール（ｆｒｅｅ　ｐｏ ｏｌ）に戻す。

この設計は、空間を固定した期間（ある数のサイクル）割り当てるだけであり、 他の設計は、よりインテリジェントなものを試みたが、管理がよりｖＩ譚である 。データスイッチにはメモリに関する不利があるが、それは重大となる程のもの ではない。

空間が要求されない場合、データスイッチはデータを記憶するために与えられた アドレスを単にそのまま使うことができ、データが用いられていないという事実 は問題ではなく、その場所はメモリ管理部によって直ちに再使用され５可能性が ある。

入来するｒＮｏＪについて、全てが「ＮＯ」に設定されＣい才ｌば、このづイク ルを要求する空間はないことを示す。

制御メモリ管理部は、空き空間を使い果たしていれば、３−＞のｒＮｏＪをそわ 自利に設定する。必要な時間は、その場所を必要とする叶イクル数である。サイ クル毎に１つの信号を有することにより、ボートコントローラの各々がらの信号 のオアを取り、必要な最大期間を得ることによって、結果を決定することができ る。この時間は、Ｐ：Ｐ及びＰ：２Ｍトラフィックに対して１サイクルであり、 Ｐ：ＭＰに対しては、小さな固定範囲であり、ここでの図は、４つの信号が必要 とされており、２つまたは３つのみが要求されることを仮定している。

この装置は、コブレフシティ（ｃｏｐ　ｌ　ｅｘ　ｉ　ｔ’ｙ）に関してさほど 要求が厳しくなく　（２０Ｍでの動作を除いて）、プログラム可能な論理素子と 小さなＲＡＭとで構成することもできる。

１０．２．４　中央ボートコントローラ論理的には、中央段には、物理出力ボー ト１つあたり１つの中央ボートコントローラ、即ちそれらが１６個ある。

しかしながら、２つ以上は、用いられる技術レベルにしたがつて、適切に１つの パッケージで実現することができる。

１つのボートにつき１０００の同報通信チャンネル及び１８のタイムスロットに 対して１８ビツトのメモリが必要となるので、同報通信ＲＡＭは、恐らく制限要 素である。以下の説明は、１つのパッケージにつき１つのボートコントローラの 場合についてであり、少なくとも２つが可能であり、多分本技術では４つも可能 であることが期待される。

各中央ボート制御機能は、１６の入来する制御ストリームを監視し、それが制御 しているボートに対する質問に答える。加えて、それはそのボートに対する出立 する制御ストロー１２も駆動する。また、デー・夕面内で、そのボートから出力 されるセルのために、データスイッチにリードアドレス庖供給する。

この素子の基本機能は、以下に記載する通りである。

ａ）入力制御ストリームの要求フェーズを監視する。回答すべき点対点質問があ れば（そのアドレス空間内に）、要求されたアドレスが空でないのなら、適切な 「否定」信号を設定する。これは、その要求を満たずことができるのなら、■サ イクル用のメモリ位置が必要であることを示している。

１））点対多点要求がある場合、同報通信接続に関連する各出力ポート（及びそ のボートのタイムスロット）を、その同報通信メモリを用いることによって調べ る。要求された出力が満杯の場合、適切な「否定」信号を設定する。これは、そ の要求を満たすことができる場合の、それがメモリ位置に必要とすサイクルの最 大数を示す。

Ｃ）点対少数点がその出力ポートに要求されている場合、そして要求されたアド レスが空であれば、最初の「否定」信号を設定し、他の「否定」信号をｒＮＯＪ に設定する。

これは、その要求を満たすことができれば、１サイクル分のメモリ位置が必要で あることを示す。

ｄ）質問がなければ（または質問が無効であれば）、対応する「否定」信号を設 定する。

ｅ）回答がその出立制御ボートから送出される場合、出立制御ストリーム内に、 ３つすべての質問（「否定」信号）の結果を送出する。これらの「否定」信号は 、他のボートコントローラ或はメモリ管理部からでも（空のメモリがない場合） かまわない。

ｆ）点対点（上述のａ）または点対多点（上述のｂ）に対して、その出力ポート への要求を有し、そして以前の「否定」信号（もしあれば）がｒＮＯＪで、かつ 適切な「否定」信号がｒＮＯＪでないなら、供給すべき有効なセルを有する。

ｇ）有効なセルに対して、メモリ管理ユニットが与えたアドレスを、何すイクル 占めたか（点対多点についてのみ）の記録と共に、記憶する。

ｈ）制御サイクルの情報フェーズになった時、データが実際に中央段に送られた か（６００Ｍ以上では常に送られる訳ではない）をチェックする。データが送ら れていないなら、スロットが塞がっており、空でないことを示すように状態を変 更する。後にデータを出力ポートに送る時、送られたデータがなかったと言うこ とができる。スロットを塞いだままにしておくと、タイミングの複雑さを防止す ることができる。

ｉ）データスイッチに、そのタイムスロットで何をボートに出力するかを命令す る時が来た時、データをアクセスするために記憶したアドレスを送り、必要であ れば待ちアドレスのフェーズを更新する。セルが点対多点の場合、制御信号上に 待ち時間も送出する。

ｊ）質問がない時、入来する制御ストリームは、同報通信ＲＡＭの更新及びいず れかの必要な制御レジスタへのアクセスを含んでいることがある。応答は、出立 制御ストリームに送られる。

以上は実行される動作をまとめたものである。あるものはボート全体として１度 に１つであり、あるものは１８のタイムスロット各々に対してである。これより 単純な構造を第１７図に示す。

１つ以上のユニットが１つのパッケージ内にある場合、ボート当り１つの余分な 出力制御ストリームがあり、「全」信号が外部に送り出され、大スイッチ用の経 路を占有するようにしている。１０の残りの部分は共通である。入力シフトレジ スタも共通であるが、残りはボート毎に要求される。

１０．２．４．１　ｒ全」信号 スイッチのコアは、高速ボートからの呼びだし及び質問を受け取るための変更は 不要であり、変更が関係するのは、出立側と、「全」信号の供給のみである。

セルンーケンスの保全性を保証するために、６００Ｍボートの４つの外観が、よ り高速に動作する１つのボートとして扱われる（１サイクルの４回）。その高速 ボート用のタイムスロットの全ては、中央膜内の１つのボートコントローラ内で 、隣接するタイムスロットにおいて取り扱われる。

これらの大ボートを取り扱うためには、高速ボートに関連する中央膜内のタイム スロット管理部を共に連鎖させる必要がある。外部ボートと連動する各タイムス ロット管理部は、同一ボートがある回数現れる、即ち各タイムスロットが同一と なるように、構成される。

関連するボートコントローラの各々は、以下の付加的機能を行ない、これらの機 能は、１５０Ｍより大きいボートに対してのみ起動され、別のものには影響を与 えない。

ａ）タイムスロット管理部バッファが満杯であれば、当該ボートに関連する最後 のタイムスロット管理部、即ち６００Ｍに対して最後の４つ、でなければ、「全 」信号をセットする。

ｂ）要求がタイムスロット管理部に対するものの場合、そしてそれが出力ボート の最初の管理部である場合、または以前の管理部からの「全」信号が設定されて いる場合、タイムスロット管理部は、要求のための空き空間があるかを判断し、 そのメモリ管理部に必要な時間を設定する。

Ｃ）当該タイムスロット管理部が関連する最後のものである場合、「ＮＯ」と答 える空間を有して埴な〜）。

このように、空間があれば、１つのみのタイムスロット管理部がセルを取得する 。

マルチキャスト接続用の動作も原則として同一であうが、これは、第２の「全」 信号を用いて、タイムスロット管理部が同報通信トライツクで満杯であることを 示している。

タイミングの要求は、システムが２つの別個の全信号を用いれば、やっかいさは 減る。

１０．２．４．２　２．４Ｇ以上の構成の変更２．４Ｇ以下のボートに対して動 作するロジックは、２゜４Ｇ以上に適用でき、１つのボートコントローラからの タイムスロット監理部が、同様に次のボートコントローラに連鎖される。

１つ以上の関連するボートコントローラがあると、それらによる遅延は全（同じ ではないが、その変動（数ビットのもの）は、他の経路（全タイムスロット）を 通過する場合の変動より小さいので、セルは連続状態のままである。

ボートコントローラを連係させる方法は、基本スイッチと大スイッチとでは異な り、このため、連係は、ＡＳＩＣの外側でなければならない。隣接するボートコ ントローラが、基本２８８ボートスイツチに連係されているが、そこではそれら はより長いサイクルのために共にグループ化されており、同一ボート用のボート コントローラは、隣接するコントローラの前で連係されなければならない。

１０．２．４．３　タイムスロット管理部の概要各タイムスロット管理部は、そ れ自体を、第１８図に示すように分はｊすることができる。

ＡＳＩＣに対する要求は、ＲＸ及びＴＸボートがスイッチの２面を管理し、より 高い速度への多重化が含まれていないことである。

特性　ＡＳＩＣ回転子　データ　Ｍ管理部　ＰｗＩ御ロジックの複雑度　なし　 低　中　高 メモリ構成　なし　８４Ｘ３００　８ＸＩＫ？　１ＫＸ１８１８Ｘ８ＸＩ６ 全体　０　８Ｋ　２０１［［１１ ４１Ｍでのピンイン　！８＋５＋２　１６＋２　２　２８＋２２０Ｍでの　０　 ９　４　２ ４１Ｍでのピンアウト　１８　１６　０　１２０Ｍでの　０　０　９　２＋４ ［１コ１つ以上の機能が１つのパッケージ内にある場合、これは、機能毎メモリ （ｐｅｒ　ｆｕｎｃｔｉｏｎ　ｍｅｍｏ　ｒ　ｙ）である。

［２コ１つ以上の機能が１つのパッケージ内にある場合、１つの４１Ｍ出力（制 御）、２つの２０Ｍ出力（全信号）及び２つの２０Ｍ出力（全信号）を、機能１ つ当り追加する。

これらの素子はいずれもマイクロプロセッサのインターフェースを必要としない 。

１０．３　制御 制御は、経路の設置及び保守のために必要とされる。点対点または点対少数点接 続の設置のためには、何の作用もコア内には必要とされない。点対多点に対する 要求は、非常に単純であり、スイッチの周辺から、ＲＸボートにより駆動するこ とができる。したがうて、スイッチコアには、マイクロプロセッサは不要である 。

１０．３．１　経路設置 経路の設置は、ヘッダ変換ユニット内のデータを確定し、次の項目を識別するこ とによって達成される。

ａ）接続の形式、点対点、点対多点、または点対少数点。

ｂ）点対点トラフィックについては、トラフィックを差し向けるボート。

Ｃ）点対少数点トラフィックについては、トラフィックを差し向けるボートの識 別。

ｄ）点対多点トラフィックを発生するためには、同報通信チャンネル番号を識別 し、これを用１．Ｎて中央ボートコントローラ内の同報通信ＲＡＭをアドレスす る。

ｅ）マルチキャストチャンネルを受信するために、中央ボートコントローラの各 々において、同報通信ＲＡＭを更新する必要がある。これは、いずれかのボート を用いて各中央スイッチへの更新を送出することによって、達成することができ る。

１０．３．２　構成制御 スイッチの構成を制御するために、数個のレジスタが必要となう。ボート内のも のは、直接制御マクロによって、中央スイッチ内のものは、同報通信ＲＡＭを更 新するためのと同一経路を用〜することによって設定される。

ａ）中央スイッチの状態。各ＲＸ及びＴＸボートはマスクを有し、各個々の中央 段を隠閉できるようにする。対の一方が故障すると、これが残りのシステムに同 期を維持させるか、或は全面が不能化される。

ｂ）構成サイズ。回転子クロック発生器及び中央スイッチは、動作させるべきス イッチサイズ、即ち１８．９．６．３または２を知る必要がある。２及び３スロ ツトに対しいくつがのわずかな変動があり、これらは、興なる成長段に対応し、 回転子によりむしろ中央段に影響を与える。成長”　段の記載については、第４ 章を見られたい。

コレは、各ボートコントローラにおいて一度与えられ、それらの中の１つで用い られる。

ｃ）６００Ｍ及びそれより大きなボート。中央段は、大ボートがあり、それらは タイムスロットを共に連鎖させることができることを知る必要がある。これは、 少しの情報を適切なボートコントローラにロードすることを要求するのみである 。非常に大きなボー）　（２，４Ｇ以上）については、ボートコントローラも共 に連鎖させることが必要である。構成は、各ボートコントローラ内のタイムスロ ット間で、「全」信号を発生し及び／または使用するか否かを識別する。

１０．３．３　保守 保−守の−た一萄−の一制御一は、−後一の一章一で一詳」１に士（トさ−れ− て−い−る。

１０．３．４　メッセージフ寸−マット中央段へ及びからの制御ストリームの） ｔ−マットは、多くの情報を運んでいる。以下にあげるのは、それを組み立てる ことができる方法の例である。

ボートから中央段までの制御フローは、２つの副フェーズ、４８ビツトの質問フ ェーズと、１６ビツトのデータフェーズとに、分割される。

下のフォーマットは、８にボート以上のサイズに対して、フォーマットがどのよ うに作用するかを示すものである。

１０．３．４．１　ボートから中央段の質問フェーズまで制御（質問）へ 要求の形式　形式依存　元のボート 下を見よ　及びチェック 要求形式（Ｒｔｙｐｅ）は、主制御領域の内容を示し、形式依存は以下に記載さ れている。

予備の７ビツトを用いて、元のボート番号及びチェックコードをエンコードし、 これを回転子エラーをチェックするために用いる。

Ｒｔｙｐｅ　意味　形式依存領域の使用　予備　注意０　無データ　未使用　３ ９ １　１　Ｐ：Ｐ　ｒｅｑ　Ｐｏｒｔｌ　（１３）　２６２　２　Ｐ：Ｐ　ｒｅｑ ｓ　Ｐｏｒｔｌ　（＋３）、　Ｐｏｒｔ２　（１３）　＋３３　３　ｐｏｐ　ｒ ｅｑｓ　Ｐｏｒｔｌ　（＋３）、Ｐｏｒｔ２　（１３）。

Ｐｏｒｔ３　（１３）　０ ４　Ｐ：ＭＰ　ｒｅｑ　Ｂｒｏａｄｃａｓｔ　ｃｈａｎｎｅｌ　ｎｕｍｂｅｒ（ １０）　２Ｂ ５　Ｐ：２Ｐ　ｒｅｑ　Ｐｏｒｔｌ　（１３）、　Ｐｏｒｔ２　（１３）　１３ Ｂ　Ｐ＋３Ｐ　ｒｅｑ　Ｐｏｒｔｌ　（１３）、　Ｐｏｒｔ２　（＋３）。

Ｐｏｒｔ３　（１３）　０ ７　ＰＤＰ　ｍｔｎｃ　Ｐｏｒｔｌ（＋３）　２６　［：ｌコ８　Ｓｅｔ　Ｂ’ ｃａｓｔ　８°ｃａｓｔ　ｃｈａｎｎｅｌ　ｎｕ＋＋ｂｅｒ　（１０）＋Ｐｏｒ ｔ　（１３）　１８　［２］ ９　Ｃｌｒ　Ｂ’ｃａｓｔ　Ｂ’ｃａｓｔ　ｃｈａｎｎｅｌ　ｎｕｍｂｅｒ　（ １０）。

Ｐｏｒｔ　（１３）　１６　［２］ １０　Ｆｒｅｅ　Ｂ’ｃａｓｔ　Ｂ’ｃａｓｔ　ｃｈａｎｎｅｌ　ｎｕｍｂｅｒ 　（１０）　２９　［３］１１　Ｓｅｔ　丁／５ｌｏｔｓ　５ｉｚｅ　（４）　 ３５　［４］１２　Ｐｏｒｔ　５ｔａｔｅ　Ｐｏｒｔ　（１３）、　Ｃｏｎｆｉ ｇ　ｔｙｐｅ　（３）。

５ｔａｅ　（２）　２１　Ｃ５］ ＋３　Ｐｏｒｔ　５ｔａｔｅ　Ｐｏｒｔ　（１３）、　Ｃｏｎｆｉｇ　ｔｙｐｅ （５ｘ３）、　５ｔａｅ　（５ｘ２）　２１　［６］より詳しいＦ−Ｍ−ＥＡが 必要とする二−ラー？功−た−めα他の一レジスタを識別する時、及び他の機能 を行なうために、別のメツセージを必要とすることもある。Ｒｔｙｐｅ領域がな くなると、形式依存領域の数ビットを用いてメツセージについて更に詳しく示す こともできる。

［１］これは、通常のトラフィックがボートに対して不能化された時に渡さなけ ればならない保守メツセージのために用いられる。

［２］同報通信ＲＡＭエントリの設定及びクリアのため、同報通信チャンネルの 個々のユーザのため。

［３コ同報通信チャンネルの供給者を開放する時に用いられる。

［４］システム構成、即ち１サイクル中のタイムスロット数を設定するため（大 きな拡張中に変更される）。これは、次の構成を示す必要がある。

構成　意味 ０　サイクル当り１８タイムスロツト １　サイクル当りθタイムスロット ２　サイクル当り６タイムスロツト ３　サイクル当り６タイムスロツト、３対としてロックされる。

４　サイクル当り６タイムスロツト、３の２グループとしてロックされる。

５　サイクル当り３タイムスロツト ６　サイクル当り３タイムスロツト、３のグループにロックされる。

７　サイクル当り２タイムスロツト ８　サイクル当り２タイムスロツト、１対としてロックされる。

ロックされた構成は、小さいサイズに用いられて、多様性を得る。３としてロッ クされた時、タイムスロット１内の要求のみが、タイムスロット１等の１６ボー トに応答する。

［５］　高速ボートに用いられるボートの割り当てを設定するため。構成形式は 、ボートコントローラ上のタイムスロット間、及びボートコントローラ間に連係 があるとすれば、それを示す。構成形式には以下のものがある。

−単−ＡＴＭポー）（１タイムスロツト使用、連係されていない） −大ＡＴＭボート（「全」に設定する）の最初の１５０一　大ＡＴＭボート（「 全」に設定し、読み出す）の中間の１５０Ｍ −大ＡＴＭボート（「全」を読み出す）の最後の１５０各ボートは以下の３状態 の１つである。

ａ）完全不能化−ボートからのトラフィックなし。

ｂ）保守のみ一特別保守要求を有するセルのみ許可される。

Ｃ）完全可能化−全トラフィックの通過を許可する。

［６］前述のコマンドのバルク版（必要であれば）、ボートは更新すべき５つの ボートの最初のものを識別する。

１０．３．４．２　ボートから中央状態データ確認フェーズ 制御のため　：　データ状態 退出データ　目的地ボート　遅延優先度ＤＡＴＡ　５ｔａｔｕｓは、送られてい るセルについての詳細を有する。５ｅｎｔ領域は、受は付けられたセルが実際に データストリームに送出されたかを示す。この領域が必要なのは、ＲＸポートは 、最初のロットへの回答を受け取る前に、より多くの質問をしなければならない からである。これは、他のボートについて尋ねる（もし有していれば）、同一ボ ート（１つ以上のセルがボートを待っている場合）、及び何等かの方法で尋ねる （データが入手不可能であれば送ることができないことを示す）のいずれかを選 択することができる。適切な方法は、ボートに対するデータレート、及びスイッ チが搬送する必要があるトラフィック混合の形式に依存する。そして、モデル化 して、必要な性能をいかにすれば達成することができるかを判断する。

目的地ボート番号（または同報通信チャンネル識別）は、データが期待した通り のものであることの確認であり、そうでなかったなら、中央段はそれを無視する （データネ送出）。遅延優先度は、ＴＸボート内で出立するセルのキューを管理 する際有用である。これは、また、データストリームを通じて行なうこともでき る。

１０．３．４．３　中央段からボートへこれをどのように用いるかについては、 多くの自由度がある。６４ビツトを育しており（４８と１６に分割する必要はな いが、タイミングの管理を簡単にするのならそうすることもできる）、以下のも のを搬送する必要がある。

ａ）ＡＴＭの質問に対する回答（２ビツト）：これらは、ＲＸポートから中央段 に送られているデータより、約３２ビツト先に送られなければならない。ＳＴＭ の質問に回答するには７ビツト、各データ面に１ビツト必要となる。

ｂ）ＡＴＭデータの形式（無、Ｐ：Ｐ、ＰＯＭＰＳＰ：ＦＰ）：中央から出力ボ ートへのデータと一致しな（てはなＣ）遅延サイクル（Ｐ：ＰＭトラフィック） ：中央から出力ボートへのデータ（ＡＴＭのみ）と一致しなくてはならない。

ｄ）要求された全ての返送情報及び統計ｅ）制御ストリームを通過した全ての遅 延優先度情報：中央から出力ボートへのデータと一致しな（ではならない。

（ＡＴＭのみ） ｆ）発生元のボート及びセルを記憶するためにデータスイッチ内で用いたアドレ スの識別を含めることは、保守の理由のために有用である。記憶されたアドレス が送られる場合、２つの面がその同一アドレスを用いることはまずあり得ないこ とに注意されたい。

１１、コアに対する強化 スイッチのコアの実施は、その論理構造または動作を変更することなく、技術の 向上と共に発展することができる。

ここには、発展の可能性のある多くの領域があげられており、そのいずれかまた は全てを適用することができる。

これらの間には、従属性が殆どまたは全くない。

データを３３０Ｍで送信することができれば、各回転子機能に対し２枚の回転子 カードを、１つのカードに合併することがで、中央スイッチ段全体を１枚のカー ドに実装することがでいる。

データを６８０Ｍで送信することができれば、２つの回転子または２つの中央ス イッチを１枚のカードに実装することによって、更に１／２に減少させることが 可能となる。

ＡＳＩＣ上のメモリが向上すれば、多数の中央スイッチボートコントローラを、 １つのパッケージ内に設けることができる。究極的には、制御面を１つの素子内 に、データスイッチと同様に、作成することができる（同報通信ＲＡＭの要求に 依存する）。

回転子機能用の光学系の使用により、それらの動作が能動的になる。

更に、ボートと回転子との間、及び回転子から中央スイッチの接続に光学素子を 用いると、相方向光学回転子の使用が可能となり、ＲＸ及びＴＸ回転子カードを 組み合せ、ファイバ°の数を半分にすることができる。これは、中央段を更にカ ード上に配置できるようにすると共に、それらもＩＯの半分のみを用いることに なる。

直交背面（ｂａｃｋｐ　１ａｎｅ）を用いることができれば（即ち回転子カード を中央スイッチカードに直角に取り付ける）、回転子と中央スイッチとの直結に より、かなりの縮小化が可能となる。

発展する技術の使用を、以下のテーブルに示す。これは、２８８ボートスイツチ のある面のものであり、カード当りの１０接続数が同じであることを前提として おり、２倍になれば、使用中の技術レベルの２倍のエントリを用いることになる 。

カード技術レベル間の内部　カード数　カード形式基本システム（１８５Ｍ）　 １００　３３００Ｍインターフェース （光学回転子なし）　５０　２ ６６０Ｍインターフェース （光学回転子なし）　２５　２ １．３Ｇインターフエース （光学回転子なし）　１３　２ ２．６Ｇインターフエース （光学回転子なし）７２ ３００Ｍインターフェース （光学回転子）　２５　２ ６６０Ｍインターフェース （光学回転子）　１３　２ １．３Ｇインターフエース （光学回転子）７２ ２．６Ｇインターフエース （光学回転子）４２ １２、周辺ボートの詳細 この章は、スイッチアーキテクチャと結合された周辺ボートの詳細を記載する。

変換及び監視についても述べるが、深（追及しない。

この章は、２つの主要なＡＳＩＣｔｌ能を必要としく一方はＲＸに、他方はＴＸ ）、そしてＲＸＩｍ能における質問提示に関するい（つかの問題を示す。

１２．１　周辺ボートのブロック図 第１９図に示すように、周辺は、ＣＢ２２２４４４１７ａに記載されたスイッチ のｘｂインターフェースを支持しており、既存のＨＴＵ及び監視ユニットを用い ることができる。ＲＰＣＵはこのスイッチアーキテクチャに連結されているが、 しかし、ＴＸポートには同等な機能がある。

ＲＸボート領域は、機能性を明瞭にするために、別個のＡＳＩＣとして示されて いるが、ＨＵＴ及び／またはＴＸポート素子と組み合せることもできる。

一般的に、この説明は機能的アーキテクチャを含むもの′　である。ボートが２ つの面に分割する位置を変更すること　′は可能であるが、同期特性は同一であ る。相違は、コア冗長機構によって保護されるハードウェアの量であろう。

７データ及び１制御信号（全てで４１Ｍ）は、恐ら（１６５Ｍの２つのリンクに 多重化されよう。

１２．２　ＡＳＩＣ ＡＳＩＣの概要について、機能ブロック毎にここに述べる。これらは、ある場合 には、組み合せることもできる（互いに、及びマルチプレクサのような他の雑多 なロジックと）。例えば、ＲＸ及びＴＸボートをマルチプレクサ及びデマルチプ レクサと共に組み合せることもできる。

１２．２．ｌ　ＲＸボート このＡＳＩＣは、第２０図に示されており、一方それらが所与の出力ボート用の 空間を有しているかを、中央段に尋ね、そして適切なデータを送出する。この素 子には小さなキューがあるが、この小さなサイズのための優先度やオーバフロー するという非常に可能性の低い事態を考慮する必要はない。これは、ＴＸ素子、 及び／またはＨＴＵと組み合せることもできる。

１２．２．２　ＴＸボート 基本的なＴＸボート機能は非常に簡単であり、主に出力キューである。このユニ ットは、スイッチからの２つの面を有することができるが、論理的な説明は両方 の場合において同一である。これは、Ｒｘボートに、それが必要なデータを制御 ストリームから引き渡す。

この素子は、必要に応じて点対多点セルの再タイミングを与え、中央段において 順方向転送を用いたことによって起こった遅延を補償する。また、より高速なボ ート（６００Ｍのような）を通る／から来るセルの再タイミングを行ない、用い られているボート連結内でのタイムスロットのずれを補償する。

また、これは全てのセルを出力キューに配置する。キューの管理において、これ は、セル損失優先、そして恐ら（セル遅延優先を実施する。

出力キューのサイズは、受は入れられる最大遅延によって与えられる。多点再タ イミング記憶部のサイズには、数学的分析が行なわれるが、シミュレーションか らは、２０セル以上とする必要は決してないことが、暗示されている。

高速群タイミングに必要とされるのはこれよりはるかに少ない。

セルが出力キューから取り出される際、必要な複製及び／または再変換は何でも 行なわれる。これは、同一ボート上の多数のＶＰＣまたは■ＣＣのファンアウト 、及び各ボートにおいて異なる出立ＶＰＩ：ＶＣ！値を必要とするファンアウト を可能とする。

セルの複製及びヘッダの再変換は、セルのコピーを必要とするＶＰＩ：ＶＣＩの リストを与える表によって制御される。コピーが伝送されて０る間、セルは出カ キニーから除去されない。各コピーのヘッダは、コピーができる際に、再変換さ れる。

再変換は、セルがキューから除去されて、セルコピーが作られない時に生じるこ とがある。双方の機能に同一の表が用いられる。このようにこの表を用いること は、非常に簡単な機能であり、ＡＳＩＣにさほど複雑度を付加するものではない 。

この素子の概略を第２１図に示す。

１２．２．３　ＡＳＩＣの概要 Ａ！ＭＣに対する要求は、ＲＸ及びＴＸポートがスイッチの２つの面を管理し、 かつより高い速度への多重化を含んでいないことを、前提としている。

特性　ＡＳＩＣＲｘボート　ＴＸポートロジックの複雑度　中　低 メモリ構成　１２Ｘ６４Ｘ８　１２０Ｘ５３Ｘ８　［２］５０Ｘ５３Ｘ８　［３ コ 合計　６Ｋ　７２に 特性　ＡＳ［ＣＲｘボート　ＴＸボート４１Ｍでの入力ピン　４　１０＋８ ２０Ｍ　１１　２ ４１Ｍでの出力ピン　８＋８　１ ２０Ｍ　Ｏ１１ ｐ　ｗ　ｒ前の合計　３１［１コ　３２　［１］［１］これらは組み合せること ができ、したがって４ビン程必要量を減らすことができる。これらの機能のピン カウントは、制御用マクロの素子を管理するためのアクセスを含まない。

［２］主セルキユーであるこれのサイズは、システムに受け入れ可能な最大遅延 に関連し、要求が設定された時に変更しなければならないことがある。

［３］遅れているマルチキャストトラフィックであるこれのサイズは、数学的分 析に依存し、ここで提案する形状は、恐らく過剰評価である。シミュレーション では、２０以上は決して必要としなかった。

１２．３　質問の実行 Ｒｘボートは、その入力キュー内に有するセルについての質問を行なうために、 どのように組織されるかについて、多くの選択肢を存することができる。何の質 問をするかを論理的にすることによって、大幅な性能の向上が可能である。第９ 章の結果は、質問実行についてのいくつかの論理的原理を用いることによって得 られた。これらには次のものが含まれる。

ａ）いつでも一度に２組の未解決な質問があるので、２組の質問を交互に行なう 。これらを組Ａ及び組Ｂと呼ぶ。２組の質問は、１組のデータが送られる前に成 され、したがって最初の組が受け入れられれば２番目の組での無駄を減らすこと ができる。

ｂ）異なる質問を行なう２つ以上の送るべきセルがある時、または少な（とも交 互の中央段において順番が異なる時。

Ｃ）同一ボートに送られるために２つ以上が待機中である場合、各組の質問にお いて同一ボートに関する質問を行なうことは、受は入れ可能である。

ｄ）行なわれる質問の形式は、キュー内の最初のエントリによって決められる。

組Ａはそのキュー内の最初のセルに依存する。それが同報通信セルであればそれ が送出され、点対点セルであればそのセルと２つの異なるアドレスのものが送出 される。

ｅ）ｉ初のエントリが多点セルの場合、組Ｂが上述と同じＨ理を用いるが、２＃ 目のエントリから開始する。

ｆ）また、２．３または４の位置に多点セルがあるならば、これは組Ｂとして送 られる。

ｇ）または、可能であれば、組Ａ内のものに対して異なる３つの質問を選択する 。

ｈ）実際に行なわれた質問に加えて、入力キューがプログラムされたサイズより 長（、そしてこの組の質問が多点セルに対するものである場合、順方向フロー制 御ビットをセットし、制限されたアクセス中央スイッチ空間の使用を許可する。

１３、　高速周辺ボートの詳細 これまでの基本設計は、１５０ＭのＡＴＭボート用スイッチコアの使用を説明し てきた。これより高速のＡＴＭインターフェースポートについては、インターフ ェースのＲＸボートコントローラの管理の下で、い（つかのコアへのリンクを用 いる。原則として、この設計はいかなる帯域のボートにも提供可能である。

より高速で動作させるための主な変更は、スイッチの周辺部において、スイッチ コアに多数のリンクを供給する高速ボートを設けることであろう。スイッチコア は、高速ボート用には、すこし違った構成をする必要があり、高速ボート用の構 成変更は、既存の低速トラフィックの動作に影響を与えることはない。コア構成 の変更は非常に小さく、１５５Ｍインターフェースの実施を考慮することができ る。

コアの変更は、より高速ないなかるものにつ〜１でも同一であり、それ以上に影 響を及ぼす。

異なるレートのボート間を接続する際には制限はない。

１３．１　高速インターフェースボート高速ポートは、１つのセルキューから、 スイッチの中央への多数のリンクを管理しなくてはならない。これを行なうため に、異なる中央段に、未解決のいくつかの組の質問を育しており、それらを調整 しなければならない。

より速（作動して多数のリンクを扱う他、可能であれば興なる中央段に異なる質 問を行ない、出力ボートのセル数と比較して、同一ボートに余りに多々の未解決 問題を有さ　”ないことを保証しなくてはならない、これは１５０Ｍポー６００ Ｍポートに対して、ボートはスイッチコアへの４つの別個のリンクを取り扱い、 これらは位相が正確に１タイムスロフト離れているが、同一タイムスロットレベ ルに整合されている（それらが共通の回転子を用いているという事実により）。

同様に、２．４Ｇボートも１６のリンクを扱、それらも各々位相が１タイムスロ フト離れている。

しかしながら、９．８Ｇポートは４組のリンクを存し、各々１６の等しく離間さ れたタイムスロットを有しているが、このセットは時間的に４ビツトずらされて いる。このようなボートには４つの回転子（７２リンク）全ての全容量を与える 方が、それが厳しく要求している８つの未使用リンクを回転子に割り当てようと するよりも、恐ら（好都合である。

１３．２　２．４Ｇ以上のレートのボートこれらには、１対乗の回転子が必要で あり、それらによる遅延は、全く同一ではないが、変動は他の経Ｎ（全タイムス ロット）による変動より小さいので、セルは連続状態を保つことになる。

１４、ＡＴＭ及びコアの保守 スイッチの同期予測動作は、多面動作をより簡単に行なわせることができ、同− 設計を、２または３面冗長システムにおいて用いることができるようにする。

以下の説明の殆どは、これが２面環境において動作していることを前提としてい る。

ＥＴ保守は、ヘッダ変換ユニット、監視ユニット及び関連領域の不良を含む。

■４．１　スイッチ 同期動作は、２または３面を入力ポートと出力ボートとの間で用いることができ るようにする。中央スイッチの一方が不良の場合、その中央スイッチを全ての面 において空白にする（ｂｌａｎｋ　ｏｕｔ）、及び多面同期動作を維持するとい う選択肢がある。面全体を空白にすることもできる。

面間の同期がこれらの不良のために失われた場合、短い期間の後スイッチは自分 自身を再整合する。一旦不良領域がサービスから取り除かれるか、修繕される。

各転送セルには３つの予備のオクテツト（ｏｃｔｅｔ）を用いて、必要であれば 、チェックコード及び連番を保持すことができる。（ＰＲＣＵにおけるように連 番を用いると、ファンイン呼び出しが不能となることに注意されたい）１４．２ 　ボート冗長度 スイッチの同期特性と既知の遅延特性は、ｌ：１及び１：ｎの交換端末（ＥＴ） 冗長度を可能にす。

′　１：１冗長動作に対して、一対のボートを全てのメツセージについて共にロ ックすることができ、または一対のボート（スイッチ上のどこのものでもよい） は、スイッチ内の点対少数点機能を利用して、論理的に同等な一対のボートとし て動作することができる。

１：ｎ冗長動作に対して、スイッチは、交換割り当てを記憶することができず、 早急に構成を変更しな（ではならない。しかしながら、スイッチは内部経路を有 する必要がないので、その変更を全てのＥＴに同報通信することができ、それら は単純に影響を受けるＨＴＵ内のボート番号を変換する。

トラフィックを故障したボートから切り放す機構を有することか必要である。こ れは、個々のボートを可能化または不能化することによって、中央コントローラ において簡単に行なうことができる。不能化された時、半アクティブ状態にして 、通常のトラフィックは通さないがある保守診断情報は通すようにすることがで きる。

１４．３　スイッチ保守の詳細 スイッチをどのように保守することができるかを示すために、このスイッチにつ いて検討する必要がある多くの詳細がある。

１４．３．１　エラーの検出 ２つく以上）の同期面を有すると、ＴＸポート素子内のこれら２面間のずれを検 出するのは簡単である。補正データの選択に関する次の見出しを見られたい。

セル内の余分な３オクテツトのデータ容量を用いて、１データ面当りのチェック 並びに全メツセージのチェックを行なうことができる。これはエラーの位置を突 き止めるのに用いることができる。このチェック空間の構造は、共通モードの不 良を掴むために、最適化することができる。

制御面は、質問及びボート番号についてＣＲＣを備えており、これが（もし悪け れば）中央段に質問を無視させる。

連続的にチェックされている実際のボート番号を示す領域（回転子エラーの場合 ）、及びその情報を二重チェックするための目的地ボートの繰り返しがある。こ れ以上のチェックも考慮されつつある。

１４．３．２　データ面の選択 データに対する正しい面を決定する方法は、同期性がそれをより簡単にするので 、考慮する必要がある。セルは、チェックコード及び／または連番のための、空 間を育する。

連番は、スイッチ上のファンイン接続の使用を禁止するので、（可能であれば） 避けるべきである。

３オクテツトのチェック情報によってデータ面に不良が発見された場合、正しい データを別の面から選択することができる。

制御面におけるエラーを解決するのは、これより複雑な問題である。

制御ストリーム内の制御におけるエラーは、ボート識別チェック（回転子エラー のためのチェック）及び質問とコマンドに及ぶＣＲＣを含むことができる。

１４．３．３　不良位置 ＴＸボートが、タイミングサイクルに対してずれが発生した時間を記録すると、 これが中央段に（または回転子）指摘する。

１面当りのデータチェック及び全メツセージチェックを用いると、データ面にお ける不良を検出して位置を突き止めるために使用することができる。時間（不良 が発生したサイクル内の）の知識と面によって、これは、回転子か中央データ面 に指摘する。

各中央スイッチから回転子を通じて不良が検出されたボートへのデータ及び同一 回転子上のその他のものを組み合せることによって、適切な回転子、データスイ ッチまたは通信経路に、不良を突き止めることができる。

１４．３．４　不良再構成 システムは、全てのトラフィックに対して良好なスイッチ面にロックする、また は両方の面に不良を有する中央スイッチを塞ぐ、または一方の面に不良を育する 中央スイッチを塞ぐ、選択を育する。

ロックするのは最も単純であり、ある種類の不良にとっては唯一の選択子であろ う。中央スイッチを両方の面において塞ぐことは、エラー検出を含めた全てのサ ービスを継続するが、最低に減少した容量となることを意味する。故障した中央 スイッチを一方の面に塞ぐことは、残りの面におけるエラー検出能力が制限され ることを意味する。

１４．４　同期回復 ２または３面のタービンでは、アイドル即ち「空」の面を、作業中の面と完全な 状態同期に持って行くのは単純なことである。これは、不良の修正後に２番目の 面をサービスに戻す時、または１つの面が新しい大きな成長段に「成長」した時 に、行なわなければならない。

同一セルが同時に両方の面に送られた場合、スイッチは結果的に両方の面におい て同一状態に落ち着く。これはシミュレーシロンによって証明されている。しか しながら、これに係る時間は、以下の技術を用いることによって太きく減少させ ることができる。

第１に、５ＴＡＲＴ　ＲＥＳＹＮＣ命令をＥＴの１つによって全ての中央段に送 出する。これは、それらに要求中の２番目及び３番目の質問を無視するように命 令するもので、それらは最初に提供されたアドレスに「ＯＫ」または「拒絶」の みを示す。この制約は、各中央段において完全な１サイクルの間続き、両方の面 で全ての点対点トラフィックが調和することを保証する。中央段はまた、サイク ルの進展につれ、５ＴＡＲＴ　ＲＥＳＹＮＣメツセージをその他のＥＴに渡す。

「アイドル１面を回復しても）る間、質問は両方の面に送られる。作動中の面か ら受けとられた回答は、作動中及びアイドル中双方の面によって用いられる。ア イドル面は空のセル記憶部を伴って始まるので、必要な場合常にセル空間がある 。

１サイクルの終了時に、スイッチ上の多点トラフィックがないならば、両方の面 は完全に同期する。

多点トラフィックは、作動面の順方向転送領域のセルともなり得るので、問題を 混乱させる。したがりて、新し〜）セルは両方の面に対する新しい処置を受け取 らないこともある。例えば、あるセルを作動面上の第２ランクに配置することが できるが、アイドル面では主ランクとなる。

幸い、あるボートの主ランクが空になるとすぐに、２つの面は中央膜内のそのボ ートに対して同期するので、この状態は不安定である。したがって、これらの記 憶部の大きな割合は、各サイクル毎に同期する。

この効果には、例えば２０サイクルの時間制限を設定することによって、上限が 与えられる。この時点までにボートが同期されていない中央段はいずれも、その ようなボートに差し向けられた全ての多点セルを拒絶するように要求される。こ れより３サイクル後に、スイッチは完全に同期する。したがって、新しい面を再 同期するための最大時間は、約２５サイクルで、１ミリ秒より短い。

中央段が全ての出力ボートに対して再同期した時、ｌＮ５ＹＮＣＨメツセージを 、プロセスを開始したＥＴに渡す。一旦全ての中央段がこれを行なったなら、Ｅ Ｔを制御して、５ＹＮＣＣＯＭＰＬＥＴＥメツセージを最初に得られる中央段に 送り、これが全ての接続されているＥＴに同報通信する。ここで、これらはそれ らの面の比較チェックを開始することができる。

この技術は、三重面、またはそれ以上の面にも、必要であれば、同等によく作用 するものである。

質問２及び３の使用に関する一時的な制約に起因して低下したスルーブツトは、 短い時間しか続かないので、これらの状態の下では、入力キューの過負荷の機会 は殆どない。

１５、結論 この明細魯は、最新のＡＴＭスイッチの可能性のある実施態様の概念及び概要を ある程度詳細に記載したものである。このスイッチは以下のような主な利点を有 している。

ａ）このスイッチは、障害、セルの損失及び遅延ジッタに対して、単一段構造と して振舞う。

ｂ）前記スイッチは、マルチキャスト（ファンアウトまたは同報通信）及びファ ンインを行なうことができる。

ｃ）前記スイッチは、再配線の必要性なしに、小さいサイズから巨大サイズまで 成長する。

ｄ）コアの変更なしに、１つの設計が高速外部インターフェース、６００Ｍ、２ ．４Ｇ、９．６Ｃ；等の設置を支援する。

ｅ）技術の向上につれて、論理動作の変更なしに、スイッチコアを前進的に小型 化し、コストを低減することができる。

ｆ）前記スイッチは完全に自己指向型であり、したがって経路獲得のための呼び 出し設定オーバーヘッドを有さない。

ｇ）スイッチの同期的な性質及び自己出向性質により、非常に少ない切り賛え時 間でボートの１：１及びｌ：ｎ動作を可能、かつ容易とする。

ｈ）前記スイッチの同期的性質が、そのスイッチに対する不良の検出及び位置の 突き止めを、非同期の設計のものより容易にしている。

ｉ）動的帯域変更が、サービスの中断なしに、そして他の接続に影響を与えずに 、成立した接続に対して可能である。

ｊ）１つの出力ボートに差し向けられたトラフィック負荷が過負荷になる場合、 仮想的に他の出力ボートへ差し向けられたトラフィックのためのスイッチの動作 には衝撃を与えない。

ｋ）この設計は、取り扱われる内部帯域が切り変えられる帯域の２倍のみである という事実により、それを実施するには効率的である。

ｎ倍のボートレート へノダデ°−ドー°ハ　出カキ一一 ボートＹのバンプ７は空か？ ボートＸ　中央スイッチ　ボートＹ に入る前に遅れを加える 国ａ箇審編牛 フロントページの続き （７２）発明者　ブロクター、リチャード　ジョン英国　ビーエイチ２１３キュ ウワイ、ドーセット、ウィムボーン、コーフ　マリン。

ディプローズ　ロード　２８

Claims (7)

【特許請求の範囲】
1. １．複数の並列データ切り替え面を備え、各面は等しい数の入力ボートと出力ポ ートと、各入力ポートをいずれかの出力ポートに切り変えるための中央スイッチ ングユニットとを有し、更に前記中央スイッチングユニット上の単一タイムスロ ットからのデータを、点対多点動作において複数の出力ポートに接続するように した手段を備えた、ＡＴＭ通信スイッチ。
2. ２．請求項１記載のＡＴＭ通信スイッチであって、更に、アドレスに関する情報 を記憶するための多点メモリを備えている、ＡＴＭ通信スイッチ。
3. ３．請求項１または２記載のＡＴＭ通信スイッチであって、更に、前記中央スイ ッチングユニットは、多点セルのため塩追加記憶部を設けた順方向転送記憶部を 備えている、ＡＴＭ通信スイッチ。
4. ４．請求項３記載のＡＴＭ通信スイッチであって、前記中央スイッチングユニッ ト内の遅延に起因するシーケンス外れのマルチキャストセルの再タイミングを行 なうための、再タイミング手段を備えている、ＡＴＭ通信スイッチ。
5. ５．請求項３または４記載のＡＴＭ通信スイッチであって、前記順方向転送記憶 部の最上ランクは、同報通信接続のための使用に制限されている、ＡＴＭ通信ス イッチ。
6. ６．請求項５記載のＡＴＭ通信スイッチであって、多点競るを同報通信セルとし て扱うことができるようにする制御手段を備えている、ＡＴＭ通信スイッチ。
7. ７．請求項３ないし６のいずれか１項に記載のＡＴＭ通信スイッチであって、前 記制御手階は、点対少数点接続を多点競るとして扱うことができるようにする制 御手段を備えている、ＡＴＭ通信スイッチ。