JP3300854B2 - 非線形転送モードスイッチング構成 - Google Patents

Description

【発明の詳細な説明】 本発明は、サイズ及び速度の両方に関して柔軟な設計
構造を有し、かつ同報通信（broadcast）が可能な非線
形転送モード（ATM）スイッチング構成に関するもので
ある。これは、技術の改善により、論理処理に変更を加
える必要なく、より小型かつ安価に製造することができ
る。これは、基本的には動作中は同期しており、内部帯
域は切り換えられる帯域の単に二倍でしかない。

これより本発明を、例にしたがって、添付図面を参照
に説明するが、ここで、 第１図は、公知のATMスイッチの概略図である。

第２図は、本発明によるATMスイッチの概念図であ
る。

第３図は、本発明によるATMスイッチの概略図であ
る。

第４図は、マルチキャスト（multicast）動作のため
の、順方向転送記憶部の使用を示す。

第５図は、点対多点接続用の、基本的連続ポート動作
を示す。

第６図は、本発明のスイッチのデータ面の概略図であ
る。

第７図は、本発明のATMスイッチの概念図である。

第８図は、第７図のスイッチのコアの概略図である。

第９図は、165M技術を用いたスイッチの物理構造の概
略表現である。

第10a,10b及び10c図は、図７のスイッチに用いられ
る、スイッチ構成の例を示す。

第11図は、別のスイッチ構成の概略図である。

第12図は、本発明による巨大スイッチ用の制御面の概
略図である。

第13図は、第７図に示したようなスイッチのための中
央制御部の概略図である。

第14図は、回転子ASICのための可能な構成を示す。

第15図は、中央データスイッチASICのための可能な構
成を示す。

第16図は、中央制御メモリ管理ASICのための可能な構
成を示す。

第17図は、中央ポート制御ASICの該略図を示す。

第18図は、タイムスロット管理ASICの動作の概略図を
示す。

第19図は、周辺ポート支援ASICのブロック図を示す。

第20図は、RXポートASICのための可能な構成を示す。

第21図は、TXポートASICのための可能な構成を示す。

第22a及び22b図は、順方向転送記憶部を概略的に示
す。

次の３つの定義がこの明細書では用いられる。

ａ）点対点：（P:P）１つの入力ポートから１つの出力
ポートのみに行く接続。

ｂ）点対多点：（P:MP）１つの入力ポートから来て、出
力ポートの多く（全ての可能性もある）に行く接続。

ｃ）点対少数点：（P:FP）１つのポートから来て、最大
３つの別のポートに行く接続。

1.紹介 最初に、ATMスイッチ構造物の機能について考える
（第２章）。高速同期回路スイッチ技術を用いると、こ
の設計の鍵となる領域では、高性能スイッチをどのよう
にして実施することができるかが、示されている。この
スイッチの性能は、「理想的な」ATMスイッチのそれを
比較され、得られた高性能の真の測定を与えた。このス
イッチの形状は、その内部動作の予測性のために、制
御、管理及び保持が非常に簡単となっている。

３状態構造は、入力キューイング（queuing）、中央
ルーティング（routing）及び出力キューイングを含む
スイッチのために用いられるもので、これは時間−空間
−時間構造である。特定の仮想接続を支持する全ての経
路に対して固定の遅れがあるという事実のため、動的可
変ルーティングを、ルーティング段階において用いるこ
とができる。時間領域を使用して、種々の中央ルーティ
ングを設けるのである。

上述のスイッチは、英国特許出願番号第GB2224417A
号、GB901934.0号、及びGB9103759.8号、並びにISS90に
おいて提出された論文A6.1「同期ATMスイッチング構造
物」及び第２回IEE通信についての会議において提出さ
れここに参考として組み込まれた、「デジタルスイッチ
ングアーキテクチャにおける前進」に、記載されている
スイッチと類似性を有する。

本発明によれば、複数の並列データ切り替え面と一つ
の並列制御面とを備え、各面は等しい数の入力ポートと
出力ポートと、各入力ポートをいずれかの出力ポートに
切り替えるための中央スイッチングユニットとを有し、
単一のデータストリームを複数の入力ポートの間に分割
する手段を備えた、ATM通信スイッチが提供される。

好ましくは、前記スイッチは、各入力ポートを前記中
央スイッチングユニットの各タイムスロットに循環的に
接続する回転子手段と、前記中央スイッチングユニット
の各タイムスロットを循環的に各出力ポートに接続する
第２の回転子手段とを備えている。

2.鍵となる原理 本スイッチの詳細を記載する前に、この章ではいくつ
かの鍵となる原理を上げておく。

ａ）本スイッチは、可変セルルーティングを用いて、各
セルに対して、それが到達した際に、コアを横切る経路
を見つける。コアを横切るタイミングは一定であり、こ
れは、セルシーケンスの保全性を確実に保持するもので
ある。可変セルルーティングは、動的帯域の変化を可能
とし、更に低セル損失率を保証するのも助ける。

ｂ）本スイッチは、各セルを、64ビットの並列ストリー
ムで送出し、制御ストリームによって管理する。

ｃ）本スイッチは、外部インターフェースと比較すると
比較的低速な並列論理処理によって、全体的に判断を下
すものである。これによって、600Mの技術を必要とせず
に、600M以上の速度の外部インターフェースを支援する
ことができる。判断処理は、簡単に不良発見を可能とす
ると共に、1:1及び1:Nの冗長ポートに対する高速切り換
えも可能とする。

ｄ）本スイッチは、単一段スイッチ（ある付加的な固定
遅れを伴って）として振るまい、これは、それに非常に
低いセル損失率、低いジッタ、及び低い遅れを与える。

ｅ）本スイッチは、単一段出力キューATMスイッチとし
て、振舞う。これは、外部ポートの容量の２倍の中央空
間ルーティング容量を有し、入力から出力キューヘセル
を引渡す。流れ制御を応用してこの空間ルーティングに
アクセスを得るようにすることによって、障害やセルの
損失が全くなく、非常に良好な性能を得ることができ
る。

ｆ）本スイッチは、16ポートの小さなスイッチから1000
0ポートを優に越すものまで、マルチキャスト構成に成
長するものである。１つの構成から別のものへの成長
は、既存のまたは新しいセルを失うことなく、達成する
ことができる。

ｇ）本スイッチは、非常に技術から独立している。本ス
イッチは、発展し、技術が向上するにつれ、より高い価
格効果を得ることができる。

ｈ）本スイッチは、中央空間ルーティング機能から全て
のポートへの多数接続のためのファンアウト（fan ou
t）を行なうことができる。

ｉ）本スイッチは、ポートをコアに連接することによ
り、いかなるデータ速度のポートでも扱うことができ、
150M、600M、2.4G、.6G...個のポートを、コア設計を変
更することなく、支援することができる。

3. スイッチングの原理及び必須事項 3.1 必須事項 以下の必須事項を、公衆（または個人）ネットワーク
の発展に相応しい完全な機能性を有するATMスイッチに
対して、応用することとする。

3.1.1 スイッチコアに関連した必須事項 ａ）150M（または同等物）において、８から4000までの
ポートのサイズ。

ｂ）大きなサイズの範囲にわたって経済的である。

ｃ）サービスの中断及び再ケーブル敷設のない成長。

ｄ）150Mから600Mまたは22.4Gポートまでの遷移に対し
て、構造変化がない。

ｅ）150M、600M及び2.4Gポートの任意の混合。

ｆ）各々600M以上の、仮想チャンネル、仮想経路帯域容
量。

ｇ）同報通信及びマルチキャスト（multicast）用途の
ための、スイッチを横切るファンアウト（fan−out）接
続。

ｈ）単一の出立ポート、即ち多数のVCSへの、ファンア
ウト接続。

ｉ）フィードバックを備えた同報通信用途のための、フ
ァンイン（fan−in）接続。

ｊ）バーストトラフィック及び等価でない負荷には、不
感である。

ｋ）全ての接続形式、接続設定及び接続帯域変更の双方
に対して仮想的に障害がない。

ｌ）−ヘッダ内のCLPビット −ヘッダ内のペイロード型領域 −仮想経路識別子（VPI）／仮想チャンネル識別子
（VCI）優先順位 に基づいたセル損失優先順位。

ｍ）高信頼性及び可用性。

ｎ）低い固定遅れ（10ミリ秒程）。

ｏ）低い遅れジッタ（単一段スイッチに近い）。

ｐ）低いセル損失確率（80％負荷、各入力において、ベ
ルヌーイ分布トラフィック、一様負荷分布で、2E−10以
下）。

3.1.2 制御態様 ａ）既存の接続に対する、中断を伴わない、帯域の動的
変化 ｂ）ペイロード型の柔軟な処理。

ｃ）少なくとも一千万BHCAの制御スループット。

ｄ）不良後のルーティング表等の復元。

ｅ）ヒットレススイッチの保護／再構成（目的としてで
あり、必須事項ではない）。

ｆ）制御ソフトウエアに対する統計の提供。

−VPI:VCIについてのセルカウント。

−セルの損失 −違反の取り締まり −トラフィック形状の情報 −ヘッダエラー制御領域（HEC）エラー−補正 −ヘッダエラー制御領域（HEC）エラー−セル廃棄 −等 ｇ）トラッフィック通過中、全ての保守活動を行なう。

3.1.3アクセスユニット（ブロードバンド）に関連する
必須事項 ａ）外部ATMインターフェース： −SDH、SONET、（VC−４、VC−4.4c、VC−4.16
c、...）。

−プレシオクロナス（plesiochronous）（1.5M、2M、34
M、45M、140M） ｂ）交換終了に対する1:1スペアリング（sparing）；目
標は切り換え時間なし。

ｃ）交換終了に対する1:1スペアリング；目標は20ms以
下の切り換え。

ｄ）目標として、100％の不良検出能力。

3.2 ATMスイッチの機能 ATMスイッチの機能は、図１に示し、以下に記載する
ように、３つの主な構成要素に分解することができ、い
かなるスイッチの設計でも、各機能の１つ以上のインス
タンスを有することになる。

ａ）入来する回路識別を、出立する回路識別及びポート
番号に変換する、各ポート上のヘッダデコーダ。このユ
ニットは、その取決めたトラフィックレベル限度に対す
る、特定の回路の利用を監視することもでき、必要であ
れば、他の通過中のトラフィックに打撃を加え得るスイ
ッチの可負荷を回避するために、セルを破棄する。

ｂ）ヘッダデコーダユニットによって得られる物理ポー
トルーティング情報にしたがった、入来ポートから出立
ポートへのデータセルの転送。これは、本質的に空間ル
ーティング機能である。

ｃ）ルーティング機能によって、指定された出立ポート
のトラフィックストリームへ伝送されるセルを、統計的
に多重化する。出立ストリームの容量を越えた、トラフ
ィック内のピークによって、いくつかのセルを順番待ち
（queue）させる必要が生じる。この出立多重化及び順
番待ち機能は、示した同期回路におけるタイムスイッチ
の動作に例えられるが、時間領域における仮想回路の前
もって定義した循環的割り当てには従わない。

4.既存のATMスイッチ製造物 現行のスイッチの動作を記載する前に、既存の設計が
ルーティング及びキューイング機能を実施する方法につ
いて、思い起してみる。

ルーティング機能は、空間ルーティングネットワーク
によって実施され、回路スイッチネットワークのそれと
似ており、また、英国出願第GB9103759.8に記載されて
いるように、バスまたはリング上の時間領域を利用する
こともできる。大きなスイッチでは、時間多重バスの単
一点相互交換媒体は、実際の帯域制限をすぐに超過して
しまう。

キューイング機能は、いくつかの方法で実施すること
ができる。最も直接的な方法は、各出力ポートに対し
て、専用のFIFO型記憶部を有することである。実際で
は、空間ルーティング機能及び出力キューイング要素
は、多数の入力ポートからの同時転送に対処することが
できず、また出力キューは、入力ポートに反映される。
また、特に時間領域を利用してそのスイッチング動作を
達成する場合、空間ルーチング機能内で順番待ちするこ
ともできる。出力キューがスイッチに反映される場合、
幾つかのキューに１つの記憶部を共有させることによっ
て、節約することができる。ルーティングとキューイン
グの両方を行なって小型ATMスイッチを形成する装置を
設計することができ（英国出願第GB901934.0号に記載さ
れているように）、これはネットワーク構成内に配置し
て、大きなスイッチを設けるようにすることができる。

ルーティング機能がスイッチの全負荷を同時に１つの
出力に伝達するのでないなら、ある形状の競合解決が必
要となるか、或いは中間キューを設けなければならな
い。一般的に、ATMスイッチは、仮想回路にのみ、内部
的に１つの道を進ませ、セルの連続保全性を保持しよう
とする。同様に、ネットワークレベルでも、セルの固定
されたルーティングがある。

ATMスイッチの固有のキューイング機能を短縮或いは
削除するような、巧妙なスイッチの設計は不可能であ
り、高いピーク遅れ値やセルの損失をも、結果的に生じ
ることになりかねない（実際のキューサイズの限界によ
って制約される）。ATMスイッチの設計の作業は、第１
図に示した機能的ルーティング及び出力キューイングモ
デルにおける、性能の劣化について、定義すべきであ
る。

5.本ATMスイッチの原理 いくつかのATMスイッチは、同期回路スイッチと類似
点があるが、予測不可能なトラフィックパターンが、動
的な変化に対処できる構造を要求する傾向にある。本発
明のスイッチは、同期回路スイッチと非常に近い連係を
保持しており、ATMスイッチ設計の既存の集合には直接
入り込んではいない。

本スイッチは、機能的ATMスイッチモデルに緊密な近
似を達成する。これは、主として第１図に包含されてい
る「出力キュー」アーキテクチャを基本としている。

中心的な狙いは、スイッチの「コア」部分を最少化し
て、効率的に大きなサイズの構築を可能とし、そして１
つのキューイング段階を有することによって、最適な性
能を提供することである。

標準的出力キュー構造の問題は、各出力キューに対し
て非常に高いファンイン容量を必要とすることである。
１つの解決法は、いくつかの出力キューを共に集合させ
て、多数のアクセスを共有し、得られる統計的利得効率
を改善するようにすることである。

本発明のスイッチの設計においてとられる方法は、フ
ロー制御を導入してルーティング機構に要求される容量
を制限することである。このフロー制御は、入力ポート
とコアとの間に応用し、（小さな）入力キューに対する
要求並びに各出力におけるそれらに到達する。コアは、
セルを出力キューに規則的にダンプする。即ち、コアと
出力との間にはフロー制御がないのである。

大きなスイッチに対して、過度なスループットの要求
が、単一の集中型フロー制御構造に、なされることがあ
る。これは、並列に動作する多くの同一機構を用いるこ
とによって、回避される。256ポートスイッチの一例
が、第２図に示されており、ここでは、18個の中央クロ
スポイント面が、各々１つのセルを各出力に転送するこ
とができる。各面は、全ての入力から全ての出力へのア
クセスを有しており、したがって全トラフィックのかな
りの量を扱っているのである。

一見、異なる中央記憶素子を用いてセルを１つの仮想
回路に転送したら、セルシーケンスの保全性は失われる
ように思える。これは、入力及び出力中央段アクセス時
間を、ステップ状に回転させることによって、防止され
るので、中央段には一定の記憶遅れがある。異なる入力
対出力ポートの組み合わせが、コアルーティング機能に
より、異なる固定遅れをもつことになるが、いずれか２
つのポートが常に同一遅れを有することになる。

設計全体は、Ｔ−Ｓ−Ｔ回路スイッチに例えることが
できる。ルーティング機能は、セルを順番待ちさせない
が、中央空間スイッチのように、作用する。入力及び出
力キューは、時間スイッチング段に等しくすることがで
きる。ルーティングスイッチを回路スイッチングにおけ
るように固定することはできないが、セルが入力ポート
に到達する際、変動するトラフィック要求を運ぶために
動的でなければならない。

非ブロック３段回路は、中央ステージを横切るトラフ
ィック搬送能力の２倍を必要とする。この容量の同じ２
倍が、このスイッチ内に存在する。経路設定における回
路スイッチにおいて、中央スイッチング素子を横切って
追跡して、要求された回路を接続するための自由な入力
及び出力を有するものを見つけることが必要である。こ
のスイッチは、ルーティングトラフィックについてのと
同様な原理で動作するが、この場合１つのセルがある入
力ポートに到達する毎に、追跡しなくてはならない。

各入力ポートキューは、全ての中央ルーティング素子
へのアクセスを有する。一方、各中央ルーティング素子
は、出力ポートキュー毎に、トラフィックを放出するこ
とができる。各中央スイッチ素子は、したがって、全ト
ラフィック負荷のある割合を担うことができ、いかなる
所望の空間ルーティング動作をも実行することができ
る。中央素子へまたはそこからのアクセスは、循環タイ
ミングを基に、行なわれる。

各タイミングサイクル中、各入力ポートは、１つのセ
ルを、中央段素子毎に送ることができる。各中央段要素
は、バッファ内に、各出力ポートに対して１つのセルを
保持することができる。中央要素から出力キューへのセ
ルの転送は、タイミングサイクルの中で前もって定義さ
れた時間に起こる。セルは中央段要素内で記憶遅れ被る
が、各出力ポートに対して単一のセルバッファにロード
するためには、入力ポートから１つのセルしか受け入れ
ることができないので、キューイングは不可能である
（点対点トラフィックに対して）。

記憶されたセル全てを運ぶのに常に十分なハイウエイ
容量があるので、中央段と出力キューとの間にフロー制
御は不要である。

一旦出力ポート用バッファが中央スイッチ内で満杯に
あると、セルが出力ポートキューに転送されることによ
ってそれが空になるまで、別の入力ポートはそれを用い
ることができない。入力ポートは、それらが中央段要素
内で必要とする出力ポートバッファの状態について質問
することができる。この要求は、セルの転送に先だって
パイプライン状に行なわれ、中央段から応答が返送され
る時間が得られる。スイッチの性能を向上させるため
に、一度に１つ以上の中央段セルの状態を要求すること
ができる。これは、入力キューを多くの方向に向けさせ
る効果があるが、転送のために選択されるのは１つのセ
ルだけである。

5.1 内部フロー制御プロトコル 基本的なプロトコルの原理を説明するために、点対点
接続の挙動を最初に考える。

5.1.1 点対点接続 各ポートは、回転中の中央スイッチの各々を回って質
問するものであり、特定の目的地にセルを送るための空
間が当該中央スイッチ内にあるかを尋ねる能力を有す
る。空間があれば、中央スイッチは肯定的承認を与え、
ポートはそのセルを中央スイッチに与える。

すると、データが並列に中央段に送られる。これに続
いて、そのセルが出力ポートに転送される。基本的なシ
ーケンスを第４図に示す。

このシーケンスは、最初の質問が阻止され、そして２
番目の質問が受け入れられたことを示している。実際に
は、異なる目的地に対して多くの質問が成され、入力キ
ューを多くの方向に向けさせることができる。

5.1.2 点対多点接続 上述の基本的シーケンスは、点対点接続に用いられる
ものである。

しかしながら、これは、１つの点を数個の点に接続す
る（1:2または1:3のような）場合にも用いることができ
る。これらの場合には、質問は２つまたは３つのポート
に１つのセルを送るように要求することができ、中央段
は効果的にそれを展開する（fan out）。中央スイッチ
を代りに用いなければならない。セル転送シーケンスを
変更して多数のコピーを、中央スイッチからそれを必要
とする各出力ポートに、送るようにすることができる。

これに対する１つの例外が、単一出力ポート上で、接
続をVPI:VCI以上に展開しなければならない場合であ
る。別の観点では、多点接続は、典型的に、各ポート上
に異なる出立VPI:VCI値を必要とする。これらの要求を
満たすには、出力周辺でセルを複製しヘッダを再変換す
ればよい。これがどのように与えられるかは、周辺ポー
トに関する章に記載されている。これは、スイッチコア
には何の影響も与えない。

１つの質問には、非常に少ない、例えば３つのアドレ
スを記述するためには十分な空間がないので、各中央ス
テージには多点メモリを用いる必要がある。これは、所
与の「チャンネル」に関連するアドレスを記録する。こ
のチャンネルはVPCまたはVCCと一致するが、その必要は
ない。指示及びアドレスのために用いられる質問の代り
に、今度は「アドレス」空間を用いて、多点「チャンネ
ル」を指示するのに用いる。これは多点メモリ内で調べ
ることができる。

5.1.2.1 順方向転送記憶部の使用 中央スイッチング要素は、多点接続では、必要な全て
のポート用に空のバッファを有していないことがある。
このような中央段を待つのは長時間かかる。したがっ
て、マルチキャストセルは、第22（ａ）及び22（ｂ）図
に示すような順方向転送空間に記憶する。

主「ランク」内に空のバッファがあるようなポートに
ついては、セルが点対点セルとして、現在の中央サイク
ルにおいて転送される。最初の順方向転送「ランク」内
に記憶されているそのようなセルは、次の動作サイクル
を待たなければならないが、一方高い「ランク」内のも
のは対応するサイクル数だけ待たなければならない。

中央テーブルがユニット内に保持されて、どのランク
が各ポートに対して満杯かを、及びそのポート／ランク
に対応するセル記憶位置を記録するようにしている。

セルは、常に出力ポートに対して最も低いランクに書
き込まれる。したがって、単一の多点セルは、ポートＡ
の主ランク、ポートＢの最上ランク、及びポートＣの中
央ランクに配置することができる。

セルが各出力ポートに順番に転送されるにつれ、セル
の各ランクは、サイクル毎に１回「前進」する。

点対点セルは、順方向転送設備を用いることは許容さ
れていないので、第１ランクが空の時にのみ受け入れら
れる。

第１セルが３サイクルまでの遅れを伴うのに対して第
２セルは全け遅れないので、この技術によって、出力ポ
ートに到達した時、マルチキャストトラフィックの順番
が狂うことがあり得る。しかしながら、余分な遅れ量は
解っており、出力ポートは、中央スイッチ内で待つ必要
がなかったマルチキャストセルのタイミングを取り直す
ことによって容易に補償できる。したがって、全体的な
遅れは一定のままである。これについては、周辺ポート
に関する章で更に論じられる。

順方向転送「ランク」の数は、シミュレーションから
得る必要があるが、これは、本方法を複雑にするもので
はない。量子化（quantifying）が必要なだけである。
マルチキャスト接続の遅れは、常に中央段に設定された
遅れる可能性のある最大サイクル数に反映されるので、
過度なランクの使用は、多点接続用の固定遅れ要素に、
悪影響を及ぼすことになる。

5.1.2.2 非常に広いファンアウト接続、例えばケーブ
ルテレビジョンのような、サービスの筋書きでは、スイ
ッチの出力ポートの殆ど（全てではないにしても）にア
ドレスする、点対多点接続がある。このようにスイッチ
されている「同報通信」セルは、それより狭い「マルチ
ポート」セルよりも、更に高い妨害の確率がある。

これを軽減するための、１つの可能性は、順方向転送
の最上ランクの使用を制限して、この空間を非常に広い
（同報通信）接続のためのみに用いるようにすることで
あう。この文脈で「同報通信」が構成するものは、異な
る管理や場所が異なる基準を有するように、恐らくプロ
グラムされなければならないであろう。

この技術は、同報通信についてなされる節約が多点セ
ルの制限となるような、多点に対する妨害と、同報通信
接続との間の妥協を許すものである。

5.1.2.3 順方向フロー制御 最上ランクが、同報通信セルのために確保された場
合、別の同報通信トラフィックを発生するボートがその
容量を占領する可能性があるので、入力ポートは多数の
多点セルの転送が困難になることがある。ここで、入力
キューが、このポートに望まれるよりも大きくなる可能
性がある。

入力キューがプログラムされた長さに達した時、入力
ポートは、「順方向浮遊フロー制御」ビットを、尋ねら
れた「質問」にセットする。このビットは、中央段に、
マルチポイントセルを同報通信セルとして扱うように命
令し、順方向転送記憶の「最上ランク」にアクセスする
ことを許す。

5.1.2.4 遅延経済性 最上ランクが同報通信セルに制限されている場合、マ
ルチポイントセルを再タイミングする再の遅れを考慮す
る必要はない。これは、より狭いマルチポイントセルに
より遅れ特性を与え、再タイミング装置に必要な容量を
減少させる。

勿論、順方向フロー制御を用いれば（マルチポイント
セルに最上ランクへのアクセスを許可する）、この経済
性を達成することはできない。

5.1.2.5 点対少数点 上述のように、1:2または1:3接続上のトラフィックの
場合、スイッチコア内に多点テーブルを設置する必要な
く、スイッチすることができ、点対点セルに関しては
「主ランク」内のみで動作することができる。

しかしながら、これらのセルにも順方向転送の使用を
可能にし、それらの妨害確率を低減することは、完全に
可能である。これらはいずれかの方法で受け入れられる
高い確率があるが、妨害の可能性がより高い小さなスイ
ッチ（16、32ポート）では価値があるかもしれないが大
きなスイッチにおいても価値があるかは、疑わしい点で
ある。

5.1.3 プロトコルの概要 点対点接続は、一定の遅れを有するフロー制御中央段
を介して、入力から出力ポートに送られる。

点対多点接続は、中央段において展開され、少数の別
個の遅れがかかる。これらは出力ポートにおいて、容易
に再度シーケンスを組むことができる。

点対少数点接続は、フロー制御中央段を介して入力か
ら出力ポートに送られ、そこでそれらは展開される。こ
れらには点対点トラフィックと同じように、一定の遅れ
がある。

5.2 中央スイッチの基本概念 中央スイッチの動作をより詳細に説明するために、制
御の挙動と、データ面を試験する。７つのデータ面があ
るが、これらはすべて同じことを行なうので、第５図で
は１つのみが示されている。

データ面では、16の入力及び出力は、時間をずらしな
がら行なわれる。各４クロック期間毎に、16個の64ビッ
トシフトレジスタの１つが、満杯になり、その64ビット
がセル記憶部に書き込まれ、各４クロック期間毎に、１
つの出力レジスタが空になり、セル記憶部からの64ビッ
トがロードされる。リード及びライトアクセスは、簡単
にするために、インターリーブされるものとする。

制御面では、要求も時間をずらして行なわれるので、
一度に１つの要求のみが実行される。これらは、16個の
入力から直列に読み込まれ、そして質問回答機能によっ
て処理される。これは、要求された出力バッファが空い
ているかを調べ、もし空いていれば、その要求に適切に
答えようとするものである。次に、質問処理部は、空き
アドレス発生器によって発生されるアドレスを、それが
データ面でリードアドレスとして用いられる適切な時点
まで記憶する。

マルチキャスト要求に対して同報通信メモリがアクセ
スされて、セルがどのアドレスを要求しているかを判断
する。

6. 論理設計 次に論理設計を、ある程度詳細に論ずる。用途特定集
積回路（ASIC）間で用いられる主論理データレートは、
41.572Mであり、これは、関数間でデータを渡さなけれ
ばならないレートである。これは、より高いレートまで
多重化すること、或はより低いレートで並列に送ること
ができる。

1024ポートに対して38.88Mのレートを用いることにつ
いて検討したが、このスイッチは現在では41.472Mを使
用している。このデータレートは、小さいサイズに対し
て、何倍も円滑な成長をもたらすものである。それは、
また、内部クロックをSDH列に固定し、フレーミングを
容易にする。現在、スイッチは装置当り及びカード当り
非常に少ないIOが必要なだけで、あり、４つの主要な構
成を経て、以前に得られたよりも大幅に大きなサイズに
まで成長する。

41.472Mのレートは、155.52MのSDHラインレートの4/1
5に相当する。

6.1 論理構造 物理的な実現を考慮する前に、論理的な実現を達成し
なければならない。

ここの基本的な折婦負は、288ポートのスイッチにつ
いてであり、それより大きなもの或は小さなものも作成
可能であり、後に説明する。これはまた、150MのATMポ
ートにも関連があり、それより高いレートのポートも、
後に説明する。

このスイッチは、18の中央面があり、各々288x288の
クロスポイントマトリクスとして、作用する。各入力ポ
ートは、その負荷を、循環的にこれらの面に分配する。
各出力ポートは、これらの面からのセルを、同じように
循環的に収集し、これらのセルを出力ポートへの伝達の
ために整列させる。第７図を参照のこと。

循環的なアクセスによって、全ての中央面が同一シー
ケンスを処理するので、遅れが常に一定であることが、
保証される。中央段の処理が遅いので、それらを順にア
クセスすることができる。

より高い帯域のポートは、このコアスイッチ上の多ポ
ートにインターフェースしなければならない。例えば、
600Mは４ポートを使用し、2.4Gは16ポートを用いる、等
である。入力ポートバッファにおいてロジックが十分高
速に動作できるのであれば、この方法を無限に拡張し
て、ATM標準の将来の発展に合わせることができない理
由がない。

第８図は、コアが動作する方法を図示したものであ
る。コア全体が８つの並列な面上で動作する。１つは制
御用であり、７つはセルの転送用である。全ての論理リ
ンクは、論理41Mで動作する（技術的に要求されれば、
これは、1x41M、2x20Mまたは4x10Mとすることもでき
る）。

各155Mポートは、８つのリンク−回転子機能となる。
１つが制御用で、７つがデータリンクである。８つの回
転子機能の各々は、18の入力を有し、各々64ビットの18
タイムスロットにわたって、18の出力に対してこれらを
回転させる。64ビットのデータリンク７つは、56オクテ
ット（Octets）と同等であり、１つのセルの53オクテッ
トを保持するのに十分以上である。

入力回転子は、中央スイッチの周りを循環する。これ
らのスイッチは、各々18の入力と18の出力を有してお
り、これらの循環的性質によって、各サイクルに各入力
ポートへのアクセス１回を行なう。中央制御段は、ポー
トからの質問に答えて、７つの中央データスイッチの動
作を制御する。

データを送る前に質問ができるようにするために、制
御面は、データ面とは少し違う動作を行なう。データに
先んじて質問に答えられるように入力ポートが制御する
ために、制御面の一部は、データ面より先んじて動作し
なければならない。加えて、実際に送られたデータを入
力データが認識できるためには、データと同時にある制
御情報を送らなければならない。これらを解決するため
に、制御サイクルを48ビットの期間に分割し（質問する
ために）、これをデータより２タイムスロット前とし、
64ビット（１タイムスロット）のギャップにより、質問
が中央スイッチに到達し、回答が戻り、これに続いてデ
ータと同時に16ビットの制御期間となり、それを認識す
る。これらの制御期間は、以下のテーブルに示すよう
に、１つのストリーム内に共に多重化される。

「データST2」は、タイムスロット２内のデータで、「Q
uest2」において、２タイムスロット前に質問をしてお
り、そのデータはフィールド「Qual2」で、それが送ら
れるのと同時に認識される。

入力と出力とを共に回転させることによって、中央ス
イッチにおける遅れは、いずれの所与の接続についても
一定である。この一定の遅れの値は、タイミングサイク
ルにおける入力及び出力ポートの相対的位置に依存す
る。ループ遅れ（ＡからＢまでの時間にＢからＡまでの
時間を加えたもの）は、正確に１サイクル（28ミリ秒）
である。

6.2高レート周辺ポート（600M、2.4G） これまでの基本設計は、150MのATMポート用のスイッ
チコアの使用について述べてきた。これより高いレート
のATMポートインターフェースについては、いくつかの
コアへのリンクが、入力ポートの管理の下で、用いられ
ている。原則として、この設計は、いずれの帯域のポー
トにも提供できるものである。

より高いレートで動作させるための主な変更は、スイ
ッチの周辺において、スイッチコアに多数リンクを供給
する高速ポートを設けることであろう。スイッチコア
は、高速ポート用には少し異なった構成を必要とする
が、高速ポート用構成変更は、既存の低速トラフィック
の動作には影響を与えることはない。コア構成の変更は
非常に少なく、155Mインターフェース用の実施を考慮に
いれることもできる。コアの変更は、いかなる高レート
に対しても同一であり、それ以上の効果がある。

6.2.1 原理 高速ポートが高速接続、即ち155M以上を扱うことがで
きることは、重要なことである。これは、ポート内にお
いて、セルのキューは１つのみでなければならないこと
を暗示している。

ポートは、セルの送出が低速であろうと高速であろう
と、同一プロトコルで動作しなくてはならない。

高速ポートのリンクを単一の回転子に接続することに
よって、ケーブル管理を容易にし、かつ技術が許せばこ
れらのリンクにより高いレートの内部伝送レートを利用
できるようにすることが、望ましいことと看做されてい
る。2.4G（回転子全体）より大きなポートは、多数の隣
接する回転子に接続されよう。

以下に続く原理は、基本的に、１サイクルに多数回単
一の高速ポートへのアクセスを与えるが、それを多数の
より低い速度のポートとしては扱わない。

以下に続く記載は、例として600Mのポートを用いる
が、同様な作用はいかなるレートにも応用できる。中央
段をアクセスする際、一定の遅れを保証することは不可
能であり、同時にブロック動作も行なうことはできな
い。しかしながら、少数の既知の遅れを有し、そして高
速ポートにいてマルチキャストトラフィックに要求され
るもののような同様な再シーケンス処理を用いることに
よって、トラフィックの全負荷を、全制約なく処理する
ことができる。再タイミングは、600Mのトラフィックに
対して、０、１、２、または３のタイムスロットの再タ
イミングを必要とし、トライックの全負荷を、何の制限
もなく処理することができる。

各中央段は、600M出力に対して１つのバッファは有し
ていないが、異なるタイムスロットに対応する４つのバ
ッファを有している。トライックは常に最初の利用可能
な空のものに配置される。タイムスロットが隣接してい
るので（レートが何であろうと）、これは、中央におい
て隣接する質問回答機能の間で２つの信号を通過させる
（１つは点対点、もう１つは点対多点）ことにより、組
織構成が容易となる。

高速ポートは、最初のタイムスロットを３タイムスロ
ット、２番目のものを２、そして３番目のものを１タイ
ムスロット、遅らせることによって、４つのタイムスロ
ットのグループの再タイミングを取らなければならな
い。これら４つのセルは、到達する際に同じ順序で用い
られる。

6.2.2 高速インターフェースポート 高速ポートは、単一のセルキューから、スイッチの中
央への多数のリンクを管理しなくてはならない。これを
行なうために、異なる中央段に対して未解決（outstand
ing）の数組の質問を有し、これらを調整しなくてはな
らない。

多数リンクを処理するためにより高速に動作する以外
に、可能であれば異なる質問を異なる中央段にし、ある
出力ポートに対するセル数と比較して、同一ポートに余
りに多くの未解決問題がないように、保証しなければな
らない。これは150Mについても同様に動作するが、必要
でないことに、注意されたい。

600Mのポートに対して、ポートはスイッチコアへの４
つの別個のリンクを扱い、これらは正確に位相が１タイ
ムスロット離れているが、タイムスロットレベルでは整
合されている（それらが共通の回転子を用いるという事
実のために）。同様に、2.46Gのポートは、各々位相が
１タイムスロット離れている16のリンクを扱う。しかし
ながら、9.6Gのポートは、４組のリンクを有し、各組は
等しく離されたタイムスロットを有しているが、それら
のセットは、時間的に４ビットずれている。

7. 物理的設計 設計は先の章で述べた、論理設計を基にしている。こ
の設計を、以下の技術的仮定に組み込む。後にこの章
で、技術の向上によってどのように小型化できるかを説
明する。

特性 仮定 ASIC間の論理的内部データレート 49.152M カード間の第１実施データレート 8x49M＝393M カード当り最大のIO光学ポート 393Mにおいて32 本設計は、165Mにおけるカードレベル相互接続を用い
た実施技術に関して、記載する。これは多くのレベルの
技術、即ちこのレベルより単純なもの及びより進んだも
のに、調整することができる。

この基本的な説明は、288ポート用スイッチにも適用
でき、次の章では、かなり大きなまたは小さなスイッチ
にどのようにして調整するかについても含まれる。

7.393M技術を用いた物理的構造 この論理構造の、カード間に393Mのリンクを用いた物
理的実施例への割り当てが、第９図に示されている。入
力回転子、出力回転子及び中央スイッチカードの対があ
る。回転子カードの各々は、各ポートへまたはからの、
49Mのリンクの内８つを担持している。中央スイッチカ
ードの１つは、制御及び３つのデータ面を有しており、
その他のものは４つのデータ面を有している。49Mの内
部論理データレートは、１つの可能性のある構成である
が、実際には（ATMでは）、より低いデータレートでの
動作も受け入れ可能である。

これらの回転子及び中央スイッチは、共に実装され
て、スイッチコアを形成する。全サイズ（16＋16＋16）
＝48のカードが必要とされるが、技術進歩は、この数を
大幅に減少させることができる。第６章を見られたい。

中央スイッチ制御面は、単一のASICとして考えること
もできるが、これはマルチキャスト接続を扱う時は、本
技術の範囲を越えるものである。したがって、ここで
は、２つの形式として、16のポートの各々を管理するた
めにコピーされたもの（中央ポート制御）と制御の共通
部分である中央メモリ管理部を示す。

同報通信メモリが集積されると、制御面は、今日の技
術を用いている１つのASICにおいて設けられているもの
を超過してしまう。外部であれば、実際の実施には必要
なハイウエイは余りに広すぎるであろう。適用された解
決案は、同報通信メモリを集積することであるが、機能
を管理可能な単位に分割している。

8.成長 この章は、論理成長段について記載し、異なる段の原
理について記載する。実施例の詳細は、後の実施例に関
する章にある。

8.1 成長段 スイッチは、与えられた回転の深度及び中央スイッチ
の構成に依存して、４つの主要な構成を経て成長する。
第10a−10c図は、最初の３つの構成形成の原理を示す。
巨大版は、大きなものと構造が同一であるが、各中央ス
イッチに対し16以上の入力を有する。これらの構成は、
以下のものである。

8.1.1 単純なスイッチ 第10a図に示すような単純な16ポートスイッチは、負
荷の分散するのに回転子機能を必要とせず、16のポート
を１つの中央スイッチに接続することができる。所望で
あれば、この用途のために簡素化して、より費用有効性
を高めることもできるが、こうするとより大きなサイズ
への成長能力を制限することになる。

8.1.2 主スイッチ 第10b図に、１段の回転子と16の単一中央スイッチを
用いた、256ポート（16x16）までの成長を示す。より小
さな128、64及び32ポートよりも経済的な、成長を可能
とする選択もできる。この構成の記載の殆どは、全256
ポートサイズについでである。このスイッチをこのサイ
ズ範囲のために最適化する。

大スイッチ 4096ポート（16x256）までの大きな成長を第10c図に
示す。これは、Nx256ポートのスイッチと看做すべきで
あり、遅れはＮを伴って増大し、これは２段の回転子を
用いて16Nの中央スイッチにより広いファンアウトを与
える。

各中央段は、16のポートのみを有する。中央段により
長い期間動作させるために、多数の中央段をともに結合
して、サイクル時間を長くした大きなものを作成する。

この形式の構成は、Ｎが小さい値の時は適切であり、
小さい値のＮに対しては、次のバージョンよりも安価で
ある。512（Ｎ＝２）、1024（Ｎ＝４）、2048（Ｎ＝
８）、及び4096（Ｎ＝16）のポートへの成長のためにか
なりの選択があり、その他の中間ステップを取ることも
できる。この形式の記載は、第11図に示すような1024の
ポートサイズに集中させることにする。

8.1.4 巨大スイッチ 極端な場合に65356のポートを扱い可能な巨大成長が
可能である。

巨大アーキテクチャは、各中央スイッチからの入力及
び出力の数を成長させる。これによって、遅れを増加さ
せることなく、スイッチのサイズを大きくすることが可
能となる。しかしながら、これは、大スイッチに対する
場合のように中央段を共に合わせることによって、簡単
に行なうことができる。

これは、２つの回転子段を用いてより広いファンアウ
トを与え、かつ非常に大きなスイッチのために、多数の
中央段を共に粘着させる。サイズが４倍増加する毎に、
遅れが２倍に増大し、中央段のサイズが２倍増大する。
経済性のために、この形式の成長を従来の形式と組み合
せることも可能である。中央スイッチは、この形式の構
成に対しては、２乗成長をするが、同時要求による制御
面の複雑性を管理するために、付加的な粘着ロジックを
必要とする。相互接続のために、より大きな中央段がよ
り大きな装置によって作られるならば、これらの成長段
はより簡単である。

制御面では、質問に答える前に、全てのストリームを
調べることが必要である。これは直列に行ない、所与の
出力に対して１つの要求のみが受け入れられることを保
証しなければならない。１つのコントローラに２倍のポ
ート即ち32のポートを有することも可能であるが、これ
を越えると同時に多数の要求を管理するためにシーケン
ス動作のレベルを上げる必要がある。詳細については次
の章と第12図を見られたい。

各中央段グループは、大スイッチ用の中央段と同一で
ある。順序付けと選択によって、同一タイミング位相に
おける要求を並び代え、１つの要求のみが各中央段に送
られ、各グループは中央段からの16の出力で対応するよ
うにしている。データ面に対する付加的な制御は入力上
のセレクタのためであり、選択が制御面で動作するのと
同じ方法である。

この構成は、大回転子と共に用いて、回転子のみを用
いることの遅れの不利益を伴わずに、効果的なスイッチ
を構築することができる。

これらは、512、1024、2048、4096、...のポートの中
間サイズに対する成長にはかなりの選択がある。回転子
を用いないで同じゆに効率的な他の選択もある。

この構成に関する詳細な説明の殆どは、4096ポートサ
イズについてであり、これは、64路回転子（16x4）とし
て回転子を用いており、各中央段は、4x4マトリクスで
ある。

8.2 成長パラメータ 効率的な成長を行なう、より小さなスイッチを作成す
るために調整することができるいくつかのパラメートが
ある。回転子と中央スイッチとの相互接続は、鍵となる
要素である。再配線せずに最大サイズにまで成長する構
成は、大きく成長することを意図しない構成と同じ位効
率的で小さいサイズの機器を用いる。

用いることができる変数は以下のものである。

ａ）照合すべき中央段の数を減少させる、16から（８、
４、２または１）への回路内のスロット数。１サイクル
中に８つのスロットしかない時、16入力回転子が、一対
の８入力回転子として動作することができる。

ｂ）中央段の数は、１サイクル内のタイムスロット数を
対応して減ずることなく、減少させることができる。こ
れは、小さいサイズでは、中央路の多様性（変化）を少
数の中央段で維持するので有用である。そして、各中央
段はある数の仮想段として動作することになる。

ｃ）回転子をより小さなサイズに副次的に形成し、構成
上で最大サイズに成長する回転子上のポートを部分的に
のみ用いる。

ｄ）16入力中央段を一対の８入力中央段として用いるこ
とができるが、制御の目的では、16のより小さな中央段
を維持するより、より少ない中央段及びより少ない１サ
イクル中のスロットを有するほうが容易である。

１サイクル中のスロット数を16から８（８、４、２、
または１）に変えることにより、再配線やカードの変更
を伴わずに最大サイズまで成長する、大幅に小さいスイ
ッチを構築することができる。しかしながら、これは、
より小さいサイズの機器の能力を使い切っていない。よ
り効果的な成長方法が、回転子と中央スイッチとの間の
配線を成長と共に変更することによって、達成すること
ができる。また、基本構成のための中央段の数及び／ま
たは回転子の数を調整することによって、更に改造を行
なうこともできる。以下のテーブル（下）は、よりよい
説明を与え、そして成長のための選択を示すものであ
る。

１、２または３つの中央スイッチのみを有する、図示
のそれらの構成は、経路の多様性の不足が問題となり、
２タイムスロット以下の入力キュー成長を示す。このよ
うな構成では、２タイムスロットが常に用いられる。こ
れは、これら小さなサイズに、一定の遅れ成分を維持す
る効果があるが、より大きなサイズよりはこれでも小さ
い。

同様の原理が、より大きな回転子及び中央段を基本構
築ブロックによって構築する、大スイッチに存在する。

このスイッチは、可変数の中央段及び回転子を用いて
構成することがでいる。スイッチが各構成に対して支持
するポートの数は、テーブルにエントリとして示されて
いる。あるサイズ及び前進的成長経路のための構成の選
択は、カードの費用次第である。

8.3 成長段の詳細 8.3.1 無回転子構成 基本的な無回転子構成は、16のポートを扱うのに１つ
の中央スイッチを有するが、これは物理的に多少大きい
ことがある。しかしながら、単純に機能を再配置するこ
とによって、これを１枚のカードに減少させることがで
きる。再統合することによってこれを完全に互換性のあ
る１つのASICに減少させることもできる。

8.3.2 １レベル回転子構成 再配線によって、無回転子構成からこれらの構成に移
ることができる。

ここにあげたもの以外にも多くの他の選択がある。

8.3.2.1 256ポート最大スイッチ選択 各回転子から各中央スイッチへ１つのリンクがある。

中央スイッチ １ ２ ４ ８ 16 サイクル中のタイムスロット ２ ２ ４ ８ 16 回転子 １ 1 2 4 8 16 ２ 2 4 8 16 32 ４ 4 8 16 32 64 ８ 8 16 32 64 128 16 16 32 64 128 256 8.3.2.2 128ポート最大スイッチ選択 各回転子から各中央スイッチに２つのリンクがある。

中央スイッチ １ ２ ４ ８ サイクル中のタイムスロット ２ ２ ４ ８ 回転子 １ 2 4 8 16 ２ 4 8 16 32 ４ 8 16 32 64 ８ 16 32 64 128 8.3.2.3 64ポート最大スイッチ選択 各回転子から各中央スイッチに４つのリンクがある。

中央スイッチ １ ２ ４ サイクル中のタイムスロット ２ ２ ４ 回転子 １ 4 8 16 ２ 8 16 32 ４ 16 32 64 8.3.2.4 32ポート最大スイッチ選択 各回転子から各中央スイッチに８つのリンクがある。

中央スイッチ １ ２ サイクル中のタイムスロット ３ ３ 回転子 １ 8 16 ２ 16 32 8.3.3 ２レベル回転子構成 再配線することによって、１レベル回転子構成から２
レベル回転子構成に移ることが可能である。

全ての場合、大回転子は２段の回転子で構築される。
中央スイッチはどこにでも記載されているある数の基本
スイッチで構築される。

8.3.3.1 大スイッチ成長選択 このテーブルは、ある数の構成における最大の成長段
と、その数の根拠とを示す。全ての場合において、16の
回転子機能があり、各中央スイッチは、その上に16のポ
ートを有し、変数は、回転子のサイズ及び構成、及び各
中央段における基本中央スイッチの数、及び中央スイッ
チの数である。他のこれらの間の構成は可能である。

サイズ Ａ Ｂ Ｃ Ｄ Ｅ Ｆ Ｇ 512 16 32X32 16X16 2X2 2 32 16 1024 16 64X64 16X16 4X4 4 64 16 2048 16 162X162 16X16 8X8 8 128 16 4096 16 324X324 16X16 16X16 16 256 16 テーブルの鍵 Ａ＝回転子の数 Ｂ＝全体の回転子構成 Ｃ＝第１回転子構成 Ｄ＝第２回転子構成 Ｅ＝各中央スイッチの深度 Ｆ＝制御スイッチの数 Ｇ＝各中央スイッチ上のポート数 多数の要素を取り付けて、基本スイッチに関して、１
枚または２枚のカード上で、中央段深度を形成すること
も可能であり、その限界は基板レベルIOである。

8.3.3.2 巨大スイッチ成長選択 この構成は、各中央スイッチ上に16以上のポートを有
することによって、大の形式の構成以上のものにする。
中央スイッチにおける32ポートへの成長は、制御面を２
倍多く動作させることによって、達成することができ、
より大きなサイズはこの制御面を管理するためのロジッ
クの追加を必要とする。

サイズ Ａ Ｂ Ｃ Ｄ Ｅ Ｆ Ｇ 1024 32 32X32 16X16 2X2 2 32 32 2048 32 64X64 16X16 4X4 4 64 32 2048 64 32X32 16X16 2X2 2 32 64 4096 32 128X128 16X16 8X8 8 128 32 4096 64 64X64 16X16 4X4 4 64 64 4096 128 32X32 16X16 2X2 2 32 128 8192 32 256X256 16X16 16X16 16 256 32 8192 64 128X128 16X16 8X8 8 128 64 8192 128 64X64 16X16 4X4 4 64 128 8192 256 32X32 16X16 2X2 2 32 256 16384 64 256X256 16X16 16X16 16 256 64 16384 128 128X128 16X16 8X8 8 128 128 16384 256 64X64 16X16 4X4 4 64 256 32768 128 256X256 16X16 16X16 16 256 128 32768 256 128X128 16X16 8X8 8 128 256 65536 256 256X256 16X16 16X16 16 256 256 テーブルの鍵 Ａ＝回転子の数 Ｂ＝全体の回転子構成 Ｃ＝第１回転子構成 Ｄ＝第２回転子構成 Ｅ＝各中央スイッチの深度 Ｆ＝制御スイッチの数 Ｇ＝各中央スイッチ上のポート数 8.3.4成長段の概要 最大目標範囲に応じてスイッチが成長できる多くの方
法がある。

計画されていない成長のための再配線を用いることに
よって、ある成長範囲からべつのものへ移ることも可能
である。

8.4 大スイッチのための成長の詳細 技術及び再梱包を用いると、大スイッチの設計にかな
りの節約を達成することができる。ここでは、考慮すべ
き３つの形式、より大きな回転子、より長いサイクルを
用いる中央スイッチ、そしてより多くのポートを有する
中央スイッチがある。

8.4.1より大きな回転子 大回転子は、本質的に多くの接続を有するものであ
る。回転子の２つの段を共に配線する（即ち背面に接続
する）。カードカウントの減少が、回転子カード当りの
IO接続数を増加するのみで、達成することができる。考
案された同一回転子が、光学式であれ電気式であれ、両
方の段で用いられる。

更により大きなサイズも、２カード段の主題を継続す
ることによって全く簡単に構築することができる。同一
規則が、電気的及び光学的回転子に適用される。

第11図は、４つの16x16回転子から作られた１つの32x
32回転子を示す。回転子の内２つは、（16x16）として
構成されており、その他の２つは16の2x2回転子として
構成されている。

8.4.2 長サイクル時間スイッチ 長サイクル時間中央スイッチは、同一数のポートを有
するが、より長いサイクルにわたって動作するものであ
る。入力は、多数のスイッチ及び制御ユニットによって
共用され、それらの１つのみが１度に出力することにな
る。この長いサイクルのために、スイッチは多数のスイ
ッチによって容易に構築でき、１枚のカード上に１つ以
上実装することによって節約することができる。制約
は、IOの制限よりはむしろボード領域にある。

スイッチサイズにしたがって種々のレベルを備えるよ
りは、１つの基板形式を基本スイッチに、そして成長可
能なものを大スイッチに設けるほうが、適切であろう。

第12図は、より長い中央段の作成法を示す。入力は両
方の中央段に行き、出力は両方から戻るが、適切な構成
情報を用いることにより、制御面内のポートコントロー
ラは、より大きなスイッチの一部として、非常に簡単に
動作することができる。各タイムスロット管理部間を通
る「全」信号は、スイッチの間を通され、それらが適切
な順序で連係されなければならない。

8.4.3 より多くのポートを有する中央スイッチ これらのスイッチは、単により長いサイクル時間を有
するより、複雑である。データ面は、先の場合における
ように、多数のデータスイッチによって構築することが
可能であるが、これは制御面には当てはまらない。

制御面において２倍のポートへの成長は、動作より大
きな装置を用いれば可能であるが、これはまだ制御スト
リーム上で直列に動作するものである。しかし、より大
きなサイズへの発展は、並列動作を行なわなければ達成
することはできない。したがって、ポートコントローラ
の外部に付加的なロジックを必要とし、同一タイミング
上の多数のポートを管理し、ポートコントローラを通じ
て一度に各アドレスに対して１つの要求のみが可能とな
るようにしなくてはならい。

第12図は、１段当たり32ポート以上を有する構成のた
めの制御面の原理を示したものである。中央では、多数
のグループがあり、各々は大スイッチ（第11図）に使用
されたより長い中央段と同一であり、各グループは16出
力ポートのためのデータを記憶する。これの周りには、
多数の同時ぽーとからの要求及び解答を管理するため
の、多数のセレクタがある。これらは並び変えされ、衝
突をさけるために中央グループに向けられている。そし
て、同一データを用いてデータ面内のセレクタを動作さ
せる。これは、非常に大きな回転子機能は必要としな
い。この種のスイッチでは障害の確率が若干上昇する
が、重大とは思われていない。

9.実施 次の数章は、実施に関する問題についてである。記載
の順序は次の通りである。

ａ）基本技術の仮定を用いたスイッチコア これは、カード、ASIC及び制御メッセージを含むこと
になる。ここに含まれないのは、クロックの分配及び保
守の問題である（後の章）。

このコアは、高速インターフェース用ポートに連結す
るための機能を備える。

−基本技術の仮定とは次にあげるものである。

特性 仮定 ASIC間の論理内部データレート 49.152M カード間の第１の実施データレート 8X49M−393M カード当たりの最大IO光学ポート 393Mにて32 393Mにてカードレベルの相互接続を行なう実施技術に
関する設計について説明する。これは、多くのレベルの
技術、このレベルより単純なものにも進んだものにも、
調整することができる。

ａ） より進んだ技術をコアに用いた強化 これは、より高いレートインターフェース、光学構成
要素、カード当たりより多くのIO、より高い集積レベル
の構成要素を用いることができる。

ｂ） 150M ATMに対する基本周辺ポート これは、スイッチを駆動するために必要なASIC（複
数）を記載する。これは、変換または維持（policing）
機能は含まない。

ｃ） 高速周辺ポート用に強化された周辺ポート これは、先の章を増強し、高速インターフェース用周
辺機器において必要とされる適切な変更を示すものであ
る。コアは、ポートを連結する最初からの機能性を有す
ることになる。

10.基本実施の詳細 論理アーキテクチャを物理ハードウエアに実施できる
ようにする多くの方法がある。この章は、ある特定の実
施をある程度詳しく説明し、その設計の実施可能性を示
す。これは、288ポートサイズであり、高いサイズに対
するパッキング（packing）の方法は、次の章にて説明
する。

10.1 カード スイッチのコアには、３つの主なカード形式がある
（中央スイッチの回転子と２つの部品） 10.1.1 回転子 回転子カードは、RX及びTX両方の回転子機能のために
用いられる、簡単な設計である。通常、回転子機能の４
つのコピーを保持する。中央面の回転子は、データ面の
回転子とは異なるタイミング位相で動作し、したがって
データ面回転子と比較して、異なるサイクル開始クロッ
クが必要となることがある。

10.1.2 中央制御 中央制御カードは、中央制御機能と、３つの中央段デ
ータ面とを含んでいる。

その動作は、インターフェースポートからの制御スト
リームによって完全に決定される。エラー監視または管
理のためにも、ローカルマイクロプロセッサの必要はな
い。機能構成要素の動作は、次のASICの副章で説明す
る。

中央制御は、第13図に示すように適度に複雑である。

10.1.3 中央データ 中央データカードは、４つのデータ面を含んでいる。

10. ASIC ここでASICの概要について機能ブロック毎に述べる。
これらは、ある場合には組み合わせることもできよう
（互いに、またはマルチプレクサのような他の雑多なロ
ジックと）。４つの回転子を、マルチプレクサ及びデマ
ルチプレクサと共に組み合わせることができよう。ま
た、多数の中央ポートコントローラを、それらが共用す
るロジックの量にしたがって、組み合わせることもでき
る。

10.2.1回転子 このASICは、18の入力と18の出力とを有し、循環的
に、入力及び出力を回転させる18のタイムスロットを繰
り返している。この装置は、多くの異なる方法で構成
し、以下のような効率的な成長を考慮にいれるようにす
る必要がある。

構成 数 18X18 １ 9X9 ２ 6X6 ３ 3X3 ６ 2X2 ９ 一般的に、ATMトラフィック用のタイムスロットは、6
4ビット長であるが、RX側の制御面では、48ビット位相
及び16ビット位相として動作させる必要がある。48ビッ
ト位相は、16ビット位相より２タイムスロット進んでい
る。16ビット位相は、データ面と整合する。質問と解答
は、データが送られる前は交換可能なので、これは必要
である。

このASICの可能な構成を第14図に示す。

回転パターンは、現在のデータに対する回転子の構成
を与える。構成情報が装置に与えられれば、これを内部
的に発生することもできる。必要であれば（装置のピン
数の制約または電力の制約により）、回転子ASICを、２
つの段に分けることもできる。

10.2.2 中央データスイッチ 中央データスイッチは、16の入力と16の出力とを有
し、各々がその後段に64ビットのシフトレジスタと、64
ビット幅のRAMの中央ブロックを有している。入力と出
力は時間的に食い違い、１つの入力は４ビット毎に満配
となり、１つの種津旅行は４ビット毎に空になるように
してある。入力データが満たされると、中央RAMにコピ
ーされ、出力レジスタが空になると、中央RAMからロー
ドされる。アドレスは、制御面によって与えられる。

ライトアドレスは、メモリ管理ユニットによって与え
られ、リードアドレスは、適切な中央ポートコントロー
ラによって与えられる。ライトアドレスは、データスイ
ッチ内で必要とされる128ビット前に、メモリ管理部に
よって発生される。これは、データスイッチ上の別のシ
フトレジスタに配置してもよく、或いはメモリ管理部
が、アドレスをポートコントローラに送った後に、デー
タスイッチへのアドレスの送出を遅らせることもでき
る。

10.2.3 中央制御メモリ管理部 第16図に示すような中央制御メモリ管理部が、中央制
御カードの制御部内に常駐しており、データスイッチ内
の空き空間を管理している。各制御期間毎に、これはデ
ータスイッチ内の空いている記憶場所のアドレスを与え
る。ポートコントローラがそれを使用したいなら、ポー
トコントローラがそれを必要とする間その場所を確保す
る。点対多点の用途では、ポートコントローラのいずれ
かがそれを必要とする最大期間確保される。それがセル
を処理できないとポートコントローラが識別した場合、
メモリ管理部は、その場所の自由プール（free pool）
に戻す。

この設計は、空間を固定した期間（ある数のサイク
ル）割り当てるだけであり、他の設計は、よりインテリ
シェントなものを試みたが、管理がより複雑である。デ
ータスイッチにはメモリに関する不利があるが、それは
重大となる程のものではない。

空間が要求されない場合、データスイッチはデータを
記憶するために与えられたアドレスを単にそのまま使う
ことができ、データが用いられていないという事実は問
題ではなく、その場所はメモリ管理部によって直ちに再
使用される可能性がある。

入来する「No」について、全てが「No」に設定されて
いれば、このサイクルを要求する空間はないことを示
す。制御メモリ管理部は、空き空間を使い果たしていれ
ば、３つの「No」をそれ自身に設定する。必要な時間
は、その場所を必要とするサイクル数である。サイクル
毎に１つの信号を有することにより、ポートコントロー
ラの各々からの信号のオアを取り、必要な最大期間を得
ることによって、結果を決定することができる。この時
間は、P:P及びP:PMトラフィックに対して１サイクルで
あり、P:MPに対しては、小さな固定範囲であり、ここで
の図は、４つの信号が必要とされており、２つまたは３
つのみが要求されることを仮定している。

この装置は、コプレクシティ（coplexity）に関して
さほど要求が厳しくなく（20Mでの動作を除いて）、プ
ログラム可能な論理素子と小さなRAMとで構成すること
もできる。

10.2.4 中央ポートコントローラ 論理的には、中央段には、物理出力ポート１つあたり
１つの中央ポートコントローラ、即ちそれらが16個あ
る。しかしながら、２つ以上は、用いられる技術レベル
にしたがって、適切に１つのパッケージで実現すること
ができる。１つのポートにつき1000の同報通信チャンネ
ル及び18のタイムスロットに対して18ビットのメモリが
必要となるので、同報通信RAMは、恐らく制限要素であ
る。以下の説明は、１つのパッケージにつき１つのポー
トコントローラの場合についてであり、少なくとも２つ
が可能であり、多分本技術では４つも可能であることが
期待される。

各中央ポート制御機能は、16の入来する制御ストリー
ムを監視し、それが制御しているポートに対する質問に
答える。加えて、それはそのポートに対する出立する制
御ストリームも駆動する。また、データ面内で、そのポ
ートから出力されるセルのために、データスイッチにリ
ードアドレスを供給する。

この素子の基本機能は、以下に記載する通りである。

ａ）入力制御ストリームの要求フェーズを監視する。回
答すべき点対点質問があれば（そのアドレス空間内
に）、要求されたアドレスが空でないのなら、適切な
「否定」信号を設定する。これは、その要求を満たすこ
とができるのなら、１サイクル用のメモリ位置が必要で
あることを示している。

ｂ）点対多点要求がある場合、同報通信接続に関連する
各出力ポート（及びそのポートのタイムスロット）を、
その同報通信メモリを用いることによって調べる。要求
された出力が満杯の場合、適切な「否定」信号を設定す
る。これは、その要求を満たすことができる場合の、そ
れがメモリ位置に必要とすサイクルの最大数を示す。

ｃ）点対少数点がその出力ポートに要求されている場
合、そして要求されたアドレスが空であれば、最初の
「否定」信号を設定し、他の「否定」信号を「NO」に設
定する。これは、その要求を満たすことができれば、１
サイクル分のメモリ位置が必要であることを示す。

ｄ）質問がなければ（または質問が無効であれば）、対
応する「否定」信号を設定する。

ｅ）回答がその出立制御ポートから送出される場合、出
立制御ストリーム内に、３つすべての質問（「否定」信
号）の結果を送出する。これらの「否定」信号は、他の
ポートコントローラ或はメモリ管理部からでも（空のメ
モリがない場合）かまわない。

ｆ）点対点（上述のａ）または点対多点（上述のｂ）に
対して、その出力ポートへの要求を有し、そして以前の
「否定」信号（もしあれば）が「NO」で、かつ適切な
「否定」信号が「NO」でないなら、供給すべき有効なセ
ルを有する。

ｇ）有効なセルに対して、メモリ管理ユニットが与えた
アドレスを、何サイクル占めたか（点対多点についての
み）の記録と共に、記憶する。

ｈ）制御サイクルの情報フェーズになった時、データが
実際に中央段に送られたか（600M以上では常に送られる
訳ではない）をチェックする。データが送られていない
なら、スロットが塞がっており、空でないことを示すよ
うに状態を変更する。後にデータを出力ポートに送る
時、送られたデータがなかったと言うことができる。ス
ロットを塞いだままにしておくと、タイミングの複雑さ
を防止することができる。

ｉ）データスイッチに、そのタイムスロットで何をポー
トに出力するかを命令する時が来た時、データをアクセ
スするために記憶したアドレスを送り、必要であれば待
ちアドレスのフェーズを更新する。セルが点対多点の場
合、制御信号上に待ち時間も送出する。

ｊ）質問がない時、入来する制御ストリームは、同報通
信RAMの更新及びいずれかの必要な制御レジスタへのア
クセスを含んでいることがある。応答は、出立制御スト
リームに送られる。

以上は実行される動作をまとめたものである。あるも
のはポート全体として１度に１つであり、あるものは18
のタイムスロット各々に対してである。これより単純な
構造を第17図に示す。

１つ以上のユニットが１つのパッケージ内にある場
合、ポート当り１つの余分な出力制御ストリームがあ
り、「全」信号が外部に送り出され、大スイッチ用の経
路を占有するようにしている。IOの残りの部分は共通で
ある。入力シフトレジスタも共通であるが、残りはポー
ト毎に要求される。

10.2.4.1 「全」信号 スイッチのコアは、高速ポートからの呼びだし及び質
問を受け取るための変更は不要であり、変更が関係する
のは、出立側と、「全」信号の供給のみである。

セルシーケンスの保全性を保証するために、600Mポー
トの４つの外観が、より高速に動作する１つのポートと
して扱われる（１サイクルの４回）。その高速ポート用
のタイムスロットの全ては、中央段内の１つのポートコ
ントローラ内で、隣接するタイムスロットにおいて取り
扱われる。

これらの大ポートを取り扱うためには、高速ポートに
関連する中央段内のタイムスロット管理部を共に連鎖さ
せる必要がある。外部ポートと連動する各タイムスロッ
ト管理部は、同一ポートがある回数現れる、即ち各タイ
ムスロットが同一となるように、構成される。

関連するポートコントローラの各々は、以下の付加的
機能を行ない、これらの機能は、150Mより大きいポート
に対してのみ起動され、別のものには影響を与えない。

ａ）タイムスロット管理部バッファが満杯であれば、当
該ポートに関連する最後のタイムスロット管理部、即ち
600Mに対して最後の４つ、でなければ、「全」信号をセ
ットする。

ｂ）要求がタイムスロット管理部に対するものの場合、
そしてそれが出力ポートの最初の管理部である場合、ま
たは以前の管理部からの「全」信号が設定されている場
合、タイムスロット管理部は、要求のための空き空間が
あるかを判断し、そのメモリ管理部に必要な時間を設定
する。

ｃ）当該タイムスロット管理部が関連する最後のもので
ある場合、「NO」と答える空間を有していない。

このように、空間があれば、１つのみのタイムスロッ
ト管理部がセルを取得する。

マルチキャスト接続用の動作も原則として同一であう
が、これは、第２の「全」信号を用いて、タイムスロッ
ト管理部が同報通信トライックで満杯であることを示し
ている。タイミングの要求は、システムが２つの別個の
全信号を用いれば、やっかいさは減る。

10.2.4.2 2.4G以上の構成の変更 2.4G以下のポートに対して動作するロジックは、2.4G
以上に適用でき、１つのポートコントローラからのタイ
ムスロット監理部が、同様に次のポートコントローラに
連鎖される。

１つ以上の関連するポートコントローラがあると、そ
れらによる遅延は全く同じではないが、その変動（数ビ
ットのもの）は、他の経路（全タイムスロット）を通過
する場合の変動より小さいので、セルは連続状態のまま
である。

ポートコントローラを連係させる方法は、基本スイッ
チと大スイッチとでは異なり、このため、連係は、ASIC
の外側でなければならない。隣接するポートコントロー
ラが、基本288ポートスイッチに連係されているが、そ
こではそれらはより長いサイクルのために共にグループ
化されており、同一ポート用のポートコントローラは、
隣接するコントローラの前で連係されなければならな
い。

10.2.4.3 タイムスロット管理部の概要 各タイムスロット管理部は、それ自体を、弟18図に示
すように分割することができる。

ASICに対する要求は、RX及びTXポートがスイッチの２
面を管理し、より高い速度への多重化が含まれていない
ことである。

［１］１つ以上の機能が１つのパッケージ内にある場
合、これは、機能毎メモリ（per function memory）
である。

［２］１つ以上の機能が１つのパッケージ内にある場
合、１つの41M出力（制御）、２つの20M出力（全信号）
及び２つの20M出力（全信号）を、機能１つ当り追加す
る。

これらの素子はいずれもマイクロプロセッサのインタ
ーフェースを必要としない。

10.3 制御 制御は、経路の設置及び保守のために必要とされる。
点対点または点対少数点接続の設置のためには、何の作
用もコア内には必要とされない。点対多点に対する要求
は、非常に単純であり、スイッチの周辺から、RXポート
により駆動することができる。したがって、スイッチコ
アには、マイクロプロセッサは不要である。

10.3.1 経路設置 経路の設置は、ヘッダ変換ユニット内のデータを確定
し、次の項目を識別することによって達成される。

ａ）接続の形式、点対点、点対多点、または点対少数
点。

ｂ）点対点トラフィックについては、トラフィックを差
し向けるポート。

ｃ）点対少数点トラフィックについては、トラフィック
を差し向けるポートの識別。

ｄ）点対多点トラフィックを発生するためには、同報通
信チャンネル番号を識別し、これを用いて中央ポートコ
ントローラ内の同報通信RAMをアドレスする。

ｅ）マルチキャストチャンネルを受信するために、中央
ポートコントローラの各々において、同報通信RAMを更
新する必要がある。これは、いずれかのポートを用いて
各中央スイッチへの更新を送出することによって、達成
することができる。

10.3.2 構成制御 スイッチの構成を制御するために、数個のレジスタが
必要となう。ポート内のものは、直接制御マクロによっ
て、中央スイッチ内のものは、同報通信RAMを更新する
ためのと同一経路を用いることによって設定される。

ａ）中央スイッチの状態。各RX及びTXポートはマスクを
有し、各個々の中央段を隠閉できるようにする。対の一
方が故障すると、これが残りのシステムに同期を維持さ
せるか、或は全面が不能化される。

ｂ）構成サイズ。回転子クロック発生器及び中央スイッ
チは、動作させるべきスイッチサイズ、即ち18、９、
６、３または２を知る必要がある。２及び３スロットに
対しいくつがのわずかな変動があり、これらは、異なる
成長段に対応し、回転子によりむしろ中央段に影響を与
える。成長段の記載については、第４章を見られたい。

これは、各ポートコントローラにおいて一度与えら
れ、それらの中の１つで用いられる。

ｃ）600M及びそれより大きなポート。中央段は、大ポー
トがあり、それらはタイムスロットを共に連鎖させるこ
とができることを知る必要がある。これは、少しの情報
を適切なポートコントローラにロードすることを要求す
るのみである。非常に大きなポート（2.4G以上）につい
ては、ポートコントローラも共に連鎖させることが必要
である。構成は、各ポートコントローラ内のタイムスロ
ット間で、「全」信号を発生し及び／または使用するか
否かを識別する。

10.3.3 保守 保守のための制御は、後の章で詳細に記載されてい
る。

10.3.4 メッセージフォーマット 中央段へ及びからの制御ストリームのフォーマット
は、多くの情報を運んでいる。以下にあげるのは、それ
を組み立てることができる方法の例である。

ポートから中央段までの制御フローは、２つの副フェ
ーズ、48ビットの質問フェーズと、16ビットのデータフ
ェーズとに、分割される。

これを構築することができる多くの他の方法がある。
以下のフォーマットは、8Kポート以上のサイズに対し
て、フォーマットがどのように作用するかを示すもので
ある。

10.3.4.1 ポートから中央段の質問フェーズまで制御
（質問）へ 要求形式（Rtype）は、主制御領域の内容を示し、形
式依存は以下に記載されている。

予備の７ビットを用いて、元のポート番号及びチェッ
クコードをエンコードし、これを回転子エラーをチェッ
クするために用いる。

より詳しいFMEAが必要とするエラーのための他のレジ
スタを識別する時、及び他の機能を行なうために、別の
メッセージを必要とすることもある。Rtype領域がなく
なると、形式依存領域の数ビットを用いてメッセージに
ついて更に詳しく示すこともできる。

［１］これは、通常のトラフィックがポートに対して不
能化された時に渡さなければならない保守メッセージの
ために用いられる。

［２］同報通信RAMエントリの設定及びクリアのため、
同報通信チャンネルの個々のユーザのため。

［３］同報通信チャンネルの供給者を開放する時に用い
られる。

［４］システム構成、即ち１サイクル中のタイムスロッ
ト数を設定するため（大きな拡張中に変更される）。こ
れは、次の構成を示す必要がある。

構成 意味 ０ サイクル当り18タイムスロット １ サイクル当り９タイムスロット ２ サイクル当り６タイムスロット ３ サイクル当り６タイムスロット、３対としてロッ クされる。

４ サイクル当り６タイムスロット、３の２グループ としてロックされる。

５ サイクル当り３タイムスロット ６ サイクル当り３タイムスロット、３のグループに ロックされる。

７ サイクル当り２タイムスロット ８ サイクル当り２タイムスロット、１対としてロッ クされる。

ロックされた構成は、小さいサイズに用いられて、多
様性を得る。３としてロックされた時、タイムスロット
１内の要求のみが、タイムスロット１等の16ポートに応
答する。

［５］ 高速ポートに用いられるポートの割り当てを設
定するため。構成形式は、ポートコントローラ上のタイ
ムスロット間、及びポートコントローラ間に連係がある
とすれば、それを示す。構成形式には以下のものがあ
る。

− 単一ATMポート（１タイムスロット使用、連係され
ていない） − 大ATMポート（「全」に設定する）の最初の150M − 大ATMポート（「全」に設定し、読み出す）の中間
の150M − 大ATMポート（「全」を読み出す）の最後の150M 各ポートは以下の３状態の１つである。

ａ）完全不能化−ポートからのトラフィックなし。

ｂ）保守のみ−特別保守要求を有するセルのみ許可され
る。

ｃ）完全可能化−全トラフィックの通過を許可する。

［６］前述のコマンドのバルク版（必要であれば）、ポ
ートは更新すべき５つのポートの最初のものを識別す
る。

10.3.4.2 ポートから中央状態データ確認フェーズ DATA Statusは、送られているセルについての詳細を
有する。Sent領域は、受け付けられたセルが実際にデー
タストリームに送出されたかを示す。この領域が必要な
のは、RXポートは、最初のロットへの回答を受け取る前
に、より多くの質問をしなければならないからである。
これは、他のポートについて尋ねる（もし有していれ
ば）、同一ポート（１つ以上のセルがポートを待ってい
る場合）、及び何等かの方法で尋ねる（データが入手不
可能であれば送ることができないことを示す）のいずれ
かを選択することができる。適切な方法は、ポートに対
するデータレート、及びスイッチが搬送する必要がある
トラフィック混合の形式に依存する。そして、モデル化
して、必要な性能をいかにすれば達成することができる
かを判断する。

目的地ポート番号（または同報通信チャンネル識別）
は、データが期待した通りのものであることの確認であ
り、そうでなかったなら、中央段はそれを無視する（デ
ータ不送出）。遅延優先度は、TXポート内で出立するセ
ルのキューを管理する際有用である。これは、また、デ
ータストリームを通じて行なうこともできる。

10.3.4.3 中央段からポートへ これをどのように用いるかについては、多くの自由度
がある。64ビットを有しており（48と16に分割する必要
はないが、タイミングの管理を簡単にするのならそうす
ることもできる）、以下のものを搬送する必要がある。

ａ）ATMの質問に対する回答（２ビット）：これらは、R
Xポートから中央段に送られているデータより、約32ビ
ット先に送られなければならない。STMの質問に回答す
るには７ビット、各データ面に１ビット必要となる。

ｂ）ATMデータの形式（無、P:P、P:MP、P:FP）：中央か
ら出力ポートへのデータと一致しなくてはならない。

ｃ）遅延サイクル（P:PMトラフィック）：中央から出力
ポートへのデータ（ATMのみ）と一致しなくてはならな
い。

ｄ）要求された全ての返送情報及び統計 ｅ）制御ストリームを通過した全ての遅延優先度情報：
中央から出力ポートへのデータと一致しなくてはならな
い。（ATMのみ） ｆ）発生元のポート及びセルを記憶するためにデータス
イッチ内で用いたアドレスの識別を含めることは、保守
の理由のために有用である。記憶されたアドレスが送ら
れる場合、２つの面がその同一アドレスを用いることは
まずあり得ないことに注意されたい。

11.コアに対する強化 スイッチのコアの実施は、その論理構造または動作を
変更することなく、技術の向上と共に発展することがで
きる。

ここには、発展の可能性のある多くの領域があげられ
ており、そのいずれかまたは全てを適用することができ
る。これらの間には、従属性が殆どまたは全くない。

データを330Mで送信することができれば、各回転子機
能に対し２枚の回転子カードを、１つのカードに合併す
ることがで、中央スイッチ段全体を１枚のカードに実装
することがでいる。

データを660Mで送信することができれば、２つの回転
子または２つの中央スイッチを１枚のカードに実装する
ことによって、更に1/2に減少させることが可能とな
る。

ASIC上のメモリが向上すれば、多数の中央スイッチポ
ートコントローラを、１つのパッケージ内に設けること
ができる。究極的には、制御面を１つの素子内に、デー
タスイッチと同様に、作成することができる（同報通信
RAMの要求に依存する）。

回転子機能用の光学系の使用により、それらの動作が
能動的になる。

更に、ポートと回転子との間、及び回転子から中央ス
イッチの接続に光学素子を用いると、相方向光学回転子
の使用が可能となり、RX及びTX回転子カードを組み合
せ、ファイバの数を半分にすることができる。これは、
中央段を更にカード上に配置できるようにすると共に、
それらもIOの半分のみを用いることになる。

直交背面（backplane）を用いることができれば（即
ち回転子カードを中央スイッチカードに直角に取り付け
る）、回転子と中央スイッチとの直結により、かなりの
縮小化が可能となる。

発展する技術の使用を、以下のテーブルに示す。これ
は、288ポートスイッチのある面のものであり、カード
当りのIO接続数が同じであることを前提としており、２
倍になれば、使用中の技術レベルの２倍のエントリを用
いることになる。

12.周辺ポートの詳細 この章は、スイッチアーキテクチャと結合された周辺
ポートの詳細を記載する。変換及び監視についても述べ
るが、深く追求しない。

この章は、２つの主要なASIC機能を必要とし（一方は
RXに、他方はTX）、そしてRX機能における質問提示に関
するいくつかの問題を示す。

12.1 周辺ポートのブロック図 第19図に示すように、周辺は、GB22244417aに記載さ
れたスイッチのxbインターフェースを支持しており、既
存のHTU及び監視ユニットを用いることができる。RPCU
はこのスイッチアーキテクチャに連結されているが、し
かし、TXポートには同等な機能がある。

RXポート領域は、機能性を明瞭にするために、別個の
ASICとして示されているが、HUT及び／またはTXポート
素子と組み合せることもできる。

一般的に、この説明は機能的アーキテクチャを含むも
のである。ポートが２つの面に分割する位置を変更する
ことは可能であるが、同期特性は同一である。相違は、
コア冗長機構によって保護されるハードウエアの量であ
ろう。

７データ及び１制御信号（全てで41M）は、恐らく165
Mの２つのリンクに多重化されよう。

12.2 ASIC ASICの概要について、機能ブロック毎にここに述べ
る。これらは、ある場合には、組み合せることもできる
（互いに、及びマルチプレクサのような他の雑多なロジ
ックと）。例えば、RX及びTXポートをマルチプレクサ及
びデマルチプレクサと共に組み合せることもできる。

12.2.1 RXポート このASICは、第20図に示されており、一方それらが所
与の出力ポート用の空間を有しているかを、中央段に尋
ね、そして適切なデータを送出する。この素子には小さ
なキューがあるが、この小さなサイズのための優先度や
オーバフローするという非常に可能性の低い事態を考慮
する必要はない。これは、TX素子、及び／またはHTUと
組み合せることもできる。

12.2.2 TXポート 基本的なTXポート機能は非常に簡単であり、主に出力
キューである。このユニットは、スイッチからの２つの
面を有することができるが、論理的な説明は両方の場合
において同一である。これは、RXポートに、それが必要
なデータを制御ストリームから引き渡す。

この素子は、必要に応じて点対多点セルの再タイミン
グを与え、中央段において順方向転送を用いたことによ
って起こった遅延を補償する。また、より高速なポート
（600Mのような）を通る／から来るセルの再タイミング
を行ない、用いられているポート連結内でのタイムスロ
ットのずれを補償する。

また、これは全てのセルを出力キューに配置する。キ
ューの管理において、これは、セル損失優先、そして恐
らくセル遅延優先を実施する。

出力キューのサイズは、受け入れられる最大遅延によ
って与えられる。多点再タイミング記憶部のサイズに
は、数学的分析が行なわれるが、シミュレーションから
は、20セル以上とする必要は決してないことが、暗示さ
れている。高速再タイミングに必要とされるのはこれよ
りはるかに少ない。

セルが出力キューがら取り出される際、必要な複製及
び／または再変換は何でも行なられる。これは、同一ポ
ート上の多数のVPCまたはVCCのファンアウト、及び各ポ
ートにおいて異なる出立VPI:VCI値を必要とするフアン
アウトを可能とする。

セルの複製及びヘッダの再変換は、セルのコピーを必
要とするVPI:VCIのリストを与える表によって制御され
る。コピーが伝送されている間、セルは出力キューから
除去されない。各コピーのヘッダは、コピーができる際
に、再変換される。

再変換は、セルがキューから除去されて、セルコピー
が作られない時に生じることがある。双方の機能に同一
の表が用いられる。このようにこの表を用いることは、
非常に簡単な機能であり、ASICにさほど複雑度を付加す
るものではない。

この素子の概略を第21図に示す。

12.2.3 ASICの概要 ASICに対する要求は、RX及びTXポートがスイッチの２
つの面を管理し、かつより高い速度への多重化を含んで
いないことを、前提としている。

［１］これらは組み合せることができ、したがって４ピ
ン程必要量を減らすことができる。これらの機能のピン
カウントは、制御用マクロの素子を管理するためのアク
セスを含まない。

［２］主セルキューであるこれのサイズは、システムに
受け入れ可能な最大遅延に関連し、要求が設定された時
に変更しなければならないことがある。

［３］遅れているマルチキャストトラフィックであるこ
れのサイズは、数学的分析に依存し、ここで提案する形
状は、恐らく過剰評価である。シミュレーションでは、
20以上は決して必要としなかった。

12.3 質問の実行 RXポートは、その入力キュー内に有するセルについて
の質問を行なうために、どのように組織されるかについ
て、多くの選択肢を有することができる。何の質問をす
るかを論理的にすることによって、大幅な性能の向上が
可能である。第９章の結果は、質問実行についてのいく
つかの論理的原理を用いることによって得られた。これ
らには次のものが含まれる。

ａ）いつでも一度に２組の未解決な質問があるので、２
組の質問を交互に行なう。これらを組Ａ及び組Ｂと呼
ぶ。２組の質問は、１組のデータが送られる前に成さ
れ、したがって最初の組が受け入れられれば２番目の組
での無駄を減らすことができる。

ｂ）異なる質問を行なう２つ以上の送るべきセルがある
時、または少なくとも交互の中央段において順番が異な
る時。

ｃ）同一ポートに送られるために２つ以上が待機中であ
る場合、各組の質問において同一ポートに関する質問を
行なうことは、受け入れ可能である。

ｄ）行なわれる質問の形式は、キュー内の最初のエント
リによって決められる。組Ａはそのキュー内の最初のセ
ルに依存する。それが同報通信セルであればそれが送出
され、点対点セルであればそのセルと２つの異なるアド
レスのものが送出される。

ｅ）最初のエントリが多点セルの場合、組Ｂが上述と同
じ原理を用いるが、２番目のエントリから開始する。

ｆ）また、２、３または４の位置に多点セルがあるなら
ば、これは組Ｂとして送られる。

ｇ）または、可能であれば、組Ａ内のものに対して異な
る３つの質問を選択する。

ｈ）実際に行なわれた質問に加えて、入力キューがプロ
グラムされたサイズより長く、そしてこの組の質問が多
点セルに対するものである場合、順方向フロー制御ビッ
トをセルし、制限されたアクセス中央スイッチ空間の使
用を許可する。

13. 高速周辺ポートの詳細 これまでの基本設計は、150MのATMポート用スイッチ
コアの使用を説明してきた。これより高速のATMインタ
ーフェースポートについては、インターフェースのRXポ
ートコントローラの管理の下で、いくつかのコアへのリ
ンクを用いる。原則として、この設計はいかなる帯域の
ポートにも提供可能である。

より高速で動作させるための主な変更は、スイッチの
周辺部において、スイッチコアに多数のリンクを供給す
る高速ポートを設けることであろう。スイッチコアは、
高速ポート用には、すこし違った構成をする必要があ
り、高速ポート用の構成変更は、既存の低速トラフィッ
クの動作に影響を与えることはない。コア構成の変更は
非常に小さく、155Mのインターフェースの実施を考慮す
ることができる。コアの変更は、より高速ないなかるも
のについても同一であり、それ以上に影響を及ぼす。

異なるレートのポート間を接続する際には制限はな
い。

13.1 高速インターフェースポート高速ポートは、１つ
のセルキューから、スイッチの中央への多数のリンクを
管理しなくてはならない。これを行なうために、異なる
中央段に、未解決のいくつかの組の質問を有しており、
それらを調整しなければならない。

より速く作動して多数のリンクを扱う他、可能であれ
ば異なる中央段に異なる質問を行ない、出力ポートのセ
ル数と比較して、同一ポートに余りに多くの未解決問題
を有さないことを保証しなくてはならない。これは150M
ポートにも同様に作動するが、それは必要ではないこと
に注意されたい。

600Mポートに対して、ポートはスイッチコアへの４つ
の別個のリンクを取り扱い、これらは位相が正確に１タ
イムスロット離れているが、同一タイムスロットレベル
に整合されている（それらが共通の回転子を用いている
という事実により）。同様に、2.4Gポートも16のリンク
を扱、それらも各々位相が１タイムスロット離れてい
る。

しかしながら、9.6Gポートは４組のリンクを有し、各
々16の等しく離間されたタイムスロットを有している
が、このセットは時間的に４ビットずらされている。こ
のようなポートには４つの回転子（72リンク）全ての全
容量を与える方が、それが厳しく要求している８つの未
使用リンクを回転子に割り当てようとするよりも、恐ら
く好都合である。

13.2 2.4G以上のレートのポート これらには、１対乗の回転子が必要であり、それらに
よる遅延は、全く同一ではないが、変動は他の経路（全
タイムスロット）による変動より小さいので、セルは連
続状態を保つことになる。

14.ATM及びコアの保守 スイッチの同期予測動作は、多面動作をより簡単に行
なわせることができ、同一設計を、２または３面冗長シ
ステムにおいて用いることができるようにする。

以下の説明の殆どは、これが２面環境において動作し
ていることを前提としている。

ET保守は、ヘッダ変換ユニット、監視ユニット及び関
連領域の不良を含む。

14.1 スイッチ 同期動作は、２または３面を入力ポートと出力ポート
との間で用いることができるようにする。中央スイッチ
の一方が不良の場合、その中央スイッチを全ての面にお
いて空白にする（blank out）、及び多面同期動作を維
持するという選択肢がある。面全体を空白にすることも
できる。

面間の同期がこれらの不良のために失われた場合、短
い期間の後スイッチは自分自身を再整合する。一旦不良
領域がサービスから取り除かれるか、修繕される。

各転送セルには３つの予備のオクテット（octet）を
用いて、必要であれば、チェックコード及び連番を保持
すことができる。（PRCUにおけるように連番を用いる
と、ファンイン呼び出しが不能となることに注意された
い）。

14.2 ポート冗長度 スイッチの同期特性と既知の遅延特性は、1:1及び1:n
の交換端末（ET）冗長度を可能にす。

1:1冗長動作に対して、一対のポートを全てのメッセ
ージについて共にロックすることができ、または一対の
ポート（スイッチ上のどこのものでもよい）は、スイッ
チ内の点対少数点機能を利用して、論理的に同等な一対
のポートとして動作することができる。

1:n冗長動作に対して、スイッチは、交換割り当てを
記憶することができず、早急に構成を変更しなくてはな
らない。しかしながら、スイッチは内部経路を有する必
要がないので、その変更を全てのETに同報通信すること
ができ、それらは単純に影響を受けるHTU内のポート番
号を変換する。

トラフィックを故障したポートから切り放す機構を有
することが必要である。これは、個々のポートを可能化
または不能化することによって、中央コントローラにお
いて簡単に行なうことができる。不能化された時、半ア
クティブ状態にして、通常のトラフィックは通さないが
ある保守診断情報は通すようにすることができる。

14.3 スイッチ保守の詳細 スイッチをどのように保守することができるかを示す
ために、このスイッチについて検討する必要がある多く
の詳細がある。

14.3.1 エラーの検出 ２つ（以上）の同期面を有すると、TXポート素子内の
これら２面間のずれを検出するのは簡単である。補正デ
ータの選択に関する次の見出しを見られたい。

セル内の余分な３オクテットのデータ容量を用いて、
１データ面当りのチェック並びに全メッセージのチェッ
クを行なうことができる。これはエラーの位置を突き止
めるのに用いることができる。このチェック空間の構造
は、共通モードの不良を掴むために、最適化することが
できる。

制御面は、質問及びポート番号についてCRCを備えて
おり、これが（もし悪ければ）中央段に質問を無視させ
る。連続的にチェックされている実際のポート番号を示
す領域（回転子エラーの場合）、及びその情報を二重チ
ェックするための目的地ポートの繰り返しがある。これ
以上のチェックも考慮されつつある。

14.3.2 データ面の選択 データに対する正しい面を決定する方法は、同期性が
それをより簡単にするので、考慮する必要がある。セル
は、チェックコード及び／または連番のための、空間を
有する。連番は、スイッチ上のファンイン接続の使用を
禁止するので、（可能であれば）避けるべきである。

３オクテットのチェック情報によってデータ面に不良
が発見された場合、正しいデータを別の面から選択する
ことができる。

制御面におけるエラーを解決するのは、これより複雑
な問題である。

制御ストリーム内の制御におけるエラーは、ポート識
別チェック（回転子エラーのためのチェック）及び質問
とコマンドに及ぶCRCを含むことができる。

14.3.3 不良位置 TXポートが、タイミングサイクルに対してずれが発生
した時間を記録すると、これが中央段に（または回転
子）指摘する。

１面当りのデータチェック及び全メッセージチェック
を用いると、データ面における不良を検出して位置を突
き止めるために使用することができる。時間（不良が発
生したサイクル内の）の知識と面によって、これは、回
転子か中央データ面に指摘する。

各中央スイッチから回転子を通じて不良が検出された
ポートへのデータ及び同一回転子上のその他のものを組
み合せることによって、適切な回転子、データスイッチ
または通信経路に、不良を突き止めることができる。

14.3.4 不良再構成 システムは、全てのトラフィックに対して良好なスイ
ッチ面にロックする、または両方の面に不良を有する中
央スイッチを塞ぐ、または一方の面に不良を有する中央
スイッチを塞ぐ、選択を有する。

ロックするのは最も単純であり、ある種類の不良にと
っては唯一の選択子であろう。中央スイッチを両方の面
において塞ぐことは、エラー検出を含めた全てのサービ
スを継続するが、最低に減少した容量となることを意味
する。故障した中央スイッチを一方の面に塞ぐことは、
残りの面におけるエラー検出能力が制限されることを意
味する。

14.4 同期回復 ２または３面のタービンでは、アイドル即ち「空」の
面を、作業通の面と完全な状態同期に持って行くのは単
純なことである。これは、不良の修正後に２番目の面を
サービスに戻す時、または１つの面が新しい大きな成長
段に「成長」した時に、行なわなければならない。

同一セルが同時に両方の面に送られた場合、スイッチ
は結果的に両方の面において同一状態に落ち着く。これ
はシミュレーションによって証明されている。しかしな
がら、これに係る時間は、以下の技術を用いることによ
って大きく減少させることができる。

第１に、START RESYNC命令をETの１つによって全て
の中央段に送出する。これは、それらに要求中の２番目
及び３番目の質問を無視するように命令するもので、そ
れらは最初に提供されたアドレスに「OK」または「拒
絶」のみを示す。この制約は、各中央段において完全な
１サイクルの間続き、両方の面で全ての点対点トラフィ
ックが調和することを保証する。中央段はまた、サイク
ルの進展につれ、START RESYNCメッセージをその他のE
Tに渡す。

「アイドル」面を回復している間、質問は両方の面に
送られる。作動中の面から受けとられた回答は、作動中
及びアイドル中双方の面によって用いられる。アイドル
面は空のセル記憶部を伴って始まるので、必要な場合常
にセル空間がある。

１サイクルの終了時に、スイッチ上の多点トラフィッ
クがないならば、両方の面は完全に同期する。

多点トラフィックは、作動面の順方向転送領域のセル
ともなり得るので、問題を混乱させる。したがって、新
しいセルは両方の面に対する新しい処置を受け取らない
こともある。例えば、あるセルを作動面上の第２ランク
に配置することができるが、アイドル面では主ランクと
なる。

幸い、あるポートの主ランクが空になるとすぐに、２
つの面は中央段内のそのポートに対して同期するので、
この状態は不安定である。したがって、これらの記憶部
の大きな割合は、各サイクル毎に同期する。

この効果には、例えば20サイクルの時間制限を設定す
ることによって、上限が与えられる。この時点までにポ
ートが同期されていない中央段はいずれも、そのような
ポートに差し向けられた全ての多点セルを拒絶するよう
に要求される。これより３サイクル後に、スイッチは完
全に同期する。したがって、新しい面を再同期するため
の最大時間は、約25サイクルで、１ミリ秒より短い。

中央段が全ての出力ポートに対して再同期した時、IN
SYNCHメッセージを、プロセスを開始したETに渡す。
一旦全ての中央段がこれを行なったなら、ETを制御し
て、SYNC COMPLETEメッセージを最初に得られる中央段
に送り、これが全ての接続されているETに同報通信す
る。ここで、これらはそれらの面の比較チェックを開始
することができる。

この技術は、三重面、またはそれ以上の面にも、必要
であれば、同等によく作用するものである。

質問２及び３の使用に関する一時的な制約に起因して
低下したスループットは、短い時間しか続かないので、
これらの状態の下では、入力キューの過負荷の機会は殆
どない。

15.結論 この明細書は、最新のATMスイッチの可能性のある実
施態様の概念及び概要をある程度詳細に記載したもので
ある。このスイッチは以下のような主な利点を有してい
る。

ａ）このスイッチは、障害、セルの損失及び遅延ジッタ
に対して、単一段構造として振舞う。

ｂ）前記スイッチは、マルチキャスト（ファンアウトま
たは同報通信）及びファンインを行なうことができる。

ｃ）前記スイッチは、再配線の必要性なしに、小さいサ
イズから巨大サイズまで成長する。

ｄ）コアの変更なしに、１つの設計が高速外部インター
フェース、600M、2.4G、9.6G等の設置を支援する。

ｅ）技術の向上につれて、論理動作の変更なしに、スイ
ッチコアを前進的に小型化し、コストを低減することが
できる。

ｆ）前記スイッチは完全に自己指向型であり、したがっ
て経路獲得のための呼び出し設定オーバーヘッドを有さ
ない。

ｇ）スイッチの同期的な性質及び自己出向性質により、
非常に少ない切り替え時間でポートの1:1及び1:n動作を
可能、かつ容易とする。

ｈ）前記スイッチの同期的性質が、そのスイッチに対す
る不良の検出及び位置の突き止めを、非同期の設計のも
のより容易にしている。

ｉ）動的帯域変更が、サービスの中断なしに、そして他
の接続に影響を与えずに、成立した接続に対して可能で
ある。

ｊ）１つの出力ポートに差し向けられたトラフィック負
荷が過負荷になる場合、仮想的に他の出力ポートへ差し
向けられたトラフィックのためのスイッチの動作には衝
撃を与えない。

ｋ）この設計は、取り扱われる内部帯域が切り変えられ
る帯域の２倍のみであるという事実により、それを実施
するには効率的である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マダン，トーマス スレイド 英国 ビーエイチ21 ２エイチオー，ド ーセット，ウィムボーン，コール ヒ ル，カットラーズ プレイス 38 (72)発明者 プロクター，リチャード ジョン 英国 ビーエイチ21 ３キュウワイ，ド ーセット，ウィムボーン，コーフ マリ ン，ディプローズ ロード 28 (56)参考文献 欧州特許出願公開418813（ＥＰ，Ａ ２) 英国特許出願公開2212364（ＧＢ，Ａ) 英国特許出願公開2224417（ＧＢ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56 H04L 12/28

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】通常のポートレートより高いデータレート
   の信号を切り替えるための高速ATM通信スイッチであっ
   て、 複数の並列データ切り替え面と、一つの並列制御面と、
   各データ切り替え面の一つの中央スイッチングユニット
   とを備え、 各データ面は、等しい数の入力ポートと出力ポートとを
   有し、 前記スイッチングユニットは、任意の入力ポートを前記
   制御面の制御の下で同一のデータ面の任意の出力ポート
   に切り替えるように構成され、 少なくとも一つの入力ポートと一つの出力ポートは、前
   記高いデータレートの信号を切り替えるための高速ポー
   トであり、 前記高速入力ポートは、前記スイッチングユニットのセ
   パレート入力にそれぞれを接続する複数のリンクを有
   し、 前記高速出力ポートは、前記スイッチングユニットのセ
   パレート出力からそこにそれぞれを接続する同一数のリ
   ンクを有する ことを特徴とするATM通信スイッチ。
2. 【請求項２】請求項１記載のATM通信スイッチであっ
   て、 前記複数のリンク上の複数の信号は、位相において１タ
   イムクロットを離して間隔されているATM通信スイッ
   チ。
3. 【請求項３】請求項１又は２記載のATM通信スイッチで
   あって、 前記各高速入力ポートのリンク及び対応のリンクされた
   高速出力ポートのリンクは対を形成し、 複数対のリンクがあり、該複数のリンク上の複数の信号
   は、位相において１タイムスロット離して間隔され、 複数対の複数信号は、時間においてオフセットされるAT
   M通信スイッチ。
4. 【請求項４】請求項３記載のATM通信スイッチであっ
   て、 更に、複数対のリンクを連続して設けるためのポートコ
   ントローラを備え、該ポートコントローラは、その出力
   を特別のポートに制御する並列制御面の部分であるATM
   通信スイッチ。
5. 【請求項５】請求項２記載のATM通信スイッチであっ
   て、 更に、各ポートを前記中央スイッチングユニットの各タ
   イムスロットに循環的に接続するための回転子手段を備
   えているATM通信スイッチ。