JPS63176038A - 電気信号の故障許容伝送方法 - Google Patents
電気信号の故障許容伝送方法Info
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- JPS63176038A JPS63176038A JP62259873A JP25987387A JPS63176038A JP S63176038 A JPS63176038 A JP S63176038A JP 62259873 A JP62259873 A JP 62259873A JP 25987387 A JP25987387 A JP 25987387A JP S63176038 A JPS63176038 A JP S63176038A
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- 238000000034 method Methods 0.000 title claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 30
- 238000010586 diagram Methods 0.000 description 6
- 230000000903 blocking effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 241000287463 Phalacrocorax Species 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Hardware Redundancy (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
この発明は電気信号の故障許容伝送をもたらすための装
置および方法に関するものである。さらに詳細には、複
数の冗長信号が伝送装置を介して伝送される。その数は
、選択された条件に応じて動的に変化する。伝送装置の
対応する出力における等しいと推定される信号が次に比
較され、少なくとも１つの正しい信号が発生される。
置および方法に関するものである。さらに詳細には、複
数の冗長信号が伝送装置を介して伝送される。その数は
、選択された条件に応じて動的に変化する。伝送装置の
対応する出力における等しいと推定される信号が次に比
較され、少なくとも１つの正しい信号が発生される。
Ｂ、従来技術
伝送装置を介して故障許容伝送をもたらす従来の方法は
待機機能を使用するものであり、この待機機能は故障状
態がないとき、すなわち、通常の動作中は使用されない
。さらに詳細には、米国特許第４４９７０５４号は、複
数の１次スイッチ要素のいずれか１つに置き換わること
ができる待機ディジタル・スイッチを使用している。通
常動作中は、待機ディジタル・スイッチは遊休状態に留
まる。
待機機能を使用するものであり、この待機機能は故障状
態がないとき、すなわち、通常の動作中は使用されない
。さらに詳細には、米国特許第４４９７０５４号は、複
数の１次スイッチ要素のいずれか１つに置き換わること
ができる待機ディジタル・スイッチを使用している。通
常動作中は、待機ディジタル・スイッチは遊休状態に留
まる。
伝送装置を介して故障許容をもたらすもう１つの従来の
方法は、通常動作におけるデータの伝送のため使用され
る待機機能を使用することである。
方法は、通常動作におけるデータの伝送のため使用され
る待機機能を使用することである。
さらに詳細には、米国特許第４４５５６４５号では、Ｐ
ＣＭ信号が活動回線および待機回線を介して一対のスイ
ッチング・モジュールに送られる。
ＣＭ信号が活動回線および待機回線を介して一対のスイ
ッチング・モジュールに送られる。
活動状態のＰＣＭ回線および対応する待機ＰＣＭ回線が
同じスイッチング番モジュールに接続されることは絶対
にない。スイッチング会モジュールの１つが故障したと
きは、トラフィックを他の作動しているスイッチング・
モジュールにシフトするために、待機回線が使用される
。しかし、出力活回線および待機回線がエラー状態の出
力信号の検出のため互いに比較されることはない。
同じスイッチング番モジュールに接続されることは絶対
にない。スイッチング会モジュールの１つが故障したと
きは、トラフィックを他の作動しているスイッチング・
モジュールにシフトするために、待機回線が使用される
。しかし、出力活回線および待機回線がエラー状態の出
力信号の検出のため互いに比較されることはない。
米国特許第３９２０９１４号は通信のための複数の経路
を設けることにより故障許容をもたらすものであって、
各経路は異なる冗長スイッチを通過する。通常動作中に
経路の１つが動作不能であることが分った場合は、スイ
ッチを介する別の経路を使用することができる。しかし
、各経路の出力における信号がエラー状態の信号の検出
のため互いに比較されることはない。
を設けることにより故障許容をもたらすものであって、
各経路は異なる冗長スイッチを通過する。通常動作中に
経路の１つが動作不能であることが分った場合は、スイ
ッチを介する別の経路を使用することができる。しかし
、各経路の出力における信号がエラー状態の信号の検出
のため互いに比較されることはない。
米国特許第４２７６８３７号はＴＤＭスイッチの構成を
提供するものであって、この構成においては、どれか１
つの入力モジュール（第２図の端末モジュール）が故障
した場合、入力モジュールに到来するトラフィックはス
イッチを介して依然として適切に切り換えることが可能
である。提案された手法は、反復されたトラフィックを
他の入力モジュールに分配することである。いわゆる管
理センターが活動経路の選択を制御する。基本的に鵜、
米国特許第４２７８８３７号は複数の経路を設けること
を論じているが、冗長経路を用いた故障検出または訂正
とは全く関係がない。
提供するものであって、この構成においては、どれか１
つの入力モジュール（第２図の端末モジュール）が故障
した場合、入力モジュールに到来するトラフィックはス
イッチを介して依然として適切に切り換えることが可能
である。提案された手法は、反復されたトラフィックを
他の入力モジュールに分配することである。いわゆる管
理センターが活動経路の選択を制御する。基本的に鵜、
米国特許第４２７８８３７号は複数の経路を設けること
を論じているが、冗長経路を用いた故障検出または訂正
とは全く関係がない。
Ｃ１発明が解決しようとする問題点
したがって、この発明の目的は、伝送回線を介した電気
信号の効率的で信頼性のある故障許容伝送を提供するこ
とである。効率は冗長信号の数を動的に変更することに
より改善され、信頼性は伝送装置の出力における等しい
と推定される信号を比較することにより向上する。
信号の効率的で信頼性のある故障許容伝送を提供するこ
とである。効率は冗長信号の数を動的に変更することに
より改善され、信頼性は伝送装置の出力における等しい
と推定される信号を比較することにより向上する。
Ｄ０問題点を解決するための手段
したがって、この発明は、伝送装置を介して電気信号を
伝送する故障許容方法を提供する。この方法は、伝送装
置を介して伝送される元の信号の複写である複数の冗長
信号をもたらす。その数は、選択された条件に従って動
的に変化する。冗長信号および元の信号は次に伝送装置
を介して伝送される。最後に、伝送装置の対応する出力
における等しいと推定される信号が比較される。伝送装
置の出力における等しいと推定される信号の数は、上述
した伝送装置を介して伝送される冗長信号の数に１を加
えたものに等しい。最後に、正しい出力信号が、伝送装
置の出力における等しいと推定される信号から発生され
る。
伝送する故障許容方法を提供する。この方法は、伝送装
置を介して伝送される元の信号の複写である複数の冗長
信号をもたらす。その数は、選択された条件に従って動
的に変化する。冗長信号および元の信号は次に伝送装置
を介して伝送される。最後に、伝送装置の対応する出力
における等しいと推定される信号が比較される。伝送装
置の出力における等しいと推定される信号の数は、上述
した伝送装置を介して伝送される冗長信号の数に１を加
えたものに等しい。最後に、正しい出力信号が、伝送装
置の出力における等しいと推定される信号から発生され
る。
この発明は、電気信号の故障許容伝送をもたらすための
ウォッチドッグ回路も含んでいる。この回路は、制御信
号に応答して、等しいと推定される信号の組を比較する
ための手段を有する。各組は元の信号と、元の信号の複
数のコピーを有する。
ウォッチドッグ回路も含んでいる。この回路は、制御信
号に応答して、等しいと推定される信号の組を比較する
ための手段を有する。各組は元の信号と、元の信号の複
数のコピーを有する。
元の信号のコピーの数は、選択された条件に応じて動的
に変わる。ウォッチドッグ回路はまた、等しいと推定さ
れる信号の各組毎に少なくとも１つの正しい出力信号を
発生するための手段を有する。
に変わる。ウォッチドッグ回路はまた、等しいと推定さ
れる信号の各組毎に少なくとも１つの正しい出力信号を
発生するための手段を有する。
Ｅ、実施例
図面、特に第１図に、この発明を実施するため使用され
る装置の概略図を示す。以下に説明する通常動作では、
元の信号Ａ“と冗長信号Ｂ“、ＣｏおよびＤ゛が伝送装
置１５の入力３ａｓ３ｂ１３ｃおよび３ｄにそれぞれ供
給される。冗長信号は元の信号のコピーである。元の信
号と冗長信号は伝送装置１５を介して伝送され、その結
果、対応する出力４ ａ１４ ｂｚ ４ ｃおよび４ｄ
に等しいと推定される４つの信号Ａ、Ｂ１ＧおよびＤが
それぞれ生じる。等しいと推定される信号Ａ１Ｂ。
る装置の概略図を示す。以下に説明する通常動作では、
元の信号Ａ“と冗長信号Ｂ“、ＣｏおよびＤ゛が伝送装
置１５の入力３ａｓ３ｂ１３ｃおよび３ｄにそれぞれ供
給される。冗長信号は元の信号のコピーである。元の信
号と冗長信号は伝送装置１５を介して伝送され、その結
果、対応する出力４ ａ１４ ｂｚ ４ ｃおよび４ｄ
に等しいと推定される４つの信号Ａ、Ｂ１ＧおよびＤが
それぞれ生じる。等しいと推定される信号Ａ１Ｂ。
ＣおよびＤは次にウォッチドッグ回路により比較され、
４つの同様に正しい信号ａｓｂ１Ｃおよびｄがウォッチ
ドッグ回路の出力に発生される。
４つの同様に正しい信号ａｓｂ１Ｃおよびｄがウォッチ
ドッグ回路の出力に発生される。
この実施例における通常の状態（以下参照）では、元の
信号Ａ゛および冗長信号Ｂ’、Ｃ“およびＤ“は８つの
４メガビット信号ＩＡ−１及至ＩＡ−８およびＩＢ−１
及至ＩＢ−８ｎ２つの冗長グループから供給される。信
号ＩＡ−ｌ乃至ＬＡ−８および信号ＩＢ−ｌ乃至ＩＢ−
８は入力多重化装置２０ａおよび２０ｂによりそれぞれ
多重化される。入力多重化装置２０ａの出力３ａおよび
３ｂには、元の信号Ａ゛と、Ａ’の冗長信号である信号
Ｂ′がある。Ａｏは、信号ＩＡ−ｌ乃至ＩＡ−８を多重
化した結果発生する３２メガビツトの信号である。信号
ＩＢ−ｌ乃至ＩＢ−８はそれぞれ信号ＩＡ−ｌ乃至ＩＡ
−８のコピーにすぎない。
信号Ａ゛および冗長信号Ｂ’、Ｃ“およびＤ“は８つの
４メガビット信号ＩＡ−１及至ＩＡ−８およびＩＢ−１
及至ＩＢ−８ｎ２つの冗長グループから供給される。信
号ＩＡ−ｌ乃至ＬＡ−８および信号ＩＢ−ｌ乃至ＩＢ−
８は入力多重化装置２０ａおよび２０ｂによりそれぞれ
多重化される。入力多重化装置２０ａの出力３ａおよび
３ｂには、元の信号Ａ゛と、Ａ’の冗長信号である信号
Ｂ′がある。Ａｏは、信号ＩＡ−ｌ乃至ＩＡ−８を多重
化した結果発生する３２メガビツトの信号である。信号
ＩＢ−ｌ乃至ＩＢ−８はそれぞれ信号ＩＡ−ｌ乃至ＩＡ
−８のコピーにすぎない。
Ｃ′およびＤｏは、信号Ａ″と同じ冗長信号にすぎない
。したがって、この実施例では、元の３２メガビット信
号Ａ“と３つの冗長信号Ｂ”、Ｃ’およびＤｏがある。
。したがって、この実施例では、元の３２メガビット信
号Ａ“と３つの冗長信号Ｂ”、Ｃ’およびＤｏがある。
各冗長信号はＡ“と全く同じ信号である。
次に第２図を参照して、元の信号Ａ°と冗長信号Ｂ゛に
ついてさらに詳細に説明する。ディジタル信号ＩＡ−１
乃至ＩＡ−８の各々からの１ビツトが線２ａ−１乃至２
ａ−８を介して、大力バッフ１２２のそれぞれのスロッ
ト２２−１乃至２２−８に、並列に、しかし非同期的に
、はぼ２５０＋１秒毎に記憶される。スイッチ制御装置
２５および入力多重化制御装置２６の制御下で、はぼ３
０＋１秒毎に制御信号が適当なＡＮＤゲートに印加され
、１つの元の３２メガビット信号Ａ°と、信号Ａ“と同
じ冗長信号Ｂ°を発生する。入力多重化装置２０ｂ（第
１図参照）は２０ａと同じであり、冗長信号Ｃ“および
Ｄｏは信号Ａ°およびＢｏと同じである。ただし、この
パラグラフの説明は通常動作に適用されるものである。
ついてさらに詳細に説明する。ディジタル信号ＩＡ−１
乃至ＩＡ−８の各々からの１ビツトが線２ａ−１乃至２
ａ−８を介して、大力バッフ１２２のそれぞれのスロッ
ト２２−１乃至２２−８に、並列に、しかし非同期的に
、はぼ２５０＋１秒毎に記憶される。スイッチ制御装置
２５および入力多重化制御装置２６の制御下で、はぼ３
０＋１秒毎に制御信号が適当なＡＮＤゲートに印加され
、１つの元の３２メガビット信号Ａ°と、信号Ａ“と同
じ冗長信号Ｂ°を発生する。入力多重化装置２０ｂ（第
１図参照）は２０ａと同じであり、冗長信号Ｃ“および
Ｄｏは信号Ａ°およびＢｏと同じである。ただし、この
パラグラフの説明は通常動作に適用されるものである。
以下にさらに説明するように、通常動作は、伝送装置１
５、さらに詳細には、スイッチング・ネットワーク１５
には、ブロッキングの結果としてのオーバーフローがな
いことを意味する。
５、さらに詳細には、スイッチング・ネットワーク１５
には、ブロッキングの結果としてのオーバーフローがな
いことを意味する。
ＢｏおよびＤ°倍信号対して設けられている冗長経路は
任意選択であり、スイッチ・ブロッキング状態でのスイ
ッチ帯域幅を増大させる等の別の目的のため使用するこ
とができる。
任意選択であり、スイッチ・ブロッキング状態でのスイ
ッチ帯域幅を増大させる等の別の目的のため使用するこ
とができる。
３ａ等の入力線から４ａ等の出力線への経路が発見でき
ない潜在的ブロッキング状態を防止するため、スイッチ
ング・ネットワークはオーバーフロー状態に入る。この
状態では、Ａ ’とＢ“はもはや同じ信号ではなく、Ｂ
ｏはこのときオーバーフロー信号になる。オーバーフロ
ー状態の第２図を参照すると、スイッチ制御装置２５は
、特定のタイム・スロット中に制御装置２６を介して信
号を適当な一対のＡＮＤゲートに置く。一方のＡＮＤゲ
ートはＡＮＤゲート２１ａ−１乃至２１ａ−８からのも
のであり、他方のＡＮＤゲートは２１ｂ−を乃至２１ｂ
−８からのものである。したがって、特定のタイム番ス
ロット中、元のビット、すなわち、バッファ２２の最初
のスロットからの信号ともう１つの信号（オーバーフロ
ー）ビット、すなわち、バッファ２２の２番目のスロッ
トからの信号はそれぞれＯＲゲート２３Ａ’および２３
８°を介して送られる。しかし、Ｃ“およびり。
ない潜在的ブロッキング状態を防止するため、スイッチ
ング・ネットワークはオーバーフロー状態に入る。この
状態では、Ａ ’とＢ“はもはや同じ信号ではなく、Ｂ
ｏはこのときオーバーフロー信号になる。オーバーフロ
ー状態の第２図を参照すると、スイッチ制御装置２５は
、特定のタイム・スロット中に制御装置２６を介して信
号を適当な一対のＡＮＤゲートに置く。一方のＡＮＤゲ
ートはＡＮＤゲート２１ａ−１乃至２１ａ−８からのも
のであり、他方のＡＮＤゲートは２１ｂ−を乃至２１ｂ
−８からのものである。したがって、特定のタイム番ス
ロット中、元のビット、すなわち、バッファ２２の最初
のスロットからの信号ともう１つの信号（オーバーフロ
ー）ビット、すなわち、バッファ２２の２番目のスロッ
トからの信号はそれぞれＯＲゲート２３Ａ’および２３
８°を介して送られる。しかし、Ｃ“およびり。
はそれぞれ元の信号Ａ′およびＢｏの単なる冗長信号に
なる。
なる。
次に第１図を参照しながら、伝送装置１５、さらに詳細
にはスイッチング拳ネットワーク１５について説明する
。スイッチング・ネットワーク１５は２つのスイッチン
グ装置１２を含むが、一方の装置は他方の装置のコピー
にすぎない。各スイッチング装置はマスター・スイッチ
１４とシャドー／オーバーフロー・スイッチ１６を備え
ている。
にはスイッチング拳ネットワーク１５について説明する
。スイッチング・ネットワーク１５は２つのスイッチン
グ装置１２を含むが、一方の装置は他方の装置のコピー
にすぎない。各スイッチング装置はマスター・スイッチ
１４とシャドー／オーバーフロー・スイッチ１６を備え
ている。
通常の条件下では、マスター−スイッチおよびシャドー
／オーバーフローΦスイッチはＡ１およびＢｏ等の重複
信号を切り換える。オーバーフロー状態では、マスタ一
番スイッチは線３ａ上のＡｏ等の元の信号を切り換え、
シャドー／オーバーフローΦスイッチは線３ｂ上のＢ１
等の信号を切り換えるが Ｂ ｔはこのときオーバーフ
ロー信号ではなくＡ’冗長信号である。１つの入力信号
のみを図示したが、マスタｍ−スイッチおよびシャドー
／オーバーフロー・スイッチは複数の信号と複数の入力
を葡することに留意すべきである。説明を簡単にするた
め、入力３ａおよび３ｂ上の信号Ａ°およびＢｏのみを
それぞれ示す。通常の条件下では、マスター・スイッチ
の入力における信号は、シャドー／オーバーフロー・ス
イッチの対応する入力におけるのと同じ信号である。
／オーバーフローΦスイッチはＡ１およびＢｏ等の重複
信号を切り換える。オーバーフロー状態では、マスタ一
番スイッチは線３ａ上のＡｏ等の元の信号を切り換え、
シャドー／オーバーフローΦスイッチは線３ｂ上のＢ１
等の信号を切り換えるが Ｂ ｔはこのときオーバーフ
ロー信号ではなくＡ’冗長信号である。１つの入力信号
のみを図示したが、マスタｍ−スイッチおよびシャドー
／オーバーフロー・スイッチは複数の信号と複数の入力
を葡することに留意すべきである。説明を簡単にするた
め、入力３ａおよび３ｂ上の信号Ａ°およびＢｏのみを
それぞれ示す。通常の条件下では、マスター・スイッチ
の入力における信号は、シャドー／オーバーフロー・ス
イッチの対応する入力におけるのと同じ信号である。
この発明の方法は、ウォッチドッグ回路と同様に、スイ
ッチング・ネットワークがディジタル・スイッチング拳
ネットワークであり、出力信号ａ１ｂ、ｃおよびｄがデ
ィジタルであるとき、有用である。この発明はまた、本
出願人に係る下記出願に記載されているビット・スイッ
チに使用されるとき特に有用である。すなわち、「通信
用のクロスポイント・ディジタルやスイッチ（ＡＣｒｏ
ｓｓｐｏｆｎｔ Ｄｉｇｉｔａｌ ５ｗ１ｔｃｈ ｆｏ
ｒＣｏｍｍｕｎｉｃａｔｉｏｎ） Ｊと題する１９８６
年８月１５日出願の米国特許出願第８９６７７１号であ
る。
ッチング・ネットワークがディジタル・スイッチング拳
ネットワークであり、出力信号ａ１ｂ、ｃおよびｄがデ
ィジタルであるとき、有用である。この発明はまた、本
出願人に係る下記出願に記載されているビット・スイッ
チに使用されるとき特に有用である。すなわち、「通信
用のクロスポイント・ディジタルやスイッチ（ＡＣｒｏ
ｓｓｐｏｆｎｔ Ｄｉｇｉｔａｌ ５ｗ１ｔｃｈ ｆｏ
ｒＣｏｍｍｕｎｉｃａｔｉｏｎ） Ｊと題する１９８６
年８月１５日出願の米国特許出願第８９６７７１号であ
る。
第３図にウォッチドッグ回路１０と選択回路１４の概略
図を示す。第３図には８×ルジスタ４６も示されている
が、このレジスタ４６は、ウォッチドッグ回路が等しい
と推定される一組の信号を比較できるようにする制御信
号を供給する。この実施例では、Ｑ＝０の場合は、信号
ＡおよびＣが互いに比較され、また信号ＢおよびＤが互
いに比較される。Ｑ＝Ｏのときは、−糾の信号Ａおよび
Ｃは等しいと推定される一組の信号を形成し、−組の信
号ＢおよびＤも等しいと推定される別の一組の信号を形
成する。Ｑ＝Ｏのときは、ネットワークはオーバーフロ
ー動作中である。Ｑ＝１のときは、等しいと推定される
一組の信号Ａ１Ｂ１ＣおよびＤにおける全ての信号は互
いに比較され、スイッチング拳ネットワークは通常動作
中であると言われる。
図を示す。第３図には８×ルジスタ４６も示されている
が、このレジスタ４６は、ウォッチドッグ回路が等しい
と推定される一組の信号を比較できるようにする制御信
号を供給する。この実施例では、Ｑ＝０の場合は、信号
ＡおよびＣが互いに比較され、また信号ＢおよびＤが互
いに比較される。Ｑ＝Ｏのときは、−糾の信号Ａおよび
Ｃは等しいと推定される一組の信号を形成し、−組の信
号ＢおよびＤも等しいと推定される別の一組の信号を形
成する。Ｑ＝Ｏのときは、ネットワークはオーバーフロ
ー動作中である。Ｑ＝１のときは、等しいと推定される
一組の信号Ａ１Ｂ１ＣおよびＤにおける全ての信号は互
いに比較され、スイッチング拳ネットワークは通常動作
中であると言われる。
さらに、第３図には、線６ａおよび６ｂを介してウォッ
チドッグ回路１０に相互接続された選択回路１４（第１
図参照）の概略図が示されている。
チドッグ回路１０に相互接続された選択回路１４（第１
図参照）の概略図が示されている。
選択回路１４は正しい出力信号ａおよびｂを非多重化し
て、適当な出力線５ａ−１乃至５ａ−８上に置く。選択
回路の基本動作は検出器４１ａおよび４１ｂからの選択
制御およびラッチ制御によりそれぞれ制御される。選択
回路の動作の各ビット・サイクル毎に、選択制御信号は
線６ａ上のａ“ビットまたは信号がレジスタ４５の１つ
の入力上に置かれる。線６ｂ上のｂビットまたは信号が
、他の７つのレジスタの入力に置かれる。ラッチ制御信
号は、レジスタの入力に置かれたビットのどれがそれぞ
れのレジスタ内にラッチされ、最終的に５ａ−１乃至５
ａ−８等の出力線に置かれるかを決定するため使用され
る。通常動作中は、１つのレジスタのみが°ａ′ビット
にラッチする。オー、＜ ７０−状態では、もう１つ
のレジスタがｂビットにラッチするため選択される。選
択およびラッチ制御信号を曇かせるための情報は２組の
８×４レジスタ４２ａおよび４２ｂに記憶される。８つ
のラッチ信号のどれがビットをそのレジスタにラッチす
るかを符合化するため、３ビツトが使用される。４番目
のビット、すなわち、許可信号は、いずれかのビットが
ともかくラッチされるかどうか制御する。スイッチ制御
装置２５は、スイッチを使用し、スイッチのオーバーフ
ローを検出スるようチャネルを計画化（Ｓｃｈｅｄｕｌ
ｅ） Ｌ 、それに応じてロード・レジスタ４２ａ、
４２ｂおよび４６を計画化する。
て、適当な出力線５ａ−１乃至５ａ−８上に置く。選択
回路の基本動作は検出器４１ａおよび４１ｂからの選択
制御およびラッチ制御によりそれぞれ制御される。選択
回路の動作の各ビット・サイクル毎に、選択制御信号は
線６ａ上のａ“ビットまたは信号がレジスタ４５の１つ
の入力上に置かれる。線６ｂ上のｂビットまたは信号が
、他の７つのレジスタの入力に置かれる。ラッチ制御信
号は、レジスタの入力に置かれたビットのどれがそれぞ
れのレジスタ内にラッチされ、最終的に５ａ−１乃至５
ａ−８等の出力線に置かれるかを決定するため使用され
る。通常動作中は、１つのレジスタのみが°ａ′ビット
にラッチする。オー、＜ ７０−状態では、もう１つ
のレジスタがｂビットにラッチするため選択される。選
択およびラッチ制御信号を曇かせるための情報は２組の
８×４レジスタ４２ａおよび４２ｂに記憶される。８つ
のラッチ信号のどれがビットをそのレジスタにラッチす
るかを符合化するため、３ビツトが使用される。４番目
のビット、すなわち、許可信号は、いずれかのビットが
ともかくラッチされるかどうか制御する。スイッチ制御
装置２５は、スイッチを使用し、スイッチのオーバーフ
ローを検出スるようチャネルを計画化（Ｓｃｈｅｄｕｌ
ｅ） Ｌ 、それに応じてロード・レジスタ４２ａ、
４２ｂおよび４６を計画化する。
第４図に、第１図および第３図のウォッチドッグ回路１
０のさらに詳細な構成図を示す。この実施例では、ウォ
ッチドッグ回路は４つの入力信号Ａ、Ｂ１ＣおよびＤを
受けとり、正しい出力信号ａまたはｂｌあるいはその両
方を発生する。ウォッチドッグ回路へのこれらの入力信
号は等しいと推定される信号の組を形成し、この信号の
組はウォッチドッグ回路により比較される。上述したよ
うに、制御信号Ｑは、ウォッチドッグ回路が１組の４つ
信号（Ｑ＝１）または２組の２つの信号（Ｑ＝Ｏ）のい
ずれかを比較することができるようにするため使用され
る。
０のさらに詳細な構成図を示す。この実施例では、ウォ
ッチドッグ回路は４つの入力信号Ａ、Ｂ１ＣおよびＤを
受けとり、正しい出力信号ａまたはｂｌあるいはその両
方を発生する。ウォッチドッグ回路へのこれらの入力信
号は等しいと推定される信号の組を形成し、この信号の
組はウォッチドッグ回路により比較される。上述したよ
うに、制御信号Ｑは、ウォッチドッグ回路が１組の４つ
信号（Ｑ＝１）または２組の２つの信号（Ｑ＝Ｏ）のい
ずれかを比較することができるようにするため使用され
る。
信号ａ１は、信号ＡおよびＣをＡＮＤゲート５１ａに入
力した結果であり、信号ｂ１は、信号ＢおよびＤをＡＮ
Ｄゲー）５１ｂに入力した結果である。信号Ｅ１、Ｅ２
およびＥ３はエラー状態を示すため使用される。Ｅ１＝
１のときは、ＡがＣに等しくないというエラー状態が示
される。ＡがＣに等しくないときは、比較回路５２ｄの
出力は０であり、この０はインバータ回路５５ｂに印加
され、その出力はビット・デコーダ５３の入カニ２に印
加される。一方、信号Ｅ２は、ＢがＤに等しくないとい
うエラー状態を示すため使用される。
力した結果であり、信号ｂ１は、信号ＢおよびＤをＡＮ
Ｄゲー）５１ｂに入力した結果である。信号Ｅ１、Ｅ２
およびＥ３はエラー状態を示すため使用される。Ｅ１＝
１のときは、ＡがＣに等しくないというエラー状態が示
される。ＡがＣに等しくないときは、比較回路５２ｄの
出力は０であり、この０はインバータ回路５５ｂに印加
され、その出力はビット・デコーダ５３の入カニ２に印
加される。一方、信号Ｅ２は、ＢがＤに等しくないとい
うエラー状態を示すため使用される。
ＢがＤに等しくないときは、比較回路５２ｃの出力はＯ
である。この０は次にインバータ回路５５ａに印加され
、その出力はビット・デコーダ５３の入力１１に印加さ
れる。ただし、Ｅ３は、通常動作では信号Ａ、Ｂ、Ｃお
よびＤは全て等しくなければならないというエラー状態
を示すために使用される。これらの４つの信号は比較回
路５２ａおよび５２ｂを介して比較される。比較回路５
２ａおよび５２ｂの出力は次にＮＡＮＤゲート５４に印
加され、その出力はビット・デコーダ５３の入カニ。に
印加される。
である。この０は次にインバータ回路５５ａに印加され
、その出力はビット・デコーダ５３の入力１１に印加さ
れる。ただし、Ｅ３は、通常動作では信号Ａ、Ｂ、Ｃお
よびＤは全て等しくなければならないというエラー状態
を示すために使用される。これらの４つの信号は比較回
路５２ａおよび５２ｂを介して比較される。比較回路５
２ａおよび５２ｂの出力は次にＮＡＮＤゲート５４に印
加され、その出力はビット・デコーダ５３の入カニ。に
印加される。
第４図についての上記説明から、第４図の回路は次の論
理式をもたらすことが当業者には認識されよう。
理式をもたらすことが当業者には認識されよう。
ａｌ＝（Ａ Ｃ）
ｂ １＝ （Ｂ Ｄ）
Ｅ １＝ｎｏ ｔ （Ａ＝Ｃ）
Ｅ２＝ｎｏ ｔ （Ｂ＝Ｄ）
Ｅ３＝ｎｏ ｔ （Ａ＝Ｂ＝Ｃ＝Ｄ）。
信号ａｌ、ｂｌおよびＱは、ビット・デコーダ５３の出
力からの信号と共に、第４図に示す論理ゲート１０１乃
至１１２に印加されて、以下に示す真理値表を生じる。
力からの信号と共に、第４図に示す論理ゲート１０１乃
至１１２に印加されて、以下に示す真理値表を生じる。
たとえば、Ｅ３＝Ｅ２＝Ｅ１＝０の場合は、ビット・デ
コーダ５３の出力Ｔｏに１が現れる。この１は次にＡＮ
Ｄゲート１０１および１０４、ＯＲゲート１０７および
１０８の入力に現れる。次にＯＲゲート１０９の一人力
として１が現れ、Ｔ５およびＴ６がＯであるのでＡＮＤ
ゲート１０２および１０３の出力は０になり、したがっ
て、ＯＲゲート１０９の出力に１が現れる。Ｑ１＝１で
あるので、マルチプレクサ１１３の入力１１上の信号（
１である）が線６ａに現れる。 したがって、この信号
はａｌである。
コーダ５３の出力Ｔｏに１が現れる。この１は次にＡＮ
Ｄゲート１０１および１０４、ＯＲゲート１０７および
１０８の入力に現れる。次にＯＲゲート１０９の一人力
として１が現れ、Ｔ５およびＴ６がＯであるのでＡＮＤ
ゲート１０２および１０３の出力は０になり、したがっ
て、ＯＲゲート１０９の出力に１が現れる。Ｑ１＝１で
あるので、マルチプレクサ１１３の入力１１上の信号（
１である）が線６ａに現れる。 したがって、この信号
はａｌである。
上記と同じ分析により、線ｅｂ上の信号はｂｌである。
すなわち、ｂｌはマルチプレクサ１１４の入力Ｉ＋に現
れる。Ｑ１＝１であるので、マルチプレクサ１１４の入
力■１における信号は出力線６ｂに現れる。ウォッチド
ッグ回路では、Ｑはマルチプレクサ１１３および１１４
に対する選択制御信号として使用される。当業者には既
知の同様な分析により、以下の真理値表が第４図の回路
を介してもたらされる。
れる。Ｑ１＝１であるので、マルチプレクサ１１４の入
力■１における信号は出力線６ｂに現れる。ウォッチド
ッグ回路では、Ｑはマルチプレクサ１１３および１１４
に対する選択制御信号として使用される。当業者には既
知の同様な分析により、以下の真理値表が第４図の回路
を介してもたらされる。
真理値表置
人カニＱ１Ｅｌ、Ｅ２、Ｅ３、ａｌ、ｂ１出カニａ１ｂ
Ｑ＝ Ｉ Ｑ＝Ｏ
Ｅ３Ｅ２Ｅ１ ｂ ａ ｂ
ａｏ ０ ０ ｂｌａ
ｌ ｂＬａｌｌｏｏ ００
ｂｌａ、１１ ０ ｉ ｂ
ｌｂｌ ｂｌ。
ａｏ ０ ０ ｂｌａ
ｌ ｂＬａｌｌｏｏ ００
ｂｌａ、１１ ０ ｉ ｂ
ｌｂｌ ｂｌ。
１１０ ａｌａｌｏａｌ
ｌｌｌ ００ ００等しいと推定さ
れる信号（Ａ＝ＣおよびＢ＝Ｄ）が２組（Ｑ＝Ｏ）ある
ときは、対応する組が２つの等しい信号を有する場合の
み正しい信号ａ１またはｂｌが発生されることに留意さ
れたい。すなわち、Ａ＝Ｃ（Ｅ １＝０）の場合にのみ
ａｌが発生し、Ｂ＝Ｄ （Ｅ２＝Ｏ）の場合にのみｂｌ
が発生する。等しいと推定される４つの信号から成る１
組（Ｑ＝１）があるときは、対応する組の少なくとも２
つの信号が等しい場合にのみ、正しい信号ａ１および（
または）ｂｌが発生することにも留意されたい。しかし
、信号Ａ１Ｂ、Ｃ１Ｄの組の２つの信号が等しくて、正
しい信号が発生しない可能性がある。たとえば、Ｂ＝Ｃ
１Ａｆ、Ｄと仮定する。この場合、Ｅ３＝Ｅ２＝Ｅ１＝
１であるが、正しい信号は発生しない。したがって、組
（Ａ、Ｂ、Ｃ，Ｄ）の選択されたサブセットが等しい場
合にのみ、正しい出力信号が発生することが理解できる
。すなわち、Ａ＝ＣまたはＢ＝Ｄの場合のみ正しい出力
が発生する。
れる信号（Ａ＝ＣおよびＢ＝Ｄ）が２組（Ｑ＝Ｏ）ある
ときは、対応する組が２つの等しい信号を有する場合の
み正しい信号ａ１またはｂｌが発生されることに留意さ
れたい。すなわち、Ａ＝Ｃ（Ｅ １＝０）の場合にのみ
ａｌが発生し、Ｂ＝Ｄ （Ｅ２＝Ｏ）の場合にのみｂｌ
が発生する。等しいと推定される４つの信号から成る１
組（Ｑ＝１）があるときは、対応する組の少なくとも２
つの信号が等しい場合にのみ、正しい信号ａ１および（
または）ｂｌが発生することにも留意されたい。しかし
、信号Ａ１Ｂ、Ｃ１Ｄの組の２つの信号が等しくて、正
しい信号が発生しない可能性がある。たとえば、Ｂ＝Ｃ
１Ａｆ、Ｄと仮定する。この場合、Ｅ３＝Ｅ２＝Ｅ１＝
１であるが、正しい信号は発生しない。したがって、組
（Ａ、Ｂ、Ｃ，Ｄ）の選択されたサブセットが等しい場
合にのみ、正しい出力信号が発生することが理解できる
。すなわち、Ａ＝ＣまたはＢ＝Ｄの場合のみ正しい出力
が発生する。
Ｆ０発明の効果
以上詳細に説明したように、この発明は伝送装置を介す
る電気信号の効率的かつ信頼性のある故障許容伝送をも
たらし、効率は、冗長信号の数を動作に変更することに
より向上し、信頼性は、伝送装置の出力における等しい
と推定される信号を比較することにより増大する。
る電気信号の効率的かつ信頼性のある故障許容伝送をも
たらし、効率は、冗長信号の数を動作に変更することに
より向上し、信頼性は、伝送装置の出力における等しい
と推定される信号を比較することにより増大する。
第１図は、この発明を実施するため使用される装置の概
略図である。この図はウォッチドッグ回路と伝送装置を
含む。 第２図は入力多重化装置の概略図である。 第３図は、選択回路とウォッチドッグ回路が互である。 １０・・・・ウォッチドッグ回路、１２・・・・スイッ
チング装置、１４・・・・マスターΦスイッチ、１５・
・・・伝送装置、１６・・・・シャドー／オーバーフロ
ー・スイッチ、２０ａ１２０ｂ・・・・入力多重化装置
、２２・・・・バッファ、２５・・・・スイッチ制御装
置、２６・・・・制御装置、４１ａ１４１ｂ・・・・デ
コーダ、４２ａ１４２ｂ１４５．４６・・・・レジスタ
。 出願人 インターナシ式ナル・ビジネス・マシーンズ
・コーポレーシヨン 代理人 弁理士 山 本 仁 朗（外１名）
略図である。この図はウォッチドッグ回路と伝送装置を
含む。 第２図は入力多重化装置の概略図である。 第３図は、選択回路とウォッチドッグ回路が互である。 １０・・・・ウォッチドッグ回路、１２・・・・スイッ
チング装置、１４・・・・マスターΦスイッチ、１５・
・・・伝送装置、１６・・・・シャドー／オーバーフロ
ー・スイッチ、２０ａ１２０ｂ・・・・入力多重化装置
、２２・・・・バッファ、２５・・・・スイッチ制御装
置、２６・・・・制御装置、４１ａ１４１ｂ・・・・デ
コーダ、４２ａ１４２ｂ１４５．４６・・・・レジスタ
。 出願人 インターナシ式ナル・ビジネス・マシーンズ
・コーポレーシヨン 代理人 弁理士 山 本 仁 朗（外１名）
Claims (3)
- （１） （ａ）伝送装置を介して伝送すべきもとの信号のコピー
である冗長信号を、選択された条件に応じて動的に変化
する数だけ与え、 （ｂ）上記冗長信号と上記もとの信号とを上記伝送装置
を介して伝送し、 （ｃ）上記伝送装置の対応する出力における等しいと推
定される信号を、上記段階（ａ）における冗長信号の数
に１を加えた数に等しい数の等しいと推定される信号と
比較し、 （ｄ）上記段階（ｃ）で比較された等しいと推定される
信号の複数の選択されたサブセットのうちの少なくとも
１つのサブセットが等しいなら上記等しいと推定される
信号から少なくとも１つの正しい出力信号を発生する段
階を有する、 電気信号の故障許容伝送方法。 - （２）上記選択された条件が、伝送装置の正常動作とオ
ーバーフロー動作からなる条件の群から選択される特許
請求の範囲第（１）項記載の方法。 - （３）上記伝送装置がディジタル・スイッチング・ネッ
トワークである特許請求の範囲第（１）項に記載の方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/948,372 US4817094A (en) | 1986-12-31 | 1986-12-31 | Fault tolerant switch with selectable operating modes |
| US948372 | 1986-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63176038A true JPS63176038A (ja) | 1988-07-20 |
| JPH0444452B2 JPH0444452B2 (ja) | 1992-07-21 |
Family
ID=25487741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62259873A Granted JPS63176038A (ja) | 1986-12-31 | 1987-10-16 | 電気信号の故障許容伝送方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4817094A (ja) |
| EP (1) | EP0273249A3 (ja) |
| JP (1) | JPS63176038A (ja) |
Families Citing this family (54)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0308660B1 (de) * | 1987-09-22 | 1995-05-24 | Siemens Aktiengesellschaft | Vorrichtung zur Herstellung einer testkompatiblen, weitgehend fehlertoleranten Konfiguration von redundant implementierten systolischen VLSI-Systemen |
| DE3801123A1 (de) * | 1988-01-16 | 1989-07-27 | Philips Patentverwaltung | Vermittlungsanlage |
| GB2219172B (en) * | 1988-03-30 | 1992-07-08 | Plessey Co Plc | A data path checking system |
| SE463900B (sv) * | 1989-06-16 | 1991-02-04 | Ericsson Telefon Ab L M | Foerfarande och anordning vid en flerplansenhet i en digital tidsvaeljare foer att detektera och lokalisera fel |
| US5280487A (en) * | 1989-06-16 | 1994-01-18 | Telefonaktiebolaget L M Ericsson | Method and arrangement for detecting and localizing errors or faults in a multi-plane unit incorporated in a digital time switch |
| SE466475B (sv) * | 1990-07-10 | 1992-02-17 | Ericsson Telefon Ab L M | Saett och anordning foer oevervakning och testning vid en flerplansenhet i en digital tidsvaeljare |
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| US5663957A (en) * | 1995-07-12 | 1997-09-02 | Ericsson Inc. | Dual mode satellite/cellular terminal |
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| AU6615600A (en) | 1999-07-29 | 2001-02-19 | Foxboro Company, The | Methods and apparatus for object-based process control |
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1986
- 1986-12-31 US US06/948,372 patent/US4817094A/en not_active Expired - Fee Related
-
1987
- 1987-10-16 JP JP62259873A patent/JPS63176038A/ja active Granted
- 1987-12-08 EP EP87118159A patent/EP0273249A3/en not_active Withdrawn
Also Published As
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|---|---|
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| JPH0444452B2 (ja) | 1992-07-21 |
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| EP0273249A3 (en) | 1989-11-02 |
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