JPH0444452B2 - - Google Patents

Description

【発明の詳細な説明】

Ａ 産業上の利用分野 この発明は電気信号の故障許容伝送をもたらす
ための装置および方法に関するものである。さら
に詳細には、複数の冗長信号が伝送装置を介して
伝送される。その数は、選択された条件に応じて
動的に変化する。伝送装置の対応する出力におけ
る等しいと推定される信号が次に比較され、少な
くとも１つの正しい信号が発生される。 Ｂ 従来技術 伝送装置を介して故障許容伝送をもたらす従来
の方法は待機機能を使用するものであり、この待
機機能は故障状態がないとき、すなわち、通常の
動作中は使用されない。さらに詳細には、米国特
許第4497054号は、複数の１次スイツチ要素のい
ずれか１つに置き換わることができる待機デイジ
タル・スイツチを使用している。通常動作中は、
待機デイジタル・スイツチは遊休状態に留まる。 伝送装置を介して故障許容をもたらすもう１つ
の従来の方法は、通常動作におけるデータの伝送
のため使用される待機機能を使用することであ
る。さらに詳細には、米国特許第4455645号では、
PCM信号が活動回線および待機回線を介して一
対のスイツチング・モジユールに送られる。活動
状態のPCM回線および対応する待機PCM回線が
同じスイツチング・モジユールに接続されること
は絶対にない。スイツチング・モジユールの１つ
が故障したときは、トラフイツクを他の作動して
いるスイツチング・モジユールにシフトするため
に、待機回線が使用される。しかし、出力活回線
および待機回線がエラー状態の出力信号の検出の
ため互いに比較されることはない。 米国特許第3920914号は通信のための複数の経
路を設けることにより故障許容をもたらすもので
あつて、各経路は異なる冗長スイツチを通過す
る。通常動作中に経路の１つが動作不能であるこ
とが分つた場合は、スイツチを介する別の経路を
使用することができる。しかし、各経路の出力に
おける信号がエラー状態の信号の検出のため互い
に比較されることはない。 米国特許第4276637号はTDMスイツチの構成
を提供するものであつて、この構成においては、
どれか１つの入力モジユール（第２図の端末モジ
ユール）が故障した場合、入力モジユールに到来
するトラフイツクはスイツチを介して依然として
適切に切り換えることが可能である。提案された
手法は、反復されたトラフイツクを他の入力モジ
ユールに分配することである。いわゆる管理セン
ターが活動経路の選択を制御する。基本的には、
米国特許第4276637号は複数の経路を設けること
を論じているが、冗長経路を用いた故障検出また
は訂正とは全く関係がない。 Ｃ 発明が解決しようとする問題点 したがつて、この発明の目的は、伝送回線を介
した電気信号の効率的で信頼性のある故障許容伝
送を提供することである。効率は冗長信号の数を
動的に変更することにより改善され、信頼性は伝
送装置の出力における等しいと推定される信号を
比較することにより向上する。 Ｄ 問題点を解決するための手段 したがつて、この発明は、伝送装置を介して電
気信号を伝送する故障許容方法を提供する。この
方法は、伝送装置を介して伝送される元の信号の
複写である複数の冗長信号をもたらす。その数
は、選択された条件に従つて動的に変化する。冗
長信号および元の信号は次に伝送装置を介して伝
送される。最後に、伝送装置の対応する出力にお
ける等しいと推定される信号が比較される。伝送
装置の出力における等しいと推定される信号の数
は、上述した伝送装置を介して伝送される冗長信
号の数に１を加えたものに等しい。最後に、正し
い出力信号が、伝送装置の出力における等しいと
推定される信号から発生される。 この発明は、電気信号の故障許容伝送をもたら
すためのウオツチドツグ回路も含んでいる。この
回路は、制御信号に応答して、等しいと推定され
る信号の組を比較するための手段を有する。各組
は元の信号と、元の信号の複数のコピーを有す
る。元の信号のコピーの数は、選択された条件に
応じて動的に変わる。ウオツチドツグ回路はま
た、等しいと推定される信号の各組毎に少なくと
も１つの正しい出力信号を発生するための手段を
有する。 Ｅ 実施例 図面、特に第１図に、この発明を実施するため
使用される装置の概略図を示す。以下に説明する
通常動作では、元の信号A′と冗長信号B′，C′お
よびD′が伝送装置１５の入力３ａ，３ｂ，３ｃ
および３ｄにそれぞれ供給される。冗長信号は元
の信号のコピーである。元の信号と冗長信号は伝
送装置１５を介して伝送され、その結果、対応す
る出力４ａ，４ｂ，４ｃおよび４ｄに等しいと推
定される４つの信号Ａ，Ｂ，ＣおよびＤがそれぞ
れ生じる。等しいと推定される信号Ａ，Ｂ，Ｃお
よびＤは次にウオツチドツグ回路により比較さ
れ、４つの同様に正しい信号ａ，ｂ，ｃおよびｄ
がウオツチドツグ回路の出力に発生される。 この実施例における通常の状態（以下参照）で
は、元の信号A′および冗長信号B′，C′および
D′は８つの４メガビツト信号１Ａ−１及至１Ａ
−８および１Ｂ−１及至１Ｂ−８n2つの冗長グ
ループから供給される。信号１Ａ−１乃至１Ａ−
８および信号１Ｂ−１乃至１Ｂ−８は入力多重化
装置２０ａおよび２０ｂによりそれぞれ多重化さ
れる。入力多重化装置２０ａの出力３ａおよび３
ｂには、元の信号A′と、A′の冗長信号である信
号B′がある。A′は、信号１Ａ−１乃至１Ａ−８
を多重化した結果発生する32メガビツトの信号で
ある。信号１Ｂ−１乃至１Ｂ−８はそれぞれ信号
１Ａ−１乃至１Ａ−８のコピーにすぎない。C′お
よびD′は、信号A′と同じ冗長信号にすぎない。
したがつて、この実施例では、元の32メガビツト
信号A′と３つの冗長信号B′，C′およびD′がある。
各冗長信号はA′と全く同じ信号である。 次に第２図を参照して、元の信号A′と冗長信
号B′についてさらに詳細に説明する。デイジタ
ル信号１Ａ−１乃至１Ａ−８の各々からの１ビツ
トが線２ａ−１乃至２ａ−８を介して、入力バツ
フア２２のそれぞれのスロツト２２−１乃至２２
−８に、並列に、しかし非同期的に、ほぼ250＋
１秒毎に記憶される。スイツチ制御装置２５およ
び入力多重化制御装置２６の制御下で、ほぼ30＋
１秒毎に制御信号が適当なANDゲートに印加さ
れ、１つの元の32メガビツト信号A′と、信号
A′と同じ冗長信号B′を発生する。入力多重化装
置２０ｂ（第１図参照）は２０ａと同じであり、
冗長信号C′およびD′は信号A′およびB′と同じで
ある。ただし、このパラグラフの説明は通常動作
に適用されるものである。以下にさらに説明する
ように、通常動作は、伝送装置１５、さらに詳細
には、スイツチング・ネツトワーク１５には、ブ
ロツキングの結果としてのオーバーフローがない
ことを意味する。 B′およびD′信号に対して設けられている冗長
経路は任意選択であり、スイツチ・ブロツキング
状態でのスイツチ帯域幅を増大させる等の別の目
的のため使用することができる。 ３ａ等の入力線から４ａ等の出力線への経路が
発見できない潜在的ブロツキング状態を防止する
ため、スイツチング・ネツトワークはオーバーフ
ロー状態に入る。この状態では、A′とB′はもは
や同じ信号ではなく、B′はこのときオーバーフ
ロー信号になる。オーバーフロー状態の第２図を
参照すると、スイツチ制御装置２５は、特定のタ
イム・スロツト中に制御装置２６を介して信号を
適当な一対のANDゲートに置く。一方のANDゲ
ートはANDゲート２１ａ−１乃至２１ａ−８か
らのものであり、他方のANDゲートは２１ｂ−
１乃至２１ｂ−８からのものである。したがつ
て、特定のタイム・スロツト中、元のビツト、す
なわち、バツフア２２の最初のスロツトからの信
号ともう１つの信号（オーバーフロー）ビツト、
すなわち、バツフア２２の２番目のスロツトから
の信号はそれぞれORゲート２３A′および２３
B′を介して送られる。しかし、C′およびD′はそ
れぞれ元の信号A′およびB′の単なる冗長信号に
なる。 次に第１図を参照しながら、伝送装置１５、さ
らに詳細にはスイツチング・ネツトワーク１５に
ついて説明する。スイツチング・ネツトワーク１
５は２つのスイツチング装置１２を含むが、一方
の装置は他方の装置のコピーにすぎない。各スイ
ツチング装置はマクター・スイツチ１４とシヤド
ー／オーバーフロー・スイツチ１６を備えてい
る。通常の条件下では、マスター・スイツチおよ
びシヤドー／オーバーフロー・スイツチはA′お
よびB′等の重複信号を切り換える。オーバーフ
ロー状態では、マスター・スイツチは線３ａ上の
A′等の元の信号を切り換え、シヤドー／オーバ
ーフロー・スイツチは線３ｂ上のB′等の信号を
切り換えるが、B′はこのときオーバーフロー信
号ではなくA′冗長信号である。１つの入力信号
のみを図示したが、マスター・スイツチおよびシ
ヤドー／オーバーフロー・スイツチは複数の信号
と複数の入力を有することに留意すべきである。
説明を簡単にするため、入力３ａおよび３ｂ上の
信号A′およびB′のみをそれぞれ示す。通常の条
件下では、マスター・スイツチの入力における信
号は、シヤドー／オーバーフロー・スイツチの対
応する入力におけるのと同じ信号である。 この発明の方法は、ウオツチドツグ回路と同様
に、スイツチング・ネツトワークがデイジタル・
スイツチング・ネツトワークであり、出力信号
ａ，ｂ，ｃおよびｄがデイジタルであるとき、有
用である。この発明はまた、本出願人に係る下記
出願に記載されているビツト・スイツチに使用さ
れるとき特に有用である。すなわち、「通信用の
クロスポイント・デイジタル・スイツチ（Ａ
Crosspoint Digital Switch for
Communication）」と題する1986年８月15日出願
の米国特許出願第896771号である。 第３図にウオツチドツグ回路１０と選択回路１
４の概略図を示す。第３図には８×１レジスタ４
６も示されているが、このレジスタ４６は、ウオ
ツチドツグ回路が等しいと推定される一組の信号
を比較できるようにする制御信号を供給する。こ
の実施例では、Ｑ＝０の場合は、信号ＡおよびＣ
が互いに比較され、また信号ＢおよびＤが互いに
比較される。Ｑ＝０のときは、一組の信号Ａおよ
びＣは等しいと推定される一組の信号を形成し、
一組の信号ＢおよびＤも等しいと推定される別の
一組の信号を形成する。Ｑ＝０のときは、ネツト
ワークはオーバーフロー動作中である。Ｑ＝１の
ときは、等しいと推定される一組の信号Ａ，Ｂ，
ＣおよびＤにおける全ての信号は互いに比較さ
れ、スイツチング・ネツトワークは通常動作中で
あると言われる。 さらに、第３図には、線６ａおよび６ｂを介し
てウオツチドツグ回路１０の相互接続された選択
回路１４（第１図参照）の概略図が示されてい
る。選択回路１４は正しい出力信号ａおよびｂを
非多重化して、適当な出力線５ａ−１乃至５ａ−
８上に置く。選択回路の基本動作は検出器４１ａ
および４１ｂからの選択制御およびラツチ制御に
よりそれぞれ制御される。選択回路の動作の各ビ
ツト・サイクル毎に、選択制御信号は線６ａ上の
“ａ”ビツトまたは信号がレジスタ４５の１つの
入力上に置かれる。線６ｂ上のｂビツトまたは信
号が、他の７つのレジスタの入力に置かれる。ラ
ツチ制御信号は、レジスタの入力に置かれたビツ
トのどれがそれぞれのレジスタ内にラツチされ、
最終的に５ａ−１乃至５ａ−８等の出力線に置か
れるかを決定するため使用される。通常動作中
は、１つのレジスタのみが“ａ”ビツトにラツチ
する。オーバーフロー状態では、もう１つのレジ
スタがｂビツトにラツチするため選択される。選
択およびラツチ制御信号を働かせるための情報は
２組の８×４レジスタ４２ａおよび４２ｂに記憶
される。８つのラツチ信号のどれがビツトをその
レジスタにラツチするかを符合化するため、３ビ
ツトが使用される。４番目のビツト、すなわち、
許可信号は、いずれかのビツトがともかくラツチ
されるかどうか制御する。スイツチ制御装置２５
は、スイツチを使用し、スイツチのオーバーフロ
ーを検出するようチヤネルを計画化（Schedule）
し、それに応じてロード・レジスタ４２ａ，４２
ｂおよび４６を計画化する。 第４図に、第１図および第３図のウオツチドツ
グ回路１０のさらに詳細な構成図を示す。この実
施例では、ウオツチドツグ回路は４つの入力信号
Ａ，Ｂ，ＣおよびＤを受けとり、正しい出力信号
ａまたはｂ、あるいはその両方を発生する。ウオ
ツチドツグ回路へのこれらの入力信号は等しいと
推定される信号の組を形成し、この信号の組はウ
オツチドツグ回路により比較される。上述したよ
うに、制御信号Ｑは、ウオツチドツグ回路が１組
の４つ信号（Ｑ＝１）または２組の２つの信号
（Ｑ＝０）のいずれかを比較することができるよ
うにするため使用される。 信号ａ１は、信号ＡおよびＣをANDゲート５
１ａに入力した結果であり、信号ｂ１は、信号Ｂ
およびＤをANDゲート５１ｂに入力した結果で
ある。信号Ｅ１，Ｅ２およびＥ３はエラー状態を
示すため使用される。Ｅ１＝１のときは、ＡがＣ
に等しくないというエラー状態が示される。Ａが
Ｃに等しくないときは、比較回路５２ｄの出力は
０であり、この０はインバータ回路５５ｂに印加
され、その出力はビツト・デコーダ５３の入力I₂
に印加される。一方、信号E₂は、ＢがＤに等し
くないというエラー状態を示すため使用される。
ＢがＤに等しくないときは、比較回路５２ｃの出
力は０である。この０は次にインバータ回路５５
ａに印加され、その出力はビツト・デコーダ５３
の入力I₁に印加される。ただし、E₃は、通常動作
では信号Ａ，Ｂ，ＣおよびＤは全て等しくなけれ
ばならないというエラー状態を示すために使用さ
れる。これらの４つの信号は比較回路５２ａおよ
び５２ｂを介して比較される。比較回路５２ａお
よび５２ｂの出力は次にNANDゲート５４に印
加され、その出力はビツト・デコーダ５３の入力
I₀に印加される。 第４図についての上記説明から、第４図の回路
は次の論理式をもたらすことが当業者には認識さ
れよう。 a1＝（Ａ Ｃ） b1＝（Ｂ Ｄ） E1＝not（Ａ＝Ｃ） E2＝not（Ｂ＝Ｄ） E3＝not（Ａ＝Ｂ＝Ｃ＝Ｄ）． 信号ａ１，ｂ１およびＱは、ビツト・デコーダ
５３の出力からの信号と共に、第４図に示す論理
ゲート１０１乃至１１２に印加されて、以下に示
す真理値表を生じる。たとえば、E3＝E2＝E1＝
０の場合は、ビツト・デコーダ５３の出力T₀に
１が現れる。この１は次にANDゲート１０１お
よび１０４、ORゲート１０７および１０８の入
力に現れる。次にORゲート１０９の一入力とし
て１が現れ、Ｔ５およびＴ６が０であるので
ANDゲート１０２および１０３の出力は０にな
り、したがつて、ORゲート１０９の出力に１が
現れる。Q1＝１であるので、マルチプレクサ１
１３の入力Ｉ、上の信号（１である）が線６ａに
現れる。したがつて、この信号はａ１である。上
記と同じ分析により、線６ｂ上の信号はｂ１であ
る。すなわち、ｂ１はマルチプレクサ１１４の入
力I₁に現れる。Q1＝１であるので、マルチプレ
クサ１１４の入力I₁における信号は出力線６ｂに
現れる。ウオツチドツグ回路では、Ｑはマルチプ
レクサ１１３および１１４に対する選択制御信号
として使用される。当業者には既知の同様な分析
により、以下の真理値表が第４図の回路を介して
もたらされる。

【表】 等しいと推定される信号（Ａ＝ＣおよびＢ＝
Ｄ）が２組（Ｑ＝０）あるときは、対応する組が
２つの等しい信号を有する場合のみ正しい信号ａ
１またはｂ１が発生されることに留意されたい。
すなわち、Ａ＝Ｃ（E1＝０）の場合にのみａ１が
発生し、Ｂ＝Ｄ（E2＝０）の場合にのみb1が発生
する。等しいと推定される４つの信号から成る１
組（Ｑ＝１）があるときは、対応する組の少なく
とも２つの信号が等しい場合にのみ、正しい信号
ａ１および（または）ｂ１が発生することにも留
意されたい。しかし、信号Ａ，Ｂ，Ｃ，Ｄの組の
２つの信号が等しくて、正しい信号が発生しない
可能性がある。たとえば、Ｂ＝Ｃ、Ａ≠Ｄと仮定
する。この場合、E3＝E2＝E1＝１であるが、正
しい信号は発生しない。したがつて、組（Ａ，
Ｂ，Ｃ，Ｄ）の選択されたサブセツトが等しい場
合にのみ、正しい出力信号が発生することが理解
できる。すなわち、Ａ＝ＣまたはＢ＝Ｄの場合の
み正しい出力が発生する。 Ｆ 発明の効果 以上詳細に説明したように、この発明は伝送装
置を介する電気信号の効率的かつ信頼性のある故
障許容伝送をもたらし、効率は、冗長信号の数を
動作に変更することにより向上し、信頼性は、伝
送装置の出力における等しいと推定される信号を
比較することにより増大する。

【図面の簡単な説明】

第１図は、この発明を実施するため使用される
装置の概略図である。この図はウオツチドツグ回
路と伝送装置を含む。第２図は入力多重化装置の
概略図である。第３図は、選択回路とウオツチド
ツグ回路が互いにどのように協働するかを示す概
略図である。第４Ａ及び４Ｂ図はウオツチドツグ
回路のさらに詳細な図である。 １０…ウオツチドツグ回路、１２…スイツチン
グ装置、１４…マスター・スイツチ、１５…伝送
装置、１６…シヤドー／オーバーフロー・スイツ
チ、２０ａ，２０ｂ…入力多重化装置、２２…バ
ツフア、２５…スイツチ制御装置、２６…制御装
置、４１ａ，４１ｂ…デコーダ、４２ａ，４２
ｂ，４５，４６…レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ (a) 伝送装置を介して伝送すべきもとの信号
   のコピーである冗長信号を、選択された条件に
   応じて動的に変化する数だけ与え、 (b) 上記冗長信号と上記もとの信号とを上記伝送
   装置を介して伝送し、 (c) 上記伝送装置の対応する出力における等しい
   と推定される信号を、上記段階(a)における冗長
   信号の数に１を加えた数に等しい数の等しいと
   推定される信号と比較し、 (d) 上記段階(c)で比較された等しいと推定される
   信号の複数の選択されたサブセツトのうちの少
   なくとも１つのサブセツトが等しいなら上記等
   しいと推定される信号から少なくとも１つの正
   しい出力信号を発生する段階を有する、 電気信号の故障許容伝送方法。 ２ 上記選択された条件が、伝送装置の正常動作
   とオーバーフロー動作からなる条件の群から選択
   される特許請求の範囲第１項記載の方法。 ３ 上記伝送装置がデイジタル・スイツチング・
   ネツトワークである特許請求の範囲第１項に記載
   の方法。