JP3505658B2 - 非線形転送モードスイッチング構成 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サイズ及び速度の
両方に関して柔軟な設計構造を有し、かつ同報通信（ｂ
ｒｏａｄｃａｓｔ）が可能な非線形転送モード（ＡＴ
Ｍ）スイッチング構成に関するものである。これは、技
術の改善により、論理処理に変更を加える必要なく、よ
り小型かつ安価に製造することができる。これは、基本
的には動作中は同期しており、内部帯域は切り換えられ
る帯域の単に二倍でしかない。

【０００２】これより本発明を、例にしたがって、添付
図面を参照に説明する。

【０００３】次の３つの定義がこの明細書では用いられ
る。 ａ）点対点：（Ｐ：Ｐ）１つの入力ポートから１つの出
力ポートのみに行く接続 ｂ）点対多点：（Ｐ：ＭＰ）１つの入力ポートから来
て、出力ポートの多く（全ての可能性もある）に行く接
続 ｃ）点対少数点：（Ｐ：ＦＰ）１つのポートから来て、
最大３つの別のポートに行く接続

【０００４】１．紹介 最初に、ＡＴＭスイッチ構造物の機能について考える
（第２章）。高速同期回路スイッチ技術を用いると、こ
の設計の鍵となる領域では、高性能スイッチをどのよう
にして実施することができるかが示されている。このス
イッチの性能は、「理想的な」ＡＴＭスイッチのそれを
比較され、得られた高性能の真の測定を与えた。このス
イッチの形状は、その内部動作の予測性のために、制
御、管理及び保持が非常に簡単となっている。

【０００５】３状態構造は入力キューイング（ｑｕｅｕ
ｉｎｇ）、中央ルーティング（ｒｏｕｔｉｎｇ）及び出
力キューイングを含むスイッチのために用いられるもの
で、これは時間−空間−時間構造である。特定の仮想接
続を支持する全ての経路に対して固定の遅れがあるとい
う事実のため、動的可変ルーティングを、ルーティング
段階において用いることができる。時間領域を使用し
て、種々の中央ルーティングを設けるのである。

【０００６】上述のスイッチは、英国特許出願番号第Ｇ
Ｂ２２２４４１７Ａ号、ＧＢ９０１９３４．０号、及び
ＧＢ９１０３７５９．８号、並びにＩＳＳ９０において
提出された論文Ａ６．１「同期ＡＴＭスイッチング構造
物」及び第２回ＩＥＥ通信についての会議において提出
されここに参考として組み込まれた、「デジタルスイッ
チングアーキテクチャにおける前進」に記載されている
スイッチと類似性を有する。

【０００７】本発明によれば、複数の並列データ切り替
え面と並列制御面とを備え、各面は等しい数の入力ポー
トと出力ポートと、各入力ポートをいずれかの出力ポー
トに切り変えるための中央スイッチングユニットとを有
し、更に前記中央スイッチングユニット上の単一タイム
スロットからのデータを、点対多点動作において複数の
出力ポートに接続するようにした手段を備えた、ＡＴＭ
通信スイッチが提供される。

【０００８】好ましくは、前記スイッチは、セルアドレ
スに関する常用を記憶するための多点メモリと、多点セ
ルのために記憶部を追加する順方向転送記憶部とを備え
ている。

【０００９】２．鍵となる原理 本スイッチの詳細を記載する前に、この章ではいくつか
の鍵となる原理を上げておく。 ａ）本スイッチは、可変セルルーティングを用いて、各
セルに対して、それが到達した際に、コアを横切る経路
を見つける。コアを横切るタイミングは一定であり、こ
れは、セルシーケンスの保全性を確実に保持するもので
ある。可変セルルーティングは、動的帯域の変化を可能
とし、更に低セル損失率を保証するのも助ける。 ｂ）本スイッチは、各セルを、６４ビットの並列ストリ
ームで送出し、制御ストリームによって管理する。 ｃ）本スイッチは、外部インターフェースと比較する
と、比較的低速な並列論理処理によって、全体的に判断
を下すものである。これによって、６００Ｍの技術を必
要とせずに、６００Ｍ以上の速度の外部インターフェー
スを支援することができる。判断処理は、簡単に不良発
見を可能とすると共に、１：１及び１：Ｎの冗長ポート
に対する高速切り換えも可能とする。 ｄ）本スイッチは、単一段スイッチ（ある付加的な固定
遅れを伴って）として振るまい、これは、それに非常に
低いセル損失率、低いジッタ、及び低い遅れを与える。 ｅ）本スイッチは、単一段出力キューＡＴＭスイッチと
して、振舞う。これは、外部ポートの容量の２倍の中央
空間ルーティング容量を有し、入力から出力キューへセ
ルを引渡す。流れ制御を応用してこの空間ルーティング
にアクセスを得るようにすることによって、障害やセル
の損失が全くなく、非常に良好な性能を得ることができ
る。 ｆ）本スイッチは、１６ポートの小さなスイッチから１
００００ポートを優に越すものまで、マルチキャスト構
成に成長するものである。１つの構成から別のものへの
成長は、既存の又は新しいセルを失うことなく、達成す
ることができる。 ｇ）本スイッチは、非常に技術から独立している。本ス
イッチは、発展し、技術が向上するにつれ、より高い価
格効果を得ることができる。 ｈ）本スイッチは、中央空間ルーティング機能から全て
のポートへの多数接続のためのファンアウト（ｆａｎ
ｏｕｔ）を行なうことができる。 ｉ）本スイッチは、ポートをコアに連接することによ
り、いかなるデータ速度のポートでも扱うことができ、
１５０Ｍ、６００Ｍ、２．４Ｇ、．６Ｇ．．．個のポー
トを、コア設計を変更することなく、支援することがで
きる。

【００１０】３． スイッチングの原理及び必須事項 ３．１ 必須事項 以下の必須事項を、公衆（又は個人）ネットワークの発
展に相応しい完全な機能性を有するＡＴＭスイッチに対
して、応用することとする。

【００１１】３．１．１ スイッチコアに関連した必須
事項 ａ）１５０Ｍ（又は同等物）において、８から４０００
までのポートのサイズ。 ｂ）大きなサイズの範囲にわたって経済的である。 ｃ）サービスの中断及び再ケーブル敷設のない成長。 ｄ）１５０Ｍから６００Ｍ又は２２．４Ｇポートまでの
遷移に対して、構造変化がない。 ｅ）１５０Ｍ、６００Ｍ及び２．４Ｇポートの任意の混
合。 ｆ）各々６００Ｍ以上の、仮想チャンネル、仮想経路帯
域容量。 ｇ）同報通信及びマルチキャスト（ｍｕｌｔｉｃａｓ
ｔ）用途のための、スイッチを横切るファンアウト（ｆ
ａｎ−ｏｕｔ）接続。 ｈ）単一の出立ポート、即ち多数のＶＣＳへの、ファン
アウト接続。 ｉ）フィードバックを備えた同報通信用途のためのファ
ンイン（ｆａｎ−ｉｎ）接続。 ｊ）バーストトラフィック及び等価でない負荷には、不
感である。 ｋ）全ての接続形式、接続設定及び接続帯域変更の双方
に対して仮想的に障害がない。 ｌ）−ヘッダ内のＣＬＰビット −ヘッダ内のペイロード型領域 −仮想経路識別子（ＶＰＩ）／仮想チャンネル識別子
（ＶＣＩ）優先順位に基づいたセル損失優先順位。 ｍ）高信頼性及び可能性。 ｎ）低い固定遅れ（１０ミリ秒程）。 ｏ）低い遅れジッタ（単一段スイッチに近い）。 ｐ）低いセル損失確率（８０％負荷、各入力において、
ベルヌーイ分布トラフィック、一様負荷分布で、２Ｅ−
１０以下）。

【００１２】３．１．２ 制御態様 ａ）既存の接続に対する、中断を伴わない、帯域の動的
変化。 ｂ）ペイロード型の柔軟な処理。 ｃ）少なくとも一千万ＢＨＣＡの制御スループット。 ｄ）不良後のルーティング表等の復元。 ｅ）ヒットレススイッチの保護／再構成（目的としてで
あって、必須事項ではない）。 ｆ）制御ソフトウエアに対する統計の提供。 −ＶＰＩ：ＶＣＩについてのセルカウント。 −セルの損失 −違反の取り締まり −トラフィック形状の情報 −ヘッダエラー制御領域（ＨＥＣ）エラー−補正 −ヘッダエラー制御領域（ＨＥＣ）エラー−セル廃棄 −等 ｇ）トラッフィック通過中、全ての保守活動を行なう。

【００１３】３．１．３アクセスユニット（ブロードバ
ンド）に関連する必須事項 ａ）外部ＡＴＭインターフェース： −ＳＤＨ、ＳＯＮＥＴ、（ＶＣ−４、ＶＣ−４．４ｃ、
ＶＣ−４．１６ｃ、・・・）。 −プレシオクロナス（ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ）
（１．５Ｍ、２Ｍ、３４Ｍ、４５Ｍ、１４０Ｍ） ｂ）交換終了に対する１：１スペアリング（ｓｐａｒｉ
ｎｇ）；目標は切り換え時間なし。 ｃ）交換終了に対する１：１スペアリング；目標は２０
ｍｓ以下の切り換え。 ｄ）目標として、１００％の不良検出能力。

【００１４】３．２ ＡＴＭスイッチの機能 ＡＴＭスイッチの機能は、図１に示し、以下に記載する
ように、３つの主な構成要素に分解することができ、い
かなるスイッチの設計でも、各機能の１つ以上のインス
タンスを有することになる。 ａ）入来する回路識別を、出立する回路識別及びポート
番号に変換する、各ポート上のヘッダデコーダ。このユ
ニットは、その取決めたトラフィックレベル限度に対す
る、特定の回路の利用を監視することもでき、必要であ
れば、他の通過中のトラフィックに打撃を加え得るスイ
ッチの過負荷を回避するために、セルを破棄する。 ｂ）ヘッダデコーダユニットによって得られる物理ポー
トルーティング情報にしたがった、入来ポートから出立
ポートへのデータセルの転送。これは、本質的に空間ル
ーティング機能である。 ｃ）ルーティング機能によって、指定された出立ポート
のトラフィックストリームへ伝送されるセルを、統計的
に多重化する。出立ストリームの容量を越えた、トラフ
ィック内のピークによって、いくつかのセルを順番待ち
（ｑｕｅｕｅ）させる必要が生じる。この出立多重化及
び順番待ち機能は、示した同期回路におけるタイムスイ
ッチの動作に例えられるが、時間領域における仮想回路
の前もって定義した循環的割り当てには従わない。

【００１５】４．既存のＡＴＭスイッチ製造物 現行のスイッチの動作を記載する前に、既存の設計がル
ーティング及びキューイング機能を実施する方法につい
て、思い起してみる。

【００１６】ルーティング機能は、空間ルーティングネ
ットワークによって実施され、回路スイッチネットワー
クのそれと似ており、又、英国出願第ＧＢ９１０３７５
９．８に記載されているように、バス又はリング上の時
間領域を利用することもできる。大きなスイッチでは、
時間多重バスの単一点相互交換媒体は、実際の帯域制限
をすぐに超過してしまう。

【００１７】キューイング機能は、いくつかの方法で実
施することができる。最も直接的な方法は、各出力ポー
トに対して、専用のＦＩＦＯ型記憶部を有することであ
る。実際には、空間ルーティング機能及び出力キューイ
ング要素は、多数の入力ポートからの同時転送に対処す
ることができず、又、出力キューは、入力ポートに反映
される。又、特に時間領域を利用してそのスイッチング
動作を達成する場合、空間ルーチング機能内で順番待ち
することもできる。出力キューがスイッチに反映される
場合、幾つかのキューに１つの記憶部を共有させること
によって、節約することができる。ルーティングとキュ
ーイングの両方を行なって小型ＡＴＭスイッチを形成す
る装置を設計することができ（英国出願第ＧＢ９０１９
３４．０号に記載されているように）、これはネットワ
ーク構成内に配置して、大きなスイッチを設けるように
することができる。

【００１８】ルーティング機能がスイッチの全負荷を同
時に１つの出力に伝達するのでないなら、ある形状の競
合解決が必要となるか、或いは、中間キューを設けなけ
ればならない。一般的に、ＡＴＭスイッチは、仮想回路
にのみ、内部的に１つの道を進ませ、セルの連続保全性
を保持しようとする。同様に、ネットワークレベルで
も、セルの固定されたルーティングがある。

【００１９】ＡＴＭスイッチの固有のキューイング機能
を短縮或いは削除するような、巧妙なスイッチの設計は
不可能であり、高いピーク遅れ値やセルの損失をも結果
的に生じることになりかねない（実際のキューサイズの
限界によって制約される）。ＡＴＭスイッチの設計の作
業は、図１に示した機能的ルーティング及び出力キュー
イングモデルにおける、性能の劣化について、定義すべ
きである。

【００２０】５．本ＡＴＭスイッチの原理 いくつかのＡＴＭスイッチは、同期回路スイッチと類似
点があるが、予測不可能なトラフィックパターンが、動
的な変化に対処できる構造を要求する傾向にある。本発
明のスイッチは、同期回路スイッチと非常に近い連係を
保持しており、ＡＴＭスイッチ設計の既存の集合には直
接入り込んではいない。

【００２１】本スイッチは機能的ＡＴＭスイッチモデル
に緊密な近似を達成する。これは、主として、図１に包
含されている「出力キュー」アーキテクチャを基本とし
ている。

【００２２】中心的な狙いは、スイッチの「コア」部分
を最少化して、効率的に大きなサイズの構築を可能と
し、そして、１つのキューイング段階を有することによ
って、最適な性能を提供することである。

【００２３】標準的出力キュー構造の問題は、各出力キ
ューに対して非常に高いファンイン容量を必要とするこ
とである。１つの解決法は、いくつかの出力キューを共
に集合させて、多数のアクセスを共有し、得られる統計
的利得効率を改善するようにすることである。

【００２４】本発明のスイッチの設計においてとられる
方法は、フロー制御を導入してルーティング機構に要求
される容量を制限することである。このフロー制御は、
入力ポートとコアとの間に応用し、（小さな）入力キュ
ーに対する要求並びに各出力におけるそれらに到達す
る。コアは、セルを出力キューに規則的にダンプする。
即ち、コアと出力との間にはフロー制御がないのであ
る。

【００２５】大きなスイッチに対して、過度なスループ
ットの要求が、単一の集中型フロー制御構造に、なされ
ることがある。これは、並列に動作する多くの同一機構
を用いることによって、回避される。２５６ポートスイ
ッチの一例が、図２に示されており、ここでは、１８個
の中央クロスポイント面が、各々１つのセルを各出力に
転送することができる。各面は、全ての入力から全ての
出力へのアクセスを有しており、したがって全トラフィ
ックのかなりの量を扱っているのである。

【００２６】一見、異なる中央記憶素子を用いてセルを
１つの仮想回路に転送したら、セルシーケンスの保全性
は失われるように思える。これは、入力及び出力中央段
アクセス時間を、ステップ状に回転させることによっ
て、防止されるので、中央段には一定の記憶遅れがあ
る。異なる入力対出力ポートの組み合わせが、コアルー
ティング機能により、異なる固定遅れをもつことになる
が、いずれか２つのポートが常に同一遅れを有すること
になる。

【００２７】設計全体は、Ｔ−Ｓ−Ｔ回路スイッチに例
えることができる。ルーティング機能は、セルを順番待
ちさせないが、中央空間スイッチのように、作用する。
入力及び出力キューは、時間スイッチング段に等しくす
ることができる。ルーティングスイッチを回路スイッチ
ングにおけるように固定することはできないが、セルが
入力ポートに到達する際、変動するトラフィック要求を
運ぶために動的でなければならない。

【００２８】非ブロック３段回路は、中央ステージを横
切るトラフィック搬送能力の２倍を必要とする。この容
量の同じ２倍が、このスイッチ内に存在する。経路設定
における回路スイッチにおいて、中央スイッチング素子
を横切って追跡して、要求された回路を接続するための
自由な入力及び出力を有するものを見つけることが必要
である。このスイッチは、ルーティングトラフィックに
ついてのと同様な原理で動作するが、この場合、１つの
セルがある入力ポートに到達する毎に、追跡しなくては
ならない。

【００２９】各入力ポートキューは、全ての中央ルーテ
ィング素子へのアクセスを有する。一方、各中央ルーテ
ィング素子は、出力ポートキュー毎に、トラフィックを
放出することができる。各中央スイッチ素子は、したが
って、全トラフィック負荷のある割合を担うことがで
き、いかなる所望の空間ルーティング動作をも実行する
ことができる。中央素子へ又はそこからのアクセスは、
循環タイミングを基に、行なわれる。

【００３０】各タイミングサイクル中、各入力ポート
は、１つのセルを、中央段素子毎に送ることができる。
各中央段要素は、バッファ内に、各出力ポートに対して
１つのセルを保持することができる。中央要素から出力
キューへのセルの転送は、タイミングサイクルの中で前
もって定義された時間に起こる。セルは中央段要素内で
記憶遅れを被るが、各出力ポートに対して単一のセルバ
ッファにロードするためには、入力ポートから１つのセ
ルしか受け入れることができないので、キューイングは
不可能である（点対点トラフィックに対して）。

【００３１】記憶されたセル全てを運ぶのに常に十分な
ハイウエイ容量があるので、中央段と出力キューとの間
にフロー制御は不要である。

【００３２】一旦出力ポート用バッファが中央スイッチ
内で満杯にあると、セルが出力ポートキューに転送され
ることによってそれが空になるまで、別の入力ポートは
それを用いることができない。入力ポートは、それらが
中央段要素内で必要とする出力ポートバッファの状態に
ついて質問することができる。この要求は、セルの転送
に先だってパイプライン状に行なわれ、中央段から応答
が返送される時間が得られる。スイッチの性能を向上さ
せるために、一度に１つ以上の中央段セルの状態を要求
することができる。これは、入力キューを多くの方向に
向けさせる効果があるが、転送のために選択されるのは
１つのセルだけである。

【００３３】５．１ 内部フロー制御プロトコル 基本的なプロトコルの原理を説明するために、点対点接
続の挙動を最初に考える。

【００３４】５．１．１ 点対点接続 各ポートは、回転中の中央スイッチの各々を回って質問
するものであり、特定の目的地にセルを送るための空間
が当該中央スイッチ内にあるかを尋ねる能力を有する。
空間があれば、中央スイッチは肯定的承認を与え、ポー
トはそのセルを中央スイッチに与える。

【００３５】すると、データが並列に中央段に送られ
る。これに続いて、そのセルが出力ポートに転送され
る。基本的なシーケンスを図４に示す。

【００３６】このシーケンスは、最初の質問が阻止さ
れ、そして２番目の質問が受け入れられたことを示して
いる。実際には、異なる目的地に対して多くの質問が成
され、入力キューを多くの方向に向けさせることができ
る。

【００３７】５．１．２ 点対多点接続 上述の基本的シーケンスは、点対点接続に用いられるも
のである。しかしながら、これは、１つの点を数個の点
に接続する（１：２又は１：３のような）場合にも用い
ることができる。これらの場合には、質問は２つ又は３
つのポートに１つのセルを送るように要求することがで
き、中央段は効果的にそれを展開する（ｆａｎ ｏｕ
ｔ）。中央スイッチを代りに用いなければならない。セ
ル転送シーケンスを変更して多数のコピーを、中央スイ
ッチからそれを必要とする各出力ポートに、送るように
することができる。

【００３８】これに対する１つの例外が、単一出力ポー
ト上で、接続をＶＰＩ：ＶＣＩ以上に展開しなければな
らない場合である。別の観点では、多点接続は、典型的
に、各ポート上に異なる出立ＶＰＩ：ＶＣＩ値を必要と
する。これらの要求を満たすには、出力周辺でセルを複
製しヘッダを再変換すればよい。これがどのように与え
られるかは、周辺ポートに関する章に記載されている。
これは、スイッチコアには何の影響も与えない。

【００３９】１つの質問には、非常に少ない、例えば３
つのアドレスを記述するためには十分な空間がないの
で、各中央ステージには多点メモリを用いる必要があ
る。これは、所与の 「チャンネル」に関連するアドレ
スを記録する。このチャンネルはＶＰＣ又はＶＣＣと一
致するが、その必要はない。指示及びアドレスのために
用いられる質問の代りに、今度は「アドレス」空間を用
いて、多点「チャンネル」を指示するのに用いる。これ
は多点メモリ内で調べることができる。

【００４０】５．１．２．１ 順方向転送記憶部の使用 中央スイッチング要素は、多点接続では、必要な全ての
ポート用に空のバッファを有していないことがある。こ
のような中央段を待つのは長時間かかる。したがって、
マルチキャストセルは、図２２（ａ）及び図２２（ｂ）
に示すような順方向転送空間に記憶する。

【００４１】主「ランク」内に空のバッファがあるよう
なポートについては、セルが点対点セルとして、現在の
中央サイクルにおいて転送される。最初の順方向転送
「ランク」内に記憶されているそのようなセルは、次の
動作サイクルを待たなければならないが、一方高い「ラ
ンク」内のものは対応するサイクル数だけ待たなければ
ならない。

【００４２】中央テーブルがユニット内に保持されて、
どのランクが各ポートに対して満杯かを、及びそのポー
ト／ランクに対応するセル記憶位置を記録するようにし
ている。

【００４３】セルは常に出力ポートに対して最も低いラ
ンクに書き込まれる。したがって、単一の多点セルは、
ポートＡの主ランク、ポートＢの最上ランク、及びポー
トＣの中央ランクに配置することができる。

【００４４】セルが各出力ポートに順番に転送されるに
つれ、セルの各ランクは、サイクル毎に１回「前進」す
る。

【００４５】点対点セルは、順方向転送設備を用いるこ
とは許可されていないので、第１ランクが空の時にのみ
受け入れられる。

【００４６】第１セルが３サイクルまでの遅れを伴うの
に対して第２セルは全く遅れないので、この技術によっ
て、出力ポートに到達した時、マルチキャストトラフィ
ックの順番が狂うことがあり得る。しかしながら、余分
な遅れ量は解っており、出力ポートは、中央スイッチ内
で待つ必要がなかったマルチキャストセルのタイミング
を取り直すことによって容易に補償できる。したがっ
て、全体的な遅れは一定のままである。これについて
は、周辺ポートに関する章で更に論じられる。

【００４７】順方向転送「ランク」の数は、シミュレー
ションから得る必要があるが、これは、本方法を複雑に
するものではない。量子化（ｑｕａｎｔｉｆｙｉｎｇ）
が必要なだけである。マルチキャスト接続の遅れは、常
に中央段に設定された遅れる可能性のある最大サイクル
数に反映されるので、過度なランクの使用は、多点接続
用の固定遅れ要素に、悪影響を及ぼすことになる。

【００４８】５．１．２．２ 非常に広いファンアウト
接続、例えばケーブルテレビジョンのような、サービス
の筋書きでは、スイッチの出力ポートの殆ど（全てでは
ないにしても）にアドレスする点対多点接続がある。こ
のように、スイッチされている「同報通信」セルは、そ
れより狭い「マルチポート」セルよりも、更に高い妨害
の確率がある。

【００４９】これを軽減するための、１つの可能性は、
順方向転送の最上ランクの使用を制限して、この空間を
非常に広い（同報通信）接続のためのみに用いるように
することである。この文脈で「同報通信」が構成するも
のは、異なる管理や場所が異なる基準を有するように、
恐らくプログラムされなければならないであろう。

【００５０】この技術は、同報通信についてなされる節
約が多点セルの制限となるような、多点に対する妨害
と、同報通信接続との間の妥協を許すものである。

【００５１】５．１．２．３ 順方向フロー制御 最上ランクが、同報通信セルのために確保された場合、
別の同報通信トラフィックを発生するボートがその容量
を占領する可能性があるので、入力ポートは多数の多点
セルの転送が困難になることがある。ここで、入力キュ
ーが、このポートに望まれるよりも大きくなる可能性が
ある。

【００５２】入力キューがプログラムされた長さに達し
た時、入力ポートは、「順方向浮遊フロー制御」ビット
を、尋ねられた「質問」にセットする。このビットは、
中央段に、マルチポイントセルを同報通信セルとして扱
うように命令し、順方向転送記憶の「最上ランク」にア
クセスすることを許す。

【００５３】５．１．２．４ 遅延経済性 最上ランクが同報通信セルに制限されている場合、マル
チポイントセルを再タイミングするこの遅れを考慮する
必要はない。これは、より狭いマルチポイントセルによ
り遅れ特性を与え、再タイミング装置に必要な容量を減
少させる。

【００５４】勿論、順方向フロー制御を用いれば（マル
チポイントセルに最上ランクへのアクセスを許可す
る）、この経済性を達成することはできない。

【００５５】５．１．２．５ 点対少数点 上述のように、１：２又は１：３接続上のトラフィック
の場合、スイッチコア内に多点テーブルを設置する必要
なく、スイッチすることができ、点対点セルに関しては
「主ランク」内のみで動作することができる。

【００５６】しかしながら、これらのセルにも順方向転
送の使用を可能にし、それらの妨害確率を低減すること
は、完全に可能である。これらはいずれかの方法で受け
入れられる高い確率があるが、妨害の可能性がより高い
小さなスイッチ（１６、３２ポート）では価値があるか
もしれないが、大きなスイッチにおいても価値があるか
は、疑わしい点である。

【００５７】５．１．３ プロトコルの概要 点対点接続は、一定の遅れを有するフロー制御中央段を
介して、入力から出力ポートに送られる。

【００５８】点対多点接続は、中央段において展開さ
れ、少数の別個の遅れがかかる。これらは出力ポートに
おいて、容易に再度シーケンスを組むことができる。

【００５９】点対少数点接続は、フロー制御中央段を介
して入力から出力ポートに送られ、そこでそれらは展開
される。これらには点対点トラフィックと同じように、
一定の遅れがある。

【００６０】５．２ 中央スイッチの基本概念 中央スイッチの動作をより詳細に説明するために、制御
の挙動と、データ面を試験する。７つのデータ面がある
が、これらはすべて同じことを行なうので、図５では１
つのみが示されている。

【００６１】データ面では、１６の入力及び出力は、時
間をずらしながら行なわれる。各４クロック期間毎に、
１６個の６４ビットシフトレジスタの１つが、満杯にな
り、その６４ビットがセル記憶部に書き込まれ、各４ク
ロック期間毎に、１つの出力レジスタが空になり、セル
記憶部からの６４ビットがロードされる。リード及びラ
イトアクセスは、簡単にするために、インターリーブさ
れるものとする。

【００６２】制御面では、要求も時間をずらして行なわ
れるので、一度に１つの要求のみが実行される。これら
は、１６個の入力から直列に読み込まれ、そして、質問
回答機能によって処理される。これは、要求された出力
バッファが空いているかを調べ、もし空いていれば、そ
の要求に適切に答えようとするものである。次に、質問
処理部は、空きアドレス発生器によって発生されるアド
レスを、それがデータ面でリードアドレスとして用いら
れる適切な時点まで記憶する。

【００６３】マルチキャスト要求に対して同報通信メモ
リがアクセスされて、セルがどのアドレスを要求してい
るかを判断する。

【００６４】６． 論理設計 次に論理設計を、ある程度詳細に論ずる。用途特定集積
回路（ＡＳＩＣ）間で用いられる主論理データレート
は、４１．５７２Ｍであり、これは、関数間でデータを
渡さなければならないレートである。これは、より高い
レートまで多重化すること、或は、より低いレートで並
列に送ることができる。

【００６５】１０２４ポートに対して３８．８８Ｍのレ
ートを用いることについて検討したが、このスイッチは
現在では４１．４７２Ｍを使用している。このデータレ
ートは、小さいサイズに対して、何倍も円滑な成長をも
たらすものである。それは、又、内部サイクルをＳＤＨ
列に固定し、フレーミングを容易にする。現在、スイッ
チは装置当り及びカード当り非常に少ないＩＯが必要な
だけであり、４つの主要な構成を経て、以前に得られた
よりも大幅に大きなサイズにまで成長する。

【００６６】４１．４７２Ｍのレートは、１５５．５２
ＭのＳＤＨラインレートの４／１５に相当する。

【００６７】６．１ 論理構造 物理的な実現を考慮する前に、論理的な実現を達成しな
ければならない。ここの基本的な説明は、２８８ポート
のスイッチについてであり、それより大きなもの或は小
さなものも作成可能であり、後に説明する。これはま
た、１５０ＭのＡＴＭポートにも関連があり、それより
高いレートのポートも、後に説明する。

【００６８】このスイッチは、１８の中央面があり、各
々２８８ｘ２８８のクロスポイントマトリクスとして、
作用する。各入力ポートは、その負荷を、循環的にこれ
らの面に分配する。各出力ポートは、これらの面からの
セルを、同じように循環的に収集し、これらのセルを出
力ポートへの伝達のために整列させる。図７を参照され
たい。

【００６９】循環的なアクセスによって、全ての中央面
が同一シーケンスを処理するので、遅れが常に一定であ
ることが、保証される。中央段の処理が遅いので、それ
らを順にアクセスすることができる。

【００７０】より高い帯域のポートは、このコアスイッ
チ上の多ポートにインターフェースしなければならな
い。例えば、６００Ｍは４ポートを使用し、２．４Ｇは
１６ポートを用いる等である。入力ポートバッファにお
いてロジックが十分高速に動作できるのであれば、この
方法を無限に拡張して、ＡＴＭ標準の将来の発展に合わ
せることができない理由がない。

【００７１】図８は、コアが動作する方法を図示したも
のである。コア全体が８つの並列な面上で動作する。１
つは制御用であり、７つはセルの転送用である。全ての
論理リンクは論理４１Ｍで動作する（技術的に要求され
れば、これは、１ｘ４１Ｍ、２ｘ２０Ｍ又は４ｘ１０Ｍ
とすることもできる）。

【００７２】各１５５Ｍポートは、８つのリンク−回転
子機能となる。１つが制御用で、７つがデータリンクで
ある。８つの回転子機能の各々は、１８の入力を有し、
各々６４ビットの１８タイムスロットにわたって、１８
の出力に対してこれらを回転させる。６４ビットのデー
タリンク７つは、５６オクテット（Ｏｃｔｅｔｓ）と同
等であり、１つのセルの５３オクテットを保持するのに
十分以上である。

【００７３】入力回転子は中央スイッチの周りを循環す
る。これらのスイッチは、各々１８の入力と１８の出力
を有しており、これらの循環的性質によって、各サイク
ルに各入力ポートへのアクセス１回を行なう。中央制御
段は、ポートからの質問に答えて、７つの中央データス
イッチの動作を制御する。

【００７４】データを送る前に質問ができるようにする
ために、制御面は、データ面とは少し違う動作を行な
う。データに先んじて質問に答えられるように入力ポー
トが制御するために、制御面の一部はデータ面より先ん
じて動作しなければならない。加えて、実際に送られた
データを入力データが認識できるためには、データと同
時にある制御情報を送らなければならない。これらを解
決するために、制御サイクルを４８ビットの期間に分割
し（質問するために）、これをデータより２タイムスロ
ット前とし、６４ビット（１タイムスロット）のギャッ
プにより、質問が中央スイッチに到達し、回答が戻り、
これに続いてデータと同時に１６ビットの制御期間とな
り、それを認識する。これらの制御期間は、以下のテー
ブルに示すように、１つのストリーム内に共に多重化さ
れる。

【００７５】 データ面テ゛ータ TS0 テ゛ータTS1 テ゛ータTS2 テ゛ータTS3

【００７６】 制御面 Qua10 Quest2 Qual1 Quest3 Qual2 Quest4 Qual3 Quest (16) (48) (16) (48) (16) (48) (16) (48)

【００７７】「データＳＴ２」は、タイムスロット２内
のデータで、 「Ｑｕｅｓｔ２」において、２タイムス
ロット前に質問をしており、そのデータはフィールド
「Ｑｕａｌ２」で、それが送られるのと同時に認識され
る。

【００７８】入力と出力とを共に回転させることによっ
て、中央スイッチにおける遅れは、いずれの所与の接続
についても一定である。この一定の遅れの値は、タイミ
ングサイクルにおける入力及び出力ポートの相対的位置
に依存する。ループ遅れ（ＡからＢまでの時間に、Ｂか
らＡまでの時間を加えたもの）は、正確に１サイクル
（２８ミリ秒）である。

【００７９】６．２ 高レート周辺ポート（６００Ｍ、
２．４Ｇ） これまでの基本設計は、１５０ＭのＡＴＭポート用のス
イッチコアの使用について述べてきた。これより高いレ
ートのＡＴＭポートインターフェースについては、いく
つかのコアへのリンクが、入力ポートの管理の下で、用
いられている。原則として、この設計は、いずれの帯域
のポートにも提供できるものである。

【００８０】より高いレートで動作させるための主な変
更は、スイッチの周辺において、スイッチコアに多数リ
ンクを供給する高速ポートを設けることであろう。スイ
ッチコアは、高速ポート用には少し異なった構成を必要
とするが、高速ポート用構成変更は、既存の低速トラフ
ィックの動作には影響を与えることはない。コア構成の
変更は非常に少なく、１５５Ｍインターフェース用の実
施を考慮にいれることもできる。コアの変更は、いかな
る高レートに対しても同一であり、それ以上の効果があ
る。

【００８１】６．２．１ 原理 高速ポートが高速接続、即ち１５５Ｍ以上を扱うことが
できることは、重要なことである。これは、ポート内に
おいて、セルのキューは１つのみでなければならないこ
とを暗示している。

【００８２】ポートは、セルの送出が低速であろうと高
速であろうと、同一プロトコルで動作しなくてはならな
い。

【００８３】高速ポートのリンクを単一の回転子に接続
することによって、ケーブル管理を容易にし、かつ、技
術が許せば、これらのリンクにより、高いレートの内部
伝送レートを利用できるようにすることが望ましいこと
と看做されている。２．４Ｇ（回転子全体）より大きな
ポートは、多数の隣接する回転子に接続されよう。

【００８４】以下に続く原理は、基本的に、１サイクル
に多数回単一の高速ポートへのアクセスを与えるが、そ
れを多数のより低い速度のポートとしては扱わない。

【００８５】以下に続く記載は、例として、６００Ｍの
ポートを用いるが、同様な作用はいかなるレートにも応
用できる。中央段をアクセスする際、一定の遅れを保証
することは不可能であり、同時にブロック動作も行なう
ことはできない。しかしながら、少数の既知の遅れを有
し、そして高速ポートにいてマルチキャストトラフィッ
クに要求されるもののような同様な再シーケンス処理を
用いることによって、トラフィックの全負荷を、何の制
約もなく処理することができる。再タイミングは、６０
０Ｍのトラフィックに対して、０、１、２、又は３のタ
イムスロットの再タイミングを必要とし、トライックの
全負荷を、何の制限もなく処理することができる。

【００８６】各中央段は、６００Ｍ出力に対して１つの
バッファは有していないが、異なるタイムスロットに対
応する４つのバッファを有している。トライックは常に
最初の利用可能な空のものに配置される。タイムスロッ
トが隣接しているので（レートが何であろうと）、これ
は、中央において隣接する質問回答機能の間で２つの信
号を通過させる（１つは点対点、もう１つは点対多点）
ことにより、組織構成が容易となる。

【００８７】高速ポートは、最初のタイムスロットを３
タイムスロット、２番目のものを２タイムスロット、そ
して３番目のものを１タイムスロット遅らせることによ
って４つのタイムスロットのグループの再タイミングを
取らなければならない。これら４つのセルは、到達する
際に同じ順序で用いられる。

【００８８】６．２．２ 高速インターフェースポート 高速ポートは、単一のセルキューから、スイッチの中央
への多数のリンクを管理しなくてはならない。これを行
なうために、異なる中央段に対して、未解決（ｏｕｔｓ
ｔａｎｄｉｎｇ）の数組の質問を有し、これらを調整し
なくてはならない。

【００８９】多数リンクを処理するために、より高速に
動作する以外に、可能であれば異なる質問を異なる中央
段にし、ある出力ポートに対するセル数と比較して、同
一ポートに余りに多くの未解決問題がないように、保証
しなければならない。これは１５０Ｍについても同様に
動作するが、必要でないことに、注意されたい。

【００９０】６００Ｍのポートに対して、ポートは、ス
イッチコアへの４つの別個のリンクを扱い、これらは、
正確に位相が１タイムスロット離れているが、タイムス
ロットレベルでは整合されている（それらが共通の回転
子を用いるという事実のために）。同様に、２．４Ｇポ
ートは、各々位相が１タイムスロット離れている１６の
リンクを扱う。しかしながら、９．６Ｇポートは、４組
のリンクを有し、各組は等しく離されたタイムスロット
を有しているが、それらのセットは、時間的に４ビット
ずれている。

【００９１】７． 物理的設計 設計は先の章で述べた、論理設計を基にしている。この
設計を、以下の技術的仮定に組み込む。後にこの章で、
技術の向上によって、どのように小型化できるかを説明
する。

【００９２】 特性 仮定 ＡＳＣＩ間の論理的内部データレート 49.152M カード間の第１実施データレート 8x49M=393M カード当り最大ＩＯの光学ポート 393Mにおいて32

【００９３】本設計は、１６５Ｍにおけるカードレベル
相互接続を用いた実施技術に関して記載する。これは多
くのレベルの技術、即ちこのレベルより単純なもの及び
より進んだものに、調整することができる。

【００９４】この基本的な説明は２８８ポート用スイッ
チにも適用でき、次の章では、かなり大きな又は小さな
スイッチにどのようにして調整するかについても含まれ
る。

【００９５】７．１ ３９３Ｍ技術を用いた物理的構造 この論理構造の、カード間に３９３Ｍのリンクを用いた
物理的実施例への割り当てが、図９に示されている。入
力回転子、出力回転子及び中央スイッチカードの対があ
る。回転子カードの各々は、各ポートへ又は空の、４９
Ｍのリンクの内８つを担持している。中央スイッチカー
ドの１つは、制御及び３つのデータ面を有しており、そ
の他のものは４つのデータ面を有している。４９Ｍの内
部論理データレートは、１つの可能性のある構成である
が、実際には（ＡＴＭでは）、より低いデータレートで
の動作も受け入れ可能である。

【００９６】これらの回転子及び中央スイッチは、共に
実装されて、スイッチコアを形成する。全サイズ（１６
＋１６＋１６）＝４８のカードが必要とされるが、技術
進歩は、この数を大幅に減少させることができる。第６
章を見られたい。

【００９７】中央スイッチ制御面は、単一のＡＳＩＣと
して考えることもできるが、これはマルチキャスト接続
を扱う時は、本技術の範囲を越えるものである。したが
ってここでは、２つの形式として、１６のポートの各々
を管理するためにコピーされたもの（中央ポート制御）
と制御の共通部分である中央メモリ管理部を示す。

【００９８】同報通信メモリが集積されると、制御面
は、今日の技術を用いている１つのＡＳＩＣにおいて設
けられているものを超過してしまう。外部であれば、実
際の実施には必要なハイウエイは余りに広すぎるであろ
う。適用された解決案は、同報通信メモリを集積するこ
とであるが、機能を管理可能な単位に分割している。

【００９９】８．成長 この章は、論理成長段について記載し、異なる段の原理
について記載する。実施例の詳細は、後の実施例に関す
る章にある。

【０１００】８．１ 成長段 スイッチは、与えられた回転の深度及び中央スイッチの
構成に依存して、４つの主要な構成を経て成長する。図
１０ａ−図１０ｃは、最初の３つの構成形式の原理を示
す。巨大版は、大きなものと構造が同一であるが、各中
央スイッチに対し１６以上の入力を有する。これらの構
成は、以下のものである。

【０１０１】８．１．１ 単純なスイッチ 図１０ａに示すような単純な１６ポートスイッチは、負
荷を分散するのに回転子機能を必要とせず、１６のポー
トを１つの中央スイッチに接続することができる。所望
であれば、この用途のために簡素化して、より費用有効
性を高めることもできるが、こうするとより大きなサイ
ズへの成長能力を制限することになる。

【０１０２】８．１．２ 主スイッチ 図１０ｂに、１段の回転子と１６の単一中央スイッチを
用いた、２５６ポート（１６ｘ１６）までの成長を示
す。より小さな１２８、６４及び３２ポートよりも経済
的な成長を可能とする選択もできる。この構成の記載の
殆どは、全２５６ポートサイズについてである。このス
イッチをこのサイズ範囲のために最適化する。

【０１０３】８．１．３ 大スイッチ ４０９６ポート（１６ｘ２５６）までの大きな成長を図
１０ｃに示す。これはＮｘ２５６ポートのスイッチと看
做すべきであり、遅れはＮを伴って増大し、これは２段
の回転子を用いて１６Ｎの中央スイッチにより広いファ
ンアウトを与える。

【０１０４】各中央段は、１６のポートのみを有する。
中央段により長い期間動作させるために、多数の中央段
をともに結合して、サイクル時間を長くした大きなもの
を作成する。

【０１０５】この形式の構成は、Ｎが小さい値の時は、
適切であり、小さい値のＮに対しては次のバージョンよ
りも安価である。５１２（Ｎ＝２）、１０２４（Ｎ＝
４）、２０４８（Ｎ＝８）、及び４０９６（Ｎ＝１６）
のポートへの成長のためにかなりの選択があり、その他
の中間ステップを取ることもできる。この形式の記載は
図１１に示すような１０２４のポートサイズに集中させ
ることにする。

【０１０６】８．１．４ 巨大スイッチ 極端な場合に６５３５６のポートを扱い可能な巨大成長
が可能である。巨大アーキテクチャは各中央スイッチか
らの入力及び出力の数を成長させる。これによって、遅
れを増加させることなく、スイッチのサイズを大きくす
ることが可能となる。しかしながら、これは、大スイッ
チに対する場合のように中央段を共に合わせることによ
って、簡単に行なうことができる。

【０１０７】これは、２つの回転子段を用いてより広い
ファンアウトを与え、かつ非常に大きなスイッチのため
に、多数の中央段を共に粘着させる。サイズが４倍増加
する毎に、遅れが２倍に増大し、中央段のサイズが２倍
増大する。経済性のために、この形式の成長を従来の形
式と組み合せることも可能である。中央スイッチは、こ
の形式の構成に対しては、２乗成長をするが、同時要求
による制御面の複雑性を管理するために、付加的な粘着
ロジックを必要とする。相互接続のために、より大きな
中央段がより大きな装置によって作られるならば、これ
らの成長段はより簡単である。

【０１０８】制御面では、質問に答える前に全てのスト
リームを調べることが必要である。これは直列に行な
い、所与の出力に対して１つの要求のみが受け入れられ
ることを保証しなければならない。１つのコントローラ
に２倍のポート即ち３２のポートを有することも可能で
あるが、これを越えると同時に多数の要求を管理するた
めにシーケンス動作のレベルを上げる必要がある。詳細
については、次の章と図１２を見られたい。

【０１０９】各中央段グループは、大スイッチ用の中央
段と同一である。順序付けと選択によって、同一タイミ
ング位相における要求を並び代え、１つの要求のみが各
中央段に送られ、各グループは中央段からの１６の出力
で対応するようにしている。データ面に対する付加的な
制御は入力上のセレクタのためであり、選択が制御面で
動作するのと同じ方法である。

【０１１０】この構成は、大回転子と共に用いて、回転
子のみを用いることの遅れの不利益を伴わずに、効果的
なスイッチを構築することができる。

【０１１１】これらは、５１２、１０２４、２０４８、
４０９６、．．．のポートの中間サイズに対する成長に
はかなりの選択がある。回転子を用いないで同じように
効率的な他の選択もある。

【０１１２】この構成に関する詳細な説明の殆どは４０
９６ポートサイズについてであり、これは、６４路回転
子（１６ｘ４）として回転子を用いており、各中央段
は、４ｘ４マトリクスである。

【０１１３】８．２ 成長パラメータ 効率的な成長を行なう、より小さなスイッチを作成する
ために調整することができるいくつかのパラメータがあ
る。回転子と中央スイッチとの相互接続は、鍵となる要
素である。再配線せずに最大サイズにまで成長する構成
は、大きく成長することを意図しない構成と同じ位効率
的で小さいサイズの機器を用いる。

【０１１４】用いることができる変数は以下のものであ
る。 ａ）照合すべき中央段の数を減少させる、１６から
（８、４、２又は１）への回路内のスロット数。１サイ
クル中に８つのスロットしかない時、１６入力回転子
が、一対の８入力回転子として動作することができる。 ｂ）中央段の数は、１サイクル内のタイムスロット数を
対応して減ずることなく減少させることができる。これ
は、小さいサイズでは、中央路の多様性（変化）を少数
の中央段で維持するので有用である。そして、各中央段
はある数の仮想段として動作することになる。 ｃ）回転子をより小さなサイズに副次的に形成し、構成
上で最大サイズに成長する回転子上のポートを部分的に
のみ用いる。 ｄ）１６入力中央段を一対の８入力中央段として用いる
ことができるが、制御の目的では、１６のより小さな中
央段を維持するより、より少ない中央段及びより少ない
１サイクル中のスロットを有する方が容易である。

【０１１５】１サイクル中のスロット数を１６から８
（８、４、２、又は１）に変えることにより、再配線や
カードの変更を伴わずに最大サイズまで成長する、大幅
に小さいスイッチを構築することができる。しかしなが
ら、これは、より小さいサイズの機器の能力を使い切っ
ていない。より効果的な成長方法が、回転子と中央スイ
ッチとの間の配線を成長と共に変更することによって、
達成することができる。又、基本構成のための中央段の
数及び／又は回転子の数を調整すことによって、更に改
造を行なうこともできる。以下のテーブル（下）は、よ
りよい説明を与えそして成長のための選択を示すもので
ある。

【０１１６】１、２又は３つの中央スイッチのみを有す
る、図示のそれらの構成は、経路の多様性の不足が問題
となり、２タイムスロット以下の入力キュー成長を示
す。このような構成では、２タイムスロットが常に用い
られる。これは、これら小さなサイズに、一定の遅れ成
分を維持する効果があるが、より大きなサイズよりはこ
れでも小さい。

【０１１７】同様の原理が、より大きな回転子及び中央
段を基本構築ブロックによって構築する、大スイッチに
存在する。

【０１１８】このスイッチは、可変数の中央段及び回転
子を用いて構成することができる。スイッチが各構成に
対して支持するポートの数は、テーブルにエントリとし
て示されている。あるサイズ及び前進的成長経路のため
の構成の選択は、カードの費用次第である。

【０１１９】８．３ 成長段の詳細

【０１２０】８．３．１ 無回転子構成 基本的な無回転子構成は、１６のポートを扱うのに１つ
の中央スイッチを有するが、これは物理的に多少大きい
ことがある。しかしながら、単純に機能を再配置するこ
とによって、これを１枚のカードに減少させることがで
きる。再統合することによって、これを完全に互換性の
ある１つのＡＳＩＣに減少させることもできる。

【０１２１】８．３．２ １レベル回転子構成 再配線によって、無回転子構成からこれらの構成に移る
ことができる。ここにあげたもの以外にも多くの他の選
択がある。

【０１２２】８．３．２．１ ２５６ポート最大スイッ
チ選択 各回転子から各中央スイッチへ１つのリンクがある。 中央スイッチ １ ２ ４ ８ １６ サイクル中のタイムスロット ２ ２ ４ ８ １６

【０１２３】回転子 １ １ ２ ４ ８ １６ ２ ２ ４ ８ １６ ３２ ４ ４ ８ １６ ３２ ６４ ８ ８ １６ ３２ ６４ １２８ １６ １６ ３２ ６４ １２８ ２５６

【０１２４】８．３．２．２ １２８ポート最大スイッ
チ選択 各回転子から各中央スイッチに２つのリンクがある。

【０１２５】 中央スイッチ １ ２ ４ ８ サイクル中のタイムスロット ２ ２ ４ ８

【０１２６】回転子 １ ２ ４ ８ １６ ２ ４ ８ １６ ３２ ４ ８ １６ ３２ ６４ ８ １６ ３２ ６４ １２８

【０１２７】８．３．２．３ ６４ポート最大スイッチ
選択 各回転子から各中央スイッチに４つのリンクがある。

【０１２８】 中央スイッチ １ ２ ４ サイクル中のタイムスロット ２ ２ ４

【０１２９】回転子 １ ４ ８ １６ ２ ８ １６ ３２ ４ １６ ３２ ６４

【０１３０】８．３．２．４ ３２ポート最大スイッチ
選択 各回転子から各中央スイッチに８つのリンクがある。

【０１３１】 中央スイッチ １ ２ サイクル中のタイムスロット ３ ３

【０１３２】回転子 １ ８ １６ ２ １６ ３２

【０１３３】８．３．３ ２レベル回転子構成 再配線することによって、１レベル回転子構成から２レ
ベル回転子構成に移ることが可能である。

【０１３４】全ての場合、大回転子は２段の回転子で構
築される。中央スイッチはどこにでも記載されているあ
る数の基本スイッチで構築される。

【０１３５】８．３．３．１ 大スイッチ成長選択 このテーブルは、ある数の構成における最大の成長段
と、その数の根拠とを示す。全ての場合において、１６
の回転子機能があり、各中央スイッチは、その上に１６
のポートを有し、変数は、回転子のサイズ及び構成、及
び各中央段における基本中央スイッチの数、及び中央ス
イッチの数である。他のこれらの間の構成は可能であ
る。

【０１３６】 サイズ Ａ Ｂ Ｃ Ｄ Ｅ Ｆ Ｇ 512 16 32X32 16X16 2X2 2 32 16 1024 16 64X64 16X16 4X4 4 64 16 2048 16 162X162 16X16 8X8 8 128 16 4096 16 324X324 16X16 16X16 16 256 16

【０１３７】テーブルの鍵 Ａ＝回転子の数 Ｂ＝全体の回転子構成 Ｃ＝第１回転子構成 Ｄ＝第２回転子構成 Ｅ＝各中央スイッチの深度 Ｆ＝制御スイッチの数 Ｇ＝各中央スイッチ上のポート数

【０１３８】多数の要素を取り付けて、基本スイッチに
関して、１枚又は２枚のカード上で中央段深度を形成す
ることも可能であり、その限界は基板レベルＩＯであ
る。

【０１３９】８．３．３．２ 巨大スイッチ成長選択 この構成は、各中央スイッチ上に１６以上のポートを有
することによって、大の形式の構成以上のものにする。
中央スイッチにおける３２ポートへの成長は、制御面を
２倍多く動作させることによって、達成することがで
き、より大きなサイズはこの制御面を管理するためのロ
ジックの追加を必要とする。

【０１４０】 サイズ Ａ Ｂ Ｃ Ｄ Ｅ Ｆ Ｇ 1024 32 32X32 16X16 2X2 2 32 32 2048 32 64X64 16X16 4X4 4 64 32 2048 64 32X32 16X16 2X2 2 32 64 4096 32 128X128 16X16 8X8 8 128 32 4096 64 64X64 16X16 4X4 4 64 64 4096 128 32X32 16X16 2X2 2 32 128 8192 32 256X256 16X16 16X16 16 256 32 8192 64 128X128 16X16 8X8 8 128 64 8192 128 64X64 16X16 4X4 4 64 128 8192 256 32X32 16X16 2X2 2 32 256 16384 64 256X256 16X16 16X16 16 256 64 16384 128 128X128 16X16 8X8 8 128 128 16384 256 64X64 16X16 4X4 4 64 256 32768 128 256X256 16X16 16X16 16 256 128 32768 256 128X128 16X16 8X8 8 128 256 65536 256 256X256 16X16 16X16 16 256 256

【０１４１】テーブルの鍵 Ａ＝回転子の数 Ｂ＝全体の回転子構成 Ｃ＝第１回転子構成 Ｄ＝第２回転子構成 Ｅ＝各中央スイッチの深度 Ｆ＝制御スイッチの数 Ｇ＝各中央スイッチ上のポート数

【０１４２】８．３．４ 成長段の概要 最大目標範囲に応じてスイッチが成長できる多くの方法
がある。計画されていない成長のための再配線を用いる
ことによって、ある成長範囲から別のものへ移ることも
可能である。

【０１４３】８．４ 大スイッチのための成長の詳細 技術及び再梱包を用いると、大スイッチの設計にかなり
の節約を達成することができる。ここでは、考慮すべき
３つの形式、より大きな回転子、より長いサイクルを用
いる中央スイッチ、そしてより多くのポートを有する中
央スイッチがある。

【０１４４】８．４．１ より大きな回転子 大回転子は、本質的に多くの接続を有するものである。
回転子の２つの段を共に配線する（即ち背面に接続す
る）。カードカウントの減少が、回転子カード当りのＩ
Ｏ接続数を増加するのみで、達成することができる。考
案された同一回転子が、光学式であれ電気式であれ、両
方の段で用いられる。

【０１４５】

【０１４６】

【０１４７】更により大きなサイズも、２カード段の主
題を継続することによって全く簡単に構築することがで
きる。同一規則が、電気的及び光学的回転子に適用され
る。

【０１４８】図１１は、４つの１６ｘ１６回転子から作
られた１つの３２ｘ３２回転子を示す。回転子の内２つ
は、（１６ｘ１６）として構成されており、その他の２
つは１６の２ｘ２回転子として構成されている。

【０１４９】８．４．２ 長サイクル時間スイッチ 長サイクル時間中央スイッチは、同一数のポートを有す
るが、より長いサイクルにわたって動作するものであ
る。入力は、多数のスイッチ及び制御ユニットによって
共用され、それらの１つのみが１度に出力することにな
る。この長いサイクルのために、スイッチは多数のスイ
ッチによって容易に構築でき、１枚のカード上に１つ以
上実装することによって節約することができる。制約
は、ＩＯの制限よりはむしろボード領域にある。

【０１５０】スイッチサイズにしたがって種々のレベル
を備えるよりは、１つの基板形式を基本スイッチに、そ
して成長可能なものを大スイッチに設ける方が、適切で
あろう。

【０１５１】図１２は、より長い中央段の作成法を示
す。入力は両方の中央段に行き、出力は両方から戻る
が、適切な構成情報を用いることにより、制御面内のポ
ートコントローラは、より大きなスイッチの一部とし
て、非常に簡単に動作することができる。各タイムスロ
ット管理部間を通る「全」信号は、スイッチの間を通さ
れ、それらが適切な順序で連係されなければならない。

【０１５２】８．４．３ より多くのポートを有する中
央スイッチ これらのスイッチは、単により長いサイクル時間を有す
るより、複雑である。データ面は、先の場合におけるよ
うに、多数のデータスイッチによって構築することが可
能であるが、これは制御面には当てはまらない。

【０１５３】制御面において２倍のポートへの成長は、
動作より大きな装置を用いれば可能であるが、これはま
だ制御ストリーム上で直列に動作するものである。しか
し、より大きなサイズへの発展は、並列動作を行なわな
ければ達成することはできない。したがって、ポートコ
ントローラの外部に付加的なロジックを必要とし、同一
タイミング上の多数のポートを管理し、ポートコントロ
ーラを通じて一度に各アドレスに対して１つの要求のみ
が可能となるようにしなくてはならい。

【０１５４】図１２は、１段当たり３２ポート以上を有
する構成のための制御面の原理を示したものである。中
央では多数のグループがあり、各々は大スイッチ（図１
１）に使用されたより長い中央段と同一であり、各グル
ープは１６出力ポートのためのデータを記憶する。これ
の周りには、多数の同時ポートからの要求及び解答を管
理するための、多数のセレクタがある。これらは並び変
えされ、衝突をさけるために中央グループに向けられて
いる。そして、同一データを用いてデータ面内のセレク
タを動作させる。これは、非常に大きな回転子機能は必
要としない。この種のスイッチでは障害の確率が若干上
昇するが、重大とは思われていない。

【０１５５】９．実施 次の数章は実施に関する問題についてである。記載の順
序は次の通りである。

【０１５６】ａ）基本技術の仮定を用いたスイッチコア これは、カード、ＡＳＩＣ及び制御メッセージを含むこ
とになる。ここに含まれないのは、クロックの分配及び
保守の問題である（後の章）。

【０１５７】このコアは、高速インターフェース用ポー
トに連結するための機能を備える。−基本技術の仮定と
は次にあげるものである。

【０１５８】 特性 仮定 ＡＳＩＣ間の論理内部データレート 49.152 M カード間の第１の実施データレート 8X49M - 393M カード当たりの最大ＩＯ光学ポート 393Mにて32

【０１５９】３９３Ｍにてカードレベルの相互接続を行
なう実施技術に関する設計について説明する。これは、
多くのレベルの技術、このレベルより単純なものにも進
んだものにも、調整することができる。

【０１６０】ａ） より進んだ技術をコアに用いた強化 これは、より高いレートインターフェース、光学構成要
素、カード当たりより多くのＩＯ、より高い集積レベル
の構成要素を用いることができる。

【０１６１】ｂ） １５０Ｍ ＡＴＭに対する基本周辺
ポート これは、スイッチを駆動するために必要なＡＳＩＣ（複
数）を記載する。これは、変換又は維持（ｐｏｌｉｃｉ
ｎｇ）機能は含まない。

【０１６２】ｃ） 高速周辺ポート用に強化された周辺
ポート これは、先の章を増強し、高速インターフェース用周辺
機器において必要とされる適切な変更を示すものであ
る。コアは、ポートを連結する最初からの機能性を有す
ることになる。

【０１６３】１０．基本実施の詳細 論理アーキテクチャを物理ハードウエアに実施できるよ
うにする多くの方法がある。この章は、ある特定の実施
をある程度詳しく説明し、その設計の実施可能性を示
す。これは、２８８ポートサイズであり、高いサイズに
対するパッキング（ｐａｃｋｉｎｇ）の方法は、次の章
にて説明する。

【０１６４】１０．１ カード スイッチのコアには、３つの主なカード形式がある（中
央スイッチの回転子と２つの部品）

【０１６５】１０．１．１ 回転子 回転子カードは、ＲＸ及びＴＸ両方の回転子機能のため
に用いられる、簡単な設計である。通常、回転子機能の
４つのコピーを保持する。中央面の回転子は、データ面
の回転子とは異なるタイミング位相で動作し、したがっ
てデータ面回転子と比較して、異なるサイクル開始クロ
ックが必要となることがある。

【０１６６】１０．１．２ 中央制御 中央制御カードは、中央制御機能と、３つの中央段デー
タ面とを含んでいる。

【０１６７】その動作は、インターフェースポートから
の制御ストリームによって完全に決定される。エラー監
視又は管理のためにも、ローカルマイクロプロセッサの
必要はない。機能構成要素の動作は、次のＡＳＩＣの副
章で説明する。

【０１６８】中央制御は、図１３に示すように適度に複
雑である。

【０１６９】１０．１．３ 中央データ 中央データカードは、４つのデータ面を含んでいる。

【０１７０】１０．２ ＡＳＩＣ ここでＡＳＩＣの概要について機能ブロック毎に述べ
る。これらは、ある場合には組み合わせることもできよ
う（互いに、又はマルチプレクサのような他の雑多なロ
ジックと）。４つの回転子を、マルチプレクサ及びデマ
ルチプレクサと共に組み合わせることができよう。ま
た、多数の中央ポートコントローラを、それらが共用す
るロジックの量にしたがって、組み合わせることもでき
る。

【０１７１】１０．２．１ 回転子 このＡＳＩＣは、１８の入力と１８の出力とを有し、循
環的に、入力及び出力を回転させる１８のタイムスロッ
トを繰り返している。この装置は、多くの異なる方法で
構成し、以下のような効率的な成長を考慮にいれるよう
にする必要がある。

【０１７２】

【０１７３】一般的に、ＡＴＭトラフィック用のタイム
スロットは６４ビット長であるが、ＲＸ側の制御面で
は、４８ビット位相及び１６ビット位相として動作させ
る必要がある。４８ビット位相は、１６ビット位相より
２タイムスロット進んでいる。１６ビット位相は、デー
タ面と整合する。質問と解答は、データが送られる前は
交換可能なので、これは必要である。

【０１７４】このＡＳＩＣの可能な構成を図１４に示
す。

【０１７５】回転パターンは、現在のデータに対する回
転子の構成を与える。構成情報が装置に与えられれば、
これを内部的に発生することもできる。必要であれば
（装置のピン数の制約又は電力の制約により）、回転子
ＡＳＩＣを、２つの段に分けることもできる。

【０１７６】１０．２．２ 中央データスイッチ 中央データスイッチは、１６の入力と１６の出力とを有
し、各々が、その後段に６４ビットのシフトレジスタ
と、６４ビット幅のＲＡＭの中央ブロックを有してい
る。入力と出力は、時間的に食い違い、１つの入力は、
４ビット毎に満配となり、１つの出力は、４ビット毎に
空になるようにしてある。入力データが満たされると、
中央ＲＡＭにコピーされ、出力レジスタが空になると、
中央ＲＡＭからロードされる。アドレスは、制御面によ
って与えられる。

【０１７７】ライトアドレスはメモリ管理ユニットによ
って与えられ、リードアドレスは適切な中央ポートコン
トローラによって与えられる。ライトアドレスは、デー
タスイッチ内で必要とされる１２８ビット前に、メモリ
管理部によって発生される。これは、データスイッチ上
の別のシフトレジスタに配置してもよく、或いはメモリ
管理部が、アドレスをポートコントローラに送った後
に、データスイッチへのアドレスの送出を遅らせること
もできる。

【０１７８】１０．２．３ 中央制御メモリ管理部 図１６に示すような中央制御メモリ管理部が中央制御カ
ードの制御部内に常駐しており、データスイッチ内の空
き空間を管理している。各制御期間毎に、これはデータ
スイッチ内の空いている記憶場所のアドレスを与える。
ポートコントローラがそれを使用したいなら、ポートコ
ントローラがそれを必要とする間その場所を確保する。
点対多点の用途では、ポートコントローラのいずれかが
それを必要とする最大期間確保される。それがセルを処
理できないとポートコントローラが識別した場合、メモ
リ管理部はその場所を自由プール（ｆｒｅｅ ｐｏｏ
ｌ）に戻す。

【０１７９】この設計は空間を固定した期間（ある数の
サイクル）割り当てるだけであり、他の設計は、よりイ
ンテリジェントなものを試みたが、管理がより複雑であ
る。データスイッチにはメモリに関する不利があるが、
それは重大となる程のものではない。

【０１８０】空間が要求されない場合、データスイッチ
はデータを記憶するために与えられたアドレスを単にそ
のまま使うことができ、データが用いられていないとい
う事実は問題ではなく、その場所はメモリ管理部によっ
て直ちに再使用される可能性がある。

【０１８１】入来する「Ｎｏ」について、全てが「Ｎ
ｏ」に設定されていれば、このサイクルを要求する空間
はないことを示す。制御メモリ管理部は、空き空間を使
い果たしていれば、３つの「Ｎｏ」をそれ自身に設定す
る。必要な時間は、その場所を必要とするサイクル数で
ある。サイクル毎に１つの信号を有することにより、ポ
ートコントローラの各々からの信号のオアを取り、必要
な最大期間を得ることによって、結果を決定することが
できる。この時間はＰ：Ｐ及びＰ：ＰＭトラフィックに
対して１サイクルであり、Ｐ：ＭＰに対しては、小さな
固定範囲であり、ここでの図は、４つの信号が必要とさ
れており、２つ又は３つのみが要求されることを仮定し
ている。

【０１８２】この装置は、コプレクシティ（ｃｏｐｌｅ
ｘｉｔｙ）に関してさほど要求が厳しくなく（２０Ｍで
の動作を除いて）、プログラム可能な論理素子と小さな
ＲＡＭとで構成することもできる。

【０１８３】１０．２．４ 中央ポートコントローラ 論理的には、中央段には、物理出力ポート１つあたり１
つの中央ポートコントローラ、即ちそれらが１６個あ
る。しかしながら、２つ以上は、用いられる技術レベル
にしたがって、適切に１つのパッケージで実現すること
ができる。１つのポートにつき１０００の同報通信チャ
ンネル及び１８のタイムスロットに対して１８ビットの
メモリが必要となるので、同報通信ＲＡＭは、恐らく制
限要素である。以下の説明は、１つのパッケージにつき
１つのポートコントローラの場合についてであり、少な
くとも２つが可能であり、多分本技術では４つも可能で
あることが期待される。

【０１８４】各中央ポート制御機能は、１６の入来する
制御ストリームを監視し、それが制御しているポートに
対する質問に答える。加えて、それはそのポートに対す
る出立する制御ストリームも駆動する。また、データ面
内で、そのポートから出力されるセルのために、データ
スイッチにリードアドレスを供給する。

【０１８５】この素子の基本機能は、以下に記載する通
りである。 ａ）入力制御ストリームの要求フェーズを監視する。回
答すべき点対点質問があれば（そのアドレス空間内
に）、要求されたアドレスが空でないのなら、適切な
「否定」信号を設定する。これは、その要求を満たすこ
とができるのなら、１サイクル用のメモリ位置が必要で
あることを示している。 ｂ）点対多点要求がある場合、同報通信接続に関連する
各出力ポート（及びそのポートのタイムスロット）を、
その同報通信メモリを用いることにより調べる。要求さ
れた出力が満杯の場合、適切な「否定」信号を設定す
る。これは、その要求を満たすことができる場合の、そ
れがメモリ位置に必要とすサイクルの最大数を示す。 ｃ）点対少数点がその出力ポートに要求されている場
合、そして要求されたアドレスが空であれば、最初の
「否定」信号を設定し、他の「否定」信号を「ＮＯ」に
設定する。これは、その要求を満たすことができれば、
１サイクル分のメモリ位置が必要であることを示す。 ｄ）質問がなければ（又は質問が無効であれば）、対応
する「否定」信号を設定する。 ｅ）回答がその出立制御ポートから送出される場合、出
立制御ストリーム内に、３つすべての質問（「否定」信
号）の結果を送出する。これらの「否定」信号は他のポ
ートコントローラ或はメモリ管理部からでも（空のメモ
リがない場合）かまわない。 ｆ）点対点（上述のａ）又は点対多点（上述のｂ）に対
して、その出力ポートへの要求を有し、そして以前の
「否定」信号（もしあれば）が「ＮＯ」で、かつ適切な
「否定」信号が「ＮＯ」でないなら、供給すべき有効な
セルを有する。 ｇ）有効なセルに対して、メモリ管理ユニットが与えた
アドレスを、何サイクル占めたか（点対多点についての
み）の記録と共に、記憶する。 ｈ）制御サイクルの情報フェーズになった時、データが
実際に中央段に送られたか（６００Ｍ以上では常に送ら
れる訳ではない）をチェックする。データが送られてい
ないなら、スロットが塞がっており、空でないことを示
すように状態を変更する。後にデータを出力ポートに送
る時、送られたデータがなかったと言うことができる。
スロットを塞いだままにしておくと、タイミングの複雑
さを防止することができる。 ｉ）データスイッチに、そのタイムスロットで何をポー
トに出力するかを命令する時が来た時、データをアクセ
スするために記憶したアドレスを送り、必要であれば待
ちアドレスのフェーズを更新する。セルが点対多点の場
合、制御信号上に待ち時間も送出する。 ｊ）質問がない時、入来する制御ストリームは、同報通
信ＲＡＭの更新及びいずれかの必要な制御レジスタへの
アクセスを含んでいることがある。応答は、出立制御ス
トリームに送られる。

【０１８６】以上は実行される動作をまとめたものであ
る。あるものはポート全体として１度に１つであり、あ
るものは１８のタイムスロット各々に対してである。こ
れより単純な構造を図１７に示す。

【０１８７】１つ以上のユニットが１つのパッケージ内
にある場合、ポート当り１つの余分な出力制御ストリー
ムがあり、「全」信号が外部に送り出され、大スイッチ
用の経路を占有するようにしている。ＩＯの残りの部分
は共通である。入力シフトレジスタも共通であるが、残
りはポート毎に要求される。

【０１８８】１０．２．４．１ 「全」信号 スイッチのコアは、高速ポートからの呼びだし及び質問
を受け取るための変更は不要であり、変更が関係するの
は、出立側と、「全」信号の供給のみである。

【０１８９】セルシーケンスの保全性を保証するため
に、６００Ｍポートの４つの外観が、より高速に動作す
る１つのポートとして扱われる（１サイクルの４回）。
その高速ポート用のタイムスロットの全ては、中央段内
の１つのポートコントローラ内で、隣接するタイムスロ
ットにおいて取り扱われる。

【０１９０】これらの大ポートを取り扱うためには、高
速ポートに関連する中央段内のタイムスロット管理部を
共に連鎖させる必要がある。外部ポートと連動する各タ
イムスロット管理部は、同一ポートがある回数現れる、
即ち各タイムスロットが同一となるように、構成され
る。

【０１９１】関連するポートコントローラの各々は、以
下の付加的機能を行ない、これらの機能は、１５０Ｍよ
り大きいポートに対してのみ起動され、別のものには影
響を与えない。 ａ）タイムスロット管理部バッファが満杯であれば、当
該ポートに関連する最後のタイムスロット管理部、即ち
６００Ｍに対して最後の４つでなければ、「全」信号を
セットする。 ｂ）要求がタイムスロット管理部に対するものの場合、
そしてそれが出力ポートの最初の管理部である場合、又
は、以前の管理部からの「全」信号が設定されている場
合、タイムスロット管理部は、要求のための空き空間が
あるかを判断し、そのメモリ管理部に必要な時間を設定
する。 ｃ）当該タイムスロット管理部が関連する最後のもので
ある場合、「ＮＯ」と答える空間を有していない。

【０１９２】このように、空間があれば、１つのみのタ
イムスロット管理部がセルを取得する。

【０１９３】マルチキャスト接続用の動作も原則として
同一であるが、これは第２の「全」信号を用いて、タイ
ムスロット管理部が同報通信トライックで満杯であるこ
とを示している。タイミングの要求は、システムが２つ
の別個の全信号を用いれば、やっかいさは減る。

【０１９４】１０．２．４．２ ２．４Ｇ以上の構成の
変更 ２．４Ｇ以下のポートに対して動作するロジックは２．
４Ｇ以上に適用でき、１つのポートコントローラからの
タイムスロット監理部が、同様に次のポートコントロー
ラに連鎖される。

【０１９５】１つ以上の関連するポートコントローラが
あると、それらによる遅延は全く同じではないが、その
変動（数ビットのもの）は、他の経路（全タイムスロッ
ト）を通過する場合の変動より小さいので、セルは連続
状態のままである。

【０１９６】ポートコントローラを連係させる方法は、
基本スイッチと大スイッチとでは異なり、このため、連
係は、ＡＳＩＣの外側でなければならない。隣接するポ
ートコントローラが、基本２８８ポートスイッチに連係
されているが、そこではそれらはより長いサイクルのた
めに共にグループ化されており、同一ポート用のポート
コントローラは、隣接するコントローラの前で連係され
なければならない。

【０１９７】１０．２．４．３ タイムスロット管理部
の概要 各タイムスロット管理部は、それ自体を、図１８に示す
ように分割することができる。

【０１９８】ＡＳＩＣに対する要求は、ＲＸ及びＴＸポ
ートがスイッチの２面を管理し、より高い速度への多重
化が含まれていないことである。

【０１９９】 特性 ＡＳＩＣ 回転子 データ Ｍ管理部 Ｐ制御 ロジックの複雑度 なし 低 中 高 メモリ構成 なし 64X300 8X1K? 1KX18 18X8X16 全体 0 8K 20K[1] ４１Ｍでのピンイン 18+5+2 16+2 2 26+2 ２０Ｍでの 0 9 4 2 ４１Ｍでのピンアウト 18 16 0 １ ２０Ｍでの 0 0 9 2+4 ２０Ｍでの相方向 0 0 3 9+3 pwr以前の全体 43 43 18 39[2]

【０２００】［１］１つ以上の機能が１つのパッケージ
内にある場合、これは、機能毎メモリ（ｐｅｒ ｆｕｎ
ｃｔｉｏｎ ｍｅｍｏｒｙ）である。 ［２］１つ以上の機能が１つのパッケージ内にある場
合、１つの４１Ｍ出力（制御）、２つの２０Ｍ出力（全
信号）及び２つの２０Ｍ出力（全信号）を、機能１つ当
り追加する。

【０２０１】これらの素子はいずれもマイクロプロセッ
サのインターフェースを必要としない。

【０２０２】１０．３ 制御 制御は、経路の設置及び保守のために必要とされる。点
対点又は点対少数点接続の設置のためには、何の作用も
コア内には必要とされない。点対多点に対する要求は非
常に単純であり、スイッチの周辺から、ＲＸポートによ
り駆動することができる。したがって、スイッチコアに
は、マイクロプロセッサは不要である。

【０２０３】１０．３．１ 経路設置 経路の設置は、ヘッダ変換ユニット内のデータを確定
し、次の項目を識別することによって達成される。 ａ）接続の形式、点対点、点対多点、又は点対少数点。 ｂ）点対点トラフィックについては、トラフィックを差
し向けるポート。 ｃ）点対少数点トラフィックについては、トラフィック
を差し向けるポートの識別。 ｄ）点対多点トラフィックを発生するためには、同報通
信チャンネル番号を識別し、これを用いて中央ポートコ
ントローラ内の同報通信ＲＡＭをアドレスする。 ｅ）マルチキャストチャンネルを受信するために、中央
ポートコントローラの各々において、同報通信ＲＡＭを
更新する必要がある。これは、いずれかのポートを用い
て各中央スイッチへの更新を送出することによって、達
成することができる。

【０２０４】１０．３．２ 構成制御 スイッチの構成を制御するために、数個のレジスタが必
要となる。ポート内のものは、直接制御マクロによっ
て、中央スイッチ内のものは、同報通信ＲＡＭを更新す
るためのと同一経路を用いることによって設定される。 ａ）中央スイッチの状態。各ＲＸ及びＴＸポートはマス
クを有し、各個々の中央段を隠蔽できるようにする。対
の一方が故障すると、これが残りのシステムに同期を維
持させるか、或は全面が不能化される。 ｂ）構成サイズ。回転子クロック発生器及び中央スイッ
チは、動作させるべきスイッチサイズ、即ち１８、９、
６、３又は２を知る必要がある。２及び３スロットに対
していくつかのわずかな変動があり、これらは、異なる
成長段に対応し、回転子によりむしろ中央段に影響を与
える。成長段の記載については、第４章を見られたい。
これは、各ポートコントローラにおいて一度与えられ、
それらの中の１つで用いられる。 ｃ）６００Ｍ及びそれより大きなポート。中央段は大ポ
ートがあり、それらはタイムスロットを共に連鎖させる
ことができることを知る必要がある。これは、少しの情
報を適切なポートコントローラにロードすることを要求
するのみである。非常に大きなポート（２．４Ｇ以上）
については、ポートコントローラも共に連鎖させること
が必要である。構成は、各ポートコントローラ内のタイ
ムスロット間で、「全」信号を発生し及び／又は使用す
るか否かを識別する。

【０２０５】１０．３．３ 保守 保守のための制御は、後の章で詳細に記載されている。

【０２０６】１０．３．４ メッセージフォーマット 中央段へ及び中央段からの制御ストリームのフォーマッ
トは、多くの情報を運んでいる。以下にあげるのは、そ
れを組み立てることができる方法の例である。

【０２０７】ポートから中央段までの制御フローは、２
つの副フェーズ、４８ビットの質問フェーズと、１６ビ
ットのデータフェーズとに、分割される。

【０２０８】これを構築することができる多くの他の方
法がある。以下のフォーマットは、８Ｋポート以上のサ
イズに対して、フォーマットがどのように作用するかを
示すものである。

【０２０９】１０．３．４．１ ポートから中央段の質
問フェーズまで制御（質問）へ

【０２１０】

【０２１１】要求形式（Ｒｔｙｐｅ）は、主制御領域の
内容を示し、形式依存は以下に記載されている。

【０２１２】予備の７ビットを用いて元のポート番号及
びチェックコードをエンコードし、これを回転子エラー
をチェックするために用いる。

【０２１３】 Rtype 意味 形式依存領域の使用 予備 注意 0 無データ 未使用 39 1 1 P:P req Port1 (13) 26 2 2 P:P reqs Port1 (13), Port2 (13) 13 3 3 P:P reqs Port1 (13),Port2 (13), Port3 (13) 0 4 P:MP req Broadcast channel number (10) 26 5 P:2P req Port1 (13), Port2 (13) 13 6 P:3P req Port1 (13), Port2 (13), Port3 (13) 0 7 P:P mtnc Port1(13) 26 [1] 8 Set B'cast B'cast channel number (10), Port (13) 16 [2] 9 Clr B'cast B'cast channel number (10), Port (13) 16 [2] 10 Free B'cast B'cast channel number (10) 29 [3] 11 Set T/slots Size (4) 35 [4] 12 Port State Port (13), Config type (3), Stae (2) 21 [5] 13 Port State Port (13), Config type (5x3), Stae (5x2) 21 [6]

【０２１４】より詳しいＦＭＥＡが必要とするエラーの
ための他のレジスタを識別する時、及び他の機能を行な
うために、別のメッセージを必要とすることもある。Ｒ
ｔｙｐｅ領域がなくなると、形式依存領域の数ビットを
用いてメッセージについて更に詳しく示すこともでき
る。 ［１］これは、通常のトラフィックがポートに対して不
能化された時に渡さなければならない保守メッセージの
ために用いられる。 ［２］同報通信ＲＡＭエントリの設定及びクリアのた
め、同報通信チャンネルの個々のユーザのため。 ［３］同報通信チャンネルの供給者を開放する時に用い
られる。 ［４］システム構成、即ち１サイクル中のタイムスロッ
ト数を設定するため（大きな拡張中に変更される）。こ
れは、次の構成を示す必要がある。

【０２１５】 構成 意味 ０ サイクル当り１８タイムスロット １ サイクル当り９タイムスロット ２ サイクル当り６タイムスロット ３ サイクル当り６タイムスロット、３対としてロックされる。 ４ サイクル当り６タイムスロット、３の２グループとしてロックされ る。 ５ サイクル当り３タイムスロット ６ サイクル当り３タイムスロット、３のグループにロックされる。 ７ サイクル当り２タイムスロット ８ サイクル当り２タイムスロット、１対としてロックされる。

【０２１６】ロックされた構成は、小さいサイズに用い
られて、多様性を得る。３としてロックされた時、タイ
ムスロット１内の要求のみが、タイムスロット１等の１
６ポートに応答する。 ［５］ 高速ポートに用いられるポートの割り当てを設
定するため。構成形式はポートコントローラ上のタイム
スロット間、及びポートコントローラ間に連係があると
すれば、それを示す。構成形式には以下のものがある。 − 単一ＡＴＭポート（１タイムスロット使用、連係さ
れていない） − 大ＡＴＭポート（「全」に設定する）の最初の１５
０Ｍ − 大ＡＴＭポート（「全」に設定し、読み出す）の中
間の１５０Ｍ − 大ＡＴＭポート（「全」を読み出す）の最後の１５
０Ｍ

【０２１７】各ポートは以下の３状態の１つである。 ａ）完全不能化−ポートからのトラフィックなし。 ｂ）保守のみ−特別保守要求を有するセルのみ許可され
る。 ｃ）完全可能化−全トラフィックの通過を許可する。 ［６］前述のコマンドのバルク版（必要であれば）、ポ
ートは更新すべき５つのポートの最初のものを識別す
る。

【０２１８】１０．３．４．２ ポートから中央状態デ
ータ確認フェーズへ

【０２１９】ＤＡＴＡ Ｓｔａｔｕｓは、送られている
セルについての詳細を有する。Ｓｅｎｔ領域は、受け付
けられたセルが実際にデータストリームに送出されたか
を示す。この領域が必要なのは、ＲＸポートは、最初の
ロットへの回答を受け取る前に、より多くの質問をしな
ければならないからである。これは、他のポートについ
て尋ねる（もし有していれば）、同一ポート（１つ以上
のセルがポートを待っている場合）、及び何等かの方法
で尋ねる（データが入手不可能であれば送ることができ
ないことを示す）のいずれかを選択することができる。
適切な方法は、ポートに対するデータレート、及びスイ
ッチが搬送する必要があるトラフィック混合の形式に依
存する。そして、モデル化して、必要な性能をいかにす
れば達成することができるかを判断する。

【０２２０】目的地ポート番号（又は同報通信チャンネ
ル識別）は、データが期待した通りのものであることの
確認であり、そうでなかったなら、中央段はそれを無視
する（データ不送出）。遅延優先度はＴＸポート内で出
立するセルのキューを管理する際有用である。これは、
又、データストリームを通じて行なうこともできる。

【０２２１】１０．３．４．３ 中央段からポートへ これをどのように用いるかについては、多くの自由度が
ある。６４ビットを有しており（４８と１６に分割する
必要はないが、タイミングの管理を簡単にするのならそ
うすることもできる）、以下のものを搬送する必要があ
る。 ａ）ＡＴＭの質問に対する回答（２ビット）：これら
は、ＲＸポートから中央段に送られているデータより、
約３２ビット先に送られなければならない。ＳＴＭの質
問に回答するには７ビット、各データ面に１ビット必要
となる。 ｂ）ＡＴＭデータの形式（無、Ｐ：Ｐ、Ｐ：ＭＰ、Ｐ：
ＦＰ）：中央から出力ポートへのデータと一致しなくて
はならない。 ｃ）遅延サイクル（Ｐ：ＰＭトラフィック）：中央から
出力ポートへのデータ（ＡＴＭのみ）と一致しなくては
ならない。 ｄ）要求された全ての返送情報及び統計 ｅ）制御ストリームを通過した全ての遅延優先度情報：
中央から出力ポートへのデータと一致しなくてはならな
い。（ＡＴＭのみ） ｆ）発生元のポート及びセルを記憶するためにデータス
イッチ内で用いたアドレスの識別を含めることは、保守
の理由のために有用である。記憶されたアドレスが送ら
れる場合、２つの面がその同一アドレスを用いることは
まずあり得ないことに注意されたい。

【０２２２】１１．コアに対する強化 スイッチのコアの実施は、その論理構造又は動作を変更
することなく、技術の向上と共に発展することができ
る。

【０２２３】ここには、発展の可能性のある多くの領域
があげられており、そのいずれか又は全てを適用するこ
とができる。これらの間には、従属性が殆ど又は全くな
い。

【０２２４】データを３３０Ｍで送信することができれ
ば、各回転子機能に対し２枚の回転子カードを、１つの
カードに合併することがで、中央スイッチ段全体を１枚
のカードに実装することができる。

【０２２５】データを６６０Ｍで送信することができれ
ば、２つの回転子又は２つの中央スイッチを１枚のカー
ドに実装することによって、更に１／２に減少させるこ
とが可能となる。

【０２２６】ＡＳＩＣ上のメモリが向上すれば、多数の
中央スイッチポートコントローラを１つのパッケージ内
に設けることができる。究極的には、制御面を１つの素
子内に、データスイッチと同様に、作成することができ
る（同報通信ＲＡＭの要求に依存する）。

【０２２７】回転子機能用の光学系の使用により、それ
らの動作が能動的になる。

【０２２８】更に、ポートと回転子との間、及び回転子
から中央スイッチの接続に光学素子を用いると、双方向
光学回転子の使用が可能となり、ＲＸ及びＴＸ回転子カ
ードを組み合せ、ファイバの数を半分にすることができ
る。これは、中央段を更にカード上に配置できるように
すると共に、それらもＩＯの半分のみを用いることにな
る。

【０２２９】直交背面（ｂａｃｋｐｌａｎｅ）を用いる
ことができれば（即ち回転子カードを中央スイッチカー
ドに直角に取り付ける）、回転子と中央スイッチとの直
結により、かなりの縮小化が可能となる。

【０２３０】発展する技術の使用を、以下のテーブルに
示す。これは、２８８ポートスイッチのある面のもので
あり、カード当りのＩＯ接続数が同じであることを前提
としており、２倍になれば、使用中の技術レベルの２倍
のエントリを用いることになる。

【０２３１】 カード技術レベル間の内部 カード数 カード形式 基本システム（１６５Ｍ） １００ ３ ３００Ｍインターフェース （光学回転子なし） ５０ ２ ６６０Ｍインターフェース （光学回転子なし） ２５ ２ １．３Ｇインターフェース （光学回転子なし） １３ ２ ２．６Ｇインターフェース （光学回転子なし） ７ ２ ３００Ｍインターフェース （光学回転子） ２５ ２ ６６０Ｍインターフェース （光学回転子） １３ ２ １．３Ｇインターフェース （光学回転子） ７ ２ ２．６Ｇインターフェース （光学回転子） ４ ２

【０２３２】１２．周辺ポートの詳細 この章はスイッチアーキテクチャと結合された周辺ポー
トの詳細を記載する。変換及び監視についても述べる
が、深く追及しない。

【０２３３】この章は２つの主要なＡＳＩＣ機能を必要
とし（一方はＲＸに、他方はＴＸ）そしてＲＸ機能にお
ける質問提示に関するいくつかの問題を示す。

【０２３４】１２．１ 周辺ポートのブロック図 図１９に示すように、周辺は、ＧＢ２２２４４４１７ａ
に記載されたスイッチのｘｂインターフェースを支持し
ており、既存のＨＴＵ及び監視ユニットを用いることが
できる。ＲＰＣＵはこのスイッチアーキテクチャに連結
されているが、しかし、ＴＸポートには同等な機能があ
る。

【０２３５】ＲＸポート領域は、機能性を明瞭にするた
めに、別個のＡＳＩＣとして示されているが、ＨＵＴ及
び／又はＴＸポート素子と組み合せることもできる。

【０２３６】一般的に、この説明は機能的アーキテクチ
ャを含むものである。ポートが２つの面に分割する位置
を変更することは可能であるが、同期特性は同一であ
る。相違は、コア冗長機構によって保護されるハードウ
エアの量であろう。

【０２３７】７データ及び１制御信号（全てで４１Ｍ）
は、恐らく１６５Ｍの２つのリンクに多重化されよう。

【０２３８】１２．２ ＡＳＩＣＡＳＩＣの概要につい
て、機能ブロック毎にここに述べる。これらは、ある場
合には、組み合せることもできる （互いに、及びマル
チプレクサのような他の雑多なロジックと）。例えば、
ＲＸ及びＴＸポートをマルチプレクサ及びデマルチプレ
クサと共に組み合せることもできる。

【０２３９】１２．２．１ ＲＸポート このＡＳＩＣは、図２０に示されており、一方それらが
所与の出力ポート用の空間を有しているかを、中央段に
尋ね、そして適切なデータを送出する。この素子には小
さなキューがあるが、この小さなサイズのための優先度
やオーバフローするという非常に可能性の低い事態を考
慮する必要はない。これは、ＴＸ素子、及び／又はＨＴ
Ｕと組み合せることもできる。

【０２４０】１２．２．２ ＴＸポート 基本的なＴＸポート機能は非常に簡単であり、主に出力
キューである。このユニットは、スイッチからの２つの
面を有することができるが、論理的な説明は両方の場合
において同一である。これは、ＲＸポートに、それが必
要なデータを制御ストリームから引き渡す。

【０２４１】この素子は、必要に応じて点対多点セルの
再タイミングを与え、中央段において順方向転送を用い
たことによって起こった遅延を補償する。又、（６００
Ｍポートのような）より高速なポートを通る／より高速
なポートから来る、セルの再タイミングを行ない、用い
られているポート連結内でのタイムスロットのずれを補
償する。

【０２４２】又、これは全てのセルを出力キューに配置
する。キューの管理において、これは、セル損失優先、
そして恐らくセル遅延優先を実施する。

【０２４３】出力キューのサイズは、受け入れられる最
大遅延によって与えられる。多点再タイミング記憶部の
サイズには、数学的分析が行なわれるが、シミュレーシ
ョンからは、２０セル以上とする必要は決してないこと
が、暗示されている。高速再タイミングに必要とされる
のはこれよりはるかに少ない。

【０２４４】セルが出力キューがら取り出される際、必
要な複製及び／又は再変換は何でも行なわれる。これ
は、同一ポート上の多数のＶＰＣ又はＶＣＣのファンア
ウト、及び各ポートにおいて異なる出立ＶＰＩ：ＶＣＩ
値を必要とするファンアウトを可能とする。

【０２４５】セルの複製及びヘッダの再変換は、セルの
コピーを必要とするＶＰＩ：ＶＣＩのリストを与える表
によって制御される。コピーが伝送されている間、セル
は出力キューから除去されない。各コピーのヘッダは、
コピーができる際に、再変換される。

【０２４６】再変換は、セルがキューから除去されて、
セルコピーが作られない時に生じることがある。双方の
機能に同一の表が用いられる。このようにこの表を用い
ることは、非常に簡単な機能であり、ＡＳＩＣにさほど
複雑度を付加するものではない。

【０２４７】この素子の概略を図２１に示す。

【０２４８】１２．２．３ ＡＳＩＣの概要 ＡＳＩＣに対する要求はＲＸ及びＴＸポートがスイッチ
の２つの面を管理し、かつより高い速度への多重化を含
んでいないことを前提としている。

【０２４９】 特性 ＡＳＩＣ ＲＸポート ＴＸポート ロジックの複雑度 中 低 メモリ構成 12X64X8 120X53X8 [2] 50X53X8 [3] 合計 6K 72K

【０２５０】 特性 ＡＳＩＣ ＲＸポート ＴＸポート ４１Ｍでの入力ピン ４ １０＋８ ２０Ｍ １１ ２ ４１Ｍでの出力ピン ８＋８ １ ２０Ｍ ０ １１ ｐｗｒ前の合計 ３１［１］ ３２［１］

【０２５１】［１］これらは組み合せることができ、し
たがって４ピン程必要量を減らすことができる。これら
の機能のピンカウントは、制御用マクロの素子を管理す
るためのアクセスを含まない。 ［２］主セルキューであるこれのサイズは、システムに
受け入れ可能な最大遅延に関連し、要求が設定された時
に変更しなければならないことがある。 ［３］遅れているマルチキャストトラフィックであるこ
れのサイズは、数学的分析に依存し、ここで提案する形
状は、恐らく過剰評価である。シミュレーションでは、
２０以上は決して必要としなかった。

【０２５２】１２．３ 質問の実行 ＲＸポートは、その入力キュー内に有するセルについて
の質問を行なうため、どのように組織されるかについ
て、多くの選択肢を有することができる。何の質問をす
るかを論理的にすることによって、大幅な性能の向上が
可能である。第９章の結果は、質問実行についてのいく
つかの論理的原理を用いることによって得られた。これ
らには次のものが含まれる。

【０２５３】ａ）いつでも一度に２組の未解決な質問が
あるので２組の質問を交互に行なう。これらを組Ａ及び
組Ｂと呼ぶ。２組の質問は、１組のデータが送られる前
に成され、したがって最初の組が受け入れられれば２番
目の組での無駄を減らすことができる。 ｂ）異なる質問を行なう２つ以上の送るべきセルがある
時、又は少なくとも交互の中央段において順番が異なる
時。 ｃ）同一ポートに送られるために２つ以上が待機中であ
る場合、各組の質問において同一ポートに関する質問を
行なうことは、受け入れ可能である。 ｄ）行なわれる質問の形式は、キュー内の最初のエント
リによって決められる。組Ａはそのキュー内の最初のセ
ルに依存する。それが同報通信セルであればそれが送出
され、点対点セルであればそのセルと２つの異なるアド
レスのものが送出される。 ｅ）最初のエントリが多点セルの場合、組Ｂが上述と同
じ原理を用いるが、２番目のエントリから開始する。 ｆ）又、２、３又は４の位置に多点セルがあるならば、
これは組Ｂとして送られる。 ｇ）又は、可能であれば、組Ａ内のものに対して異なる
３つの質問を選択する。 ｈ）実際に行なわれた質問に加えて、入力キューがプロ
グラムされたサイズより長く、そしてこの組の質問が多
点セルに対するものである場合、順方向フロー制御ビッ
トをセットし、制限されたアクセス中央スイッチ空間の
使用を許可する。

【０２５４】１３． 高速周辺ポートの詳細 これまでの基本設計は、１５０ＭのＡＴＭポート用スイ
ッチコアの使用を説明してきた。これより高速のＡＴＭ
インターフェースポートについては、インターフェース
のＲＸポートコントローラの管理の下で、いくつかのコ
アへのリンクを用いる。原則として、この設計はいかな
る帯域のポートにも提供可能である。

【０２５５】より高速で動作させるための主な変更は、
スイッチの周辺部において、スイッチコアに多数のリン
クを供給する高速ポートを設けることであろう。スイッ
チコアは、高速ポート用には、すこし違った構成をする
必要があり、高速ポート用の構成変更は、既存の低速ト
ラフィックの動作に影響を与えることはない。コア構成
の変更は非常に小さく、１５５Ｍインターフェースの実
施を考慮することができる。コアの変更は、より高速な
いなかるものについても同一であり、それ以上に影響を
及ぼす。

【０２５６】異なるレートのポート間を接続する際には
制限はない。

【０２５７】１３．１ 高速インターフェースポート 高速ポートは、１つのセルキューから、スイッチの中央
への多数のリンクを管理しなくてはならない。これを行
なうために、異なる中央段に、未解決のいくつかの組の
質問を有しており、それらを調整しなければならない。

【０２５８】より速く作動して多数のリンクを扱う他、
可能であれば異なる中央段に異なる質問を行ない、出力
ポートのセル数と比較して、同一ポートに余りに多くの
未解決問題を有さないことを保証しなくてはならない。
これは１５０Ｍポートにも同様に作動するが、それは必
要ではないことに注意されたい。

【０２５９】６００Ｍポートに対して、ポートはスイッ
チコアへの４つの別個のリンクを取り扱い、これらは位
相が正確に１タイムスロット離れているが、同一タイム
スロットレベルに整合されている（それらが共通の回転
子を用いているという事実により）。同様に、２．４Ｇ
ポートも１６のリンクを扱い、それらも各々位相が１タ
イムスロット離れている。

【０２６０】しかしながら、９．６Ｇポートは４組のリ
ンクを有し、各々１６の等しく離間されたタイムスロッ
トを有しているが、このセットは時間的に４ビットずら
されている。このようなポートには４つの回転子（７２
リンク）全ての全容量を与える方が、それが厳しく要求
している８つの未使用リンクを回転子に割り当てようと
するよりも、恐らく好都合である。

【０２６１】１３．２ ２．４Ｇ以上のレートのポート これらには、１対乗の回転子が必要であり、それらによ
る遅延は、全く同一ではないが、変動は他の経路（全タ
イムスロット）による変動より小さいので、セルは連続
状態を保つことになる。

【０２６２】１４． ＡＴＭ及びコアの保守 スイッチの同期予測動作は、多面動作をより簡単に行な
わせることができ、同一設計を、２又は３面冗長システ
ムにおいて用いることができるようにする。

【０２６３】以下の説明の殆どは、これが２面環境にお
いて動作していることを前提としている。

【０２６４】ＥＴ保守は、ヘッダ変換ユニット、監視ユ
ニット及び関連領域の不良を含む。

【０２６５】１４．１ スイッチ 同期動作は、２又は３面を入力ポートと出力ポートとの
間で用いることができるようにする。中央スイッチの一
方が不良の場合、その中央スイッチを全ての面において
空白にする（ｂｌａｎｋ ｏｕｔ）、及び多面同期動作
を維持するという選択肢がある。面全体を空白にするこ
ともできる。

【０２６６】面間の同期がこれらの不良のために失われ
た場合、短い期間の後スイッチは自分自身を再整合す
る。一旦不良領域がサービスから取り除かれるか修繕さ
れる。

【０２６７】各転送セルには３つの予備のオクテット
（ｏｃｔｅｔ）を用いて、必要であれば、チェックコー
ド及び連番を保持すことができる。（ＰＲＣＵにおける
ように連番を用いると、ファンイン呼び出しが不能とな
ることに注意されたい）。

【０２６８】１４．２ ポート冗長度 スイッチの同期特性と既知の遅延特性は１：１及び１：
ｎの交換端末（ＥＴ）冗長度を可能にする。

【０２６９】１：１冗長動作に対して、一対のポートを
全てのメッセージについて共にロックすることができ、
又は一対のポート（スイッチ上のどこのものでもよい）
は、スイッチ内の点対少数点機能を利用して、論理的に
同等な一対のポートとして動作することができる。

【０２７０】１：ｎ冗長動作に対して、スイッチは交換
割り当てを記憶することができず、早急に構成を変更し
なくてはならない。しかしながら、スイッチは内部経路
を有する必要がないので、その変更を全てのＥＴに同報
通信することができ、それらは単純に影響を受けるＨＴ
Ｕ内のポート番号を変換する。

【０２７１】トラフィックを故障したポートから切り放
す機構を有することが必要である。これは、個々のポー
トを可能化又は不能化することによって中央コントロー
ラにおいて簡単に行なうことができる。不能化された
時、半アクティブ状態にして、通常のトラフィッックは
通さないが、ある保守診断情報は通すようにすることが
できる。

【０２７２】１４．３ スイッチ保守の詳細 スイッチをどのように保守することができるかを示すた
めに、このスイッチについて検討する必要がある多くの
詳細がある。

【０２７３】１４．３．１ エラーの検出 ２つ（以上）の同期面を有すると、ＴＸポート素子内の
これら２面間のずれを検出するのは簡単である。補正デ
ータの選択に関する次の見出しを見られたい。

【０２７４】セル内の余分な３オクテットのデータ容量
を用いて、１データ面当りのチェック並びに全メッセー
ジのチェックを行なうことができる。これはエラーの位
置を突き止めるのに用いることができる。このチェック
空間の構造は、共通モードの不良を掴むために、最適化
することができる。

【０２７５】制御面は、質問及びポート番号についてＣ
ＲＣを備えており、これが（もし悪ければ）中央段に質
問を無視させる。連続的にチェックされている実際のポ
ート番号を示す領域（回転子エラーの場合）、及びその
情報を二重チェックするための目的地ポートの繰り返し
がある。これ以上のチェックも考慮されつつある。

【０２７６】１４．３．２ データ面の選択 データに対する正しい面を決定する方法は、同期性がそ
れをより簡単にするので、考慮する必要がある。セル
は、チェックコード及び／又は連番のための、空間を有
する。連番は、スイッチ上のファンイン接続の使用を禁
止するので、（可能であれば）避けるべきである。

【０２７７】３オクテットのチェック情報によってデー
タ面に不良が発見された場合、正しいデータを別の面か
ら選択することができる。

【０２７８】制御面におけるエラーを解決するのは、こ
れより複雑な問題である。

【０２７９】制御ストリーム内の制御におけるエラー
は、ポート識別チェック（回転子エラーのためのチェッ
ク）及び質問とコマンドに及ぶＣＲＣを含むことができ
る。

【０２８０】１４．３．３ 不良位置 ＴＸポートがタイミングサイクルに対してずれが発生し
た時間を記録すると、これが中央段に（又は回転子）指
摘する。

【０２８１】１面当りのデータチェック及び全メッセー
ジチェックを用いると、データ面における不良を検出し
て位置を突き止めるために使用することができる。時間
（不良が発生したサイクル内の）の知識と面によって、
これは、回転子か中央データ面に指摘する。

【０２８２】各中央スイッチから回転子を通じて不良が
検出されたポートへのデータ及び同一回転子上のその他
のものを組み合せることによって、適切な回転子、デー
タスイッチ又は通信経路に、不良を突き止めることがで
きる。

【０２８３】１４．３．４ 不良再構成 システムは、全てのトラフィックに対して良好なスイッ
チ面にロックする、又は両方の面に不良を有する中央ス
イッチを塞ぐ、又は一方の面に不良を有する中央スイッ
チを塞ぐ、選択を有する。

【０２８４】ロックするのは最も単純であり、ある種類
の不良にとっては唯一の選択子であろう。中央スイッチ
を両方の面において塞ぐことは、エラー検出を含めた全
てのサービスを継続するが、最低に減少した容量となる
ことを意味する。故障した中央スイッチを一方の面に塞
ぐことは、残りの面におけるエラー検出能力が制限され
ることを意味する。

【０２８５】１４．４ 同期回復 ２又は３面のタービンでは、アイドル即ち「空」の面
を、作業中の面と完全な状態同期に持って行くのは単純
なことである。これは、不良の修正後に２番目の面をサ
ービスに戻す時、又は１つの面が新しい大きな成長段に
「成長」した時に行なわなければならない。

【０２８６】同一セルが同時に両方の面に送られた場
合、スイッチは結果的に両方の面において同一状態に落
ち着く。これはシミュレーションによって証明されてい
る。しかしながら、これに係る時間は、以下の技術を用
いることによって大きく減少させることができる。

【０２８７】第１に、ＳＴＡＲＴ ＲＥＳＹＮＣ命令を
ＥＴの１つによって全ての中央段に送出する。これは、
それらに要求中の２番目及び３番目の質問を無視するよ
うに命令するもので、それらは最初に提供されたアドレ
スに「ＯＫ」又は「拒絶」のみを示す。この制約は、各
中央段において完全な１サイクルの間続き、両方の面で
全ての点対点トラフィックが調和することを保証する。
中央段は又、サイクルの進展につれ、ＳＴＡＲＴ ＲＥ
ＳＹＮＣメッセージをその他のＥＴに渡す。

【０２８８】「アイドル」面を回復している間、質問は
両方の面に送られる。作動中の面から受けとられた回答
は作動中及びアイドル中双方の面によって用いられる。
アイドル面は空のセル記憶部を伴って始まるので、必要
な場合常にセル空間がある。

【０２８９】１サイクルの終了時に、スイッチ上の多点
トラフィックがないならば、両方の面は完全に同期す
る。

【０２９０】多点トラフィックは、作動面の順方向転送
領域のセルともなり得るので、問題を混乱させる。した
がって、新しいセルは両方の面に対する新しい処置を受
け取らないこともある。例えば、あるセルを作動面上の
第２ランクに配置することができるが、アイドル面では
主ランクとなる。

【０２９１】幸い、あるポートの主ランクが空になると
すぐに、２つの面は中央段内のそのポートに対して同期
するので、この状態は不安定である。したがって、これ
らの記憶部の大きな割合は、各サイクル毎に同期する。

【０２９２】この効果には、例えば２０サイクルの時間
制限を設定することによって、上限が与えられる。この
時点までにポートが同期されていない中央段はいずれ
も、そのようなポートに差し向けられた全ての多点セル
を拒絶するように要求される。これより３サイクル後
に、スイッチは完全に同期する。したがって、新しい面
を再同期するための最大時間は、約２５サイクルで、１
ミリ秒より短い。

【０２９３】中央段が全ての出力ポートに対して再同期
した時、ＩＮ ＳＹＮＣＨメッセージをプロセスを開始
したＥＴに渡す。一旦全ての中央段がこれを行なったな
ら、ＥＴを制御して、ＳＹＮＣ ＣＯＭＰＬＥＴＥメッ
セージを最初に得られる中央段に送り、これが全ての接
続されているＥＴに同報通信する。ここで、これらはそ
れらの面の比較チェックを開始することができる。

【０２９４】この技術は、三重面、又はそれ以上の面に
も、必要であれば、同等によく作用するものである。

【０２９５】質問２及び３の使用に関する一時的な制約
に起因して低下したスループットは短い時間しか続かな
いので、これらの状態の下では、入力キューの過負荷の
機会は殆どない。

【０２９６】１５．結論 この明細書は、最新のＡＴＭスイッチの可能性のある実
施態様の概念及び概要をある程度詳細に記載したもので
ある。このスイッチは以下のような主な利点を有してい
る。 ａ）このスイッチは、障害、セルの損失及び遅延ジッタ
に対して、単一段構造として振舞う。 ｂ）前記スイッチは、マルチキャスト（ファンアウト又
は同報通信）及びファンインを行なうことができる。 ｃ）前記スイッチは、再配線の必要性なしに、小さいサ
イズから巨大サイズまで成長する。 ｄ）コアの変更なしに、１つの設計が、高速外部インタ
ーフェース、６００Ｍ、２．４Ｇ、９．６Ｇ等の設置を
支援する。 ｅ）技術の向上につれて、論理動作の変更なしに、スイ
ッチコアを前進的に小型化し、コストを低減することが
できる。 ｆ）前記スイッチは完全に自己指向型であり、したがっ
て経路獲得のための呼び出し設定オーバーヘッドを有さ
ない。 ｇ）スイッチの同期的な性質及び自己出向性質により、
非常に少ない切り替え時間でポートの１：１及び１：ｎ
動作を可能、かつ容易とする。 ｈ）前記スイッチの同期的性質が、そのスイッチに対す
る不良の検出及び位置の突き止めを、非同期の設計のも
のより容易にしている。 ｉ）動的帯域変更が、サービスの中断なしに、そして、
他の接続に影響を与えずに、成立した接続に対して可能
である。 ｊ）１つの出力ポートに差し向けられたトラフィック負
荷が過負荷になる場合、仮想的に他の出力ポートへ差し
向けられたトラフィックのためのスイッチの動作には衝
撃を与えない。 ｋ）この設計は、取り扱われる内部帯域が切り変えられ
る帯域の２倍のみであるという事実により、それを実施
するには効率的である。

【図面の簡単な説明】

【図１】図１は、公知のＡＴＭスイッチの概略図であ
る。

【図２】図２は、本発明によるＡＴＭスイッチの概念図
である。

【図３】図３は、本発明によるＡＴＭスイッチの概略図
である。

【図４】図４は、マルチキャスト（ｍｕｌｔｉｃａｓ
ｔ）動作のための、順方向転送記憶部の使用を示す。

【図５】図５は、点対多点接続用の、基本的連続ポート
動作を示す。

【図６】図６は、本発明のスイッチのデータ面の概略図
である。

【図７】図７は、本発明のＡＴＭスイッチの概念図であ
る。

【図８】図８は、第７図のスイッチのコアの概略図であ
る。

【図９】図９は、１６５Ｍ技術を用いたスイッチの物理
構造の概略表現である。

【図１０ａ】図１０ａは、図７のスイッチに用いられ
る、スイッチ構成の例を示す。

【図１０ｂ】図１０ｂは、図７のスイッチに用いられ
る、スイッチ構成の例を示す。

【図１０ｃ】図１０ｃは、図７のスイッチに用いられ
る、スイッチ構成の例を示す。

【図１１】図１１は、別のスイッチ構成の概略図であ
る。

【図１２】図１２は、本発明による巨大スイッチ用の制
御面の概略図である。

【図１３】図１３は、図７に示したようなスイッチのた
めの中央制御部の概略図である。

【図１４】図１４は、回転子ＡＳＩＣのための可能な構
成を示す。

【図１５】図１５は、中央データスイッチＡＳＩＣのた
めの可能な構成を示す。

【図１６】図１６は、中央制御メモリ管理ＡＳＩＣのた
めの可能な構成を示す。

【図１７】図１７は、中央ポート制御ＡＳＩＣの該略図
を示す。

【図１８】図１８は、タイムスロット管理ＡＳＩＣの動
作の概略図を示す。

【図１９】図１９は、周辺ポート支援ＡＳＩＣのブロッ
ク図を示す。

【図２０】図２０は、ＲＸポートＡＳＩＣのための可能
な構成を示す。

【図２１】図２１は、ＴＸポートＡＳＩＣのための可能
な構成を示す。

【図２２】図２２のＡ及びＢは、順方向転送記憶部を概
略的に示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マダン，トーマス スレイド 英国 ビーエイチ21 ２エイチオー，ド ーセット，ウィムボーン，コール ヒ ル，カットラーズ プレイス 38 (72)発明者 プロクター，リチャード ジョン 英国 ビーエイチ21 ３キュウワイ，ド ーセット，ウィムボーン，コーフ マリ ン，ディプローズ ロード 28 (56)参考文献 英国特許出願公開2238934（ＧＢ，Ａ) 英国特許出願公開2212364（ＧＢ，Ａ) 英国特許出願公開2224417（ＧＢ，Ａ) 欧州特許出願公開224244（ＥＰ，Ａ １) 欧州特許出願公開418813（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 12/56

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 入力ポートと出力ポート及び各入力ポー
   トをいずれかの出力ポートに切り替えるための中央スイ
   ッチングユニットとを有するＡＴＭ通信スイッチであっ
   て、該スイッチは該入力ポートと該中央スイッチングユ
   ニットとの間のトラフィックのためのフロー制御を与え
   るように構成され、該入力ポートはトラフィックを該中
   央スイッチングユニットにキューイングすることがで
   き、該トラフィックは異なる複数のカテゴリーを含み、
   該フロー制御は優先的な取り扱いを該カテゴリーの一定
   のものに与えるように構成されていることを特徴とする
   ＡＴＭ通信スイッチ。
2. 【請求項２】 請求項１記載のＡＴＭ通信スイッチであ
   って、前記フロー制御は優先的な取り扱いを前記カテゴ
   リーのキューの長さが所定値に増大した他のものにも与
   えるように構成されているＡＴＭ通信スイッチ。
3. 【請求項３】 請求項１又は２記載のＡＴＭ通信スイッ
   チであって、前記入力ポートは中央スイッチングユニッ
   トに応答指令信号を送るように要求を出し、それによっ
   て該入力ポートがトラフィックを有する出力の状態を決
   定できるように構成されているＡＴＭ通信スイッチ。
4. 【請求項４】 請求項３記載のＡＴＭ通信スイッチであ
   って、前記中央スイッチングユニットに応答指令信号を
   送るように要求してそれぞれのトラフィックに先立って
   なせるように構成されているＡＴＭ通信スイッチ。
5. 【請求項５】 請求項３又は４記載のＡＴＭ通信スイッ
   チであって、一度にひとつ以上の出力の状態を決定する
   ために各入力ポートが前記中央スイッチングユニットに
   応答指令信号を送るように構成されているＡＴＭ通信ス
   イッチ。
6. 【請求項６】 請求項１〜５のいずれかに記載のＡＴＭ
   通信スイッチであって、複数の中央スイッチングユニッ
   トを備えているＡＴＭ通信スイッチ。
7. 【請求項７】 請求項６記載のＡＴＭ通信スイッチであ
   って、各入力ポートは各中央スイッチングユニットに順
   番に応答指令信号を送るように構成されているＡＴＭ通
   信スイッチ。
8. 【請求項８】 請求項６記載のＡＴＭ通信スイッチであ
   って、前記入力ポートは一度にひとつ以上の中央スイッ
   チングユニットに応答指令信号を送るように構成されて
   いるＡＴＭ通信スイッチ。
9. 【請求項９】 請求項１〜８のいずれかに記載のＡＴＭ
   通信スイッチであって、前記又は各中央スイッチングユ
   ニットは、記憶遅延をそれを通過するトラフィックに伝
   え、該遅延は入力ポートと出力ポートのいかなる所定の
   組み合わせに対しても一定であるＡＴＭ通信スイッチ。
10. 【請求項１０】請求項１〜９のいずれかに記載のＡＴＭ
    通信スイッチであって、前記又は前記の各中央スイッチ
    ングユニットは、多点セルのための追加記憶部を設けた
    順方向転送記憶部を備えているＡＴＭ通信スイッチ。
11. 【請求項１１】請求項１０記載のＡＴＭ通信スイッチで
    あって、前記順方向転送記憶部の一部は、同報通信情報
    のための使用に制限されているＡＴＭ通信スイッチ。
12. 【請求項１２】請求項１１記載のＡＴＭ通信スイッチで
    あって、多点セルを同報通信セルとして扱うことができ
    るようにする制御手段を備えているＡＴＭ通信スイッ
    チ。
13. 【請求項１３】請求項１１又は１２記載のＡＴＭ通信ス
    イッチであって、点対２〜３の少数点接続を同報通信セ
    ルとして扱うことができるようにする制御手段を備えて
    いるＡＴＭ通信スイッチ。