JP3471628B2 - 書き換え可能な論理回路およびラッチ回路 - Google Patents
書き換え可能な論理回路およびラッチ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、再構成可能布線論
理素子（ＦＰＧＡ：Field Programmable Gate Array）
を利用した書き換え可能な論理回路およびこの論理回路
を使用して構成したラッチ回路に関するものである。
理素子（ＦＰＧＡ：Field Programmable Gate Array）
を利用した書き換え可能な論理回路およびこの論理回路
を使用して構成したラッチ回路に関するものである。
【０００２】
【従来の技術】従来の再構成可能布線論理素子は、論理
関数の実現に論理メモリを使用する場合であっても、こ
れらの論理関数相互の接続は、信号線間に配置したトラ
ンスファーゲートスイッチのオン／オフで決定する方法
を採用していた。すなわち、論理メモリとトランスファ
ーゲートスイッチの異なる種類の組み合わせで論理回路
を実現していた。
関数の実現に論理メモリを使用する場合であっても、こ
れらの論理関数相互の接続は、信号線間に配置したトラ
ンスファーゲートスイッチのオン／オフで決定する方法
を採用していた。すなわち、論理メモリとトランスファ
ーゲートスイッチの異なる種類の組み合わせで論理回路
を実現していた。
【０００３】
【発明が解決しようとする課題】しかし、論理メモリと
トランスファーゲートスイッチは全く異なった構造とな
っているため、さらなる高集積化や柔軟性向上の妨げと
なっていた。
トランスファーゲートスイッチは全く異なった構造とな
っているため、さらなる高集積化や柔軟性向上の妨げと
なっていた。
【０００４】本発明はこのような点に鑑みてなされたも
のであり、その第１の目的は、論理回路の実現に必要な
論理ゲートとそれらの接続をできるだけ均一な構造で実
現し、上記した問題を解決した書き換え可能な論理回路
を提供することである。また、第２の目的は、この論理
回路を利用したラッチ回路を提供することである。
のであり、その第１の目的は、論理回路の実現に必要な
論理ゲートとそれらの接続をできるだけ均一な構造で実
現し、上記した問題を解決した書き換え可能な論理回路
を提供することである。また、第２の目的は、この論理
回路を利用したラッチ回路を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するため
の第１の発明の論理回路は、隣接セルと信号路によって
接続される複数のセルからなる論理回路において、各セ
ルは、当該各セルに接続される前記信号路を入力用又は
出力用に設定する手段を有し、且つ各セルは、前記入力
用に設定された信号路を介して入力される値をアドレス
として書き換え可能な論理メモリにアクセスすることに
より予め格納されている値を読み出して前記出力用に設
定されている信号路に出力するように構成した。
の第１の発明の論理回路は、隣接セルと信号路によって
接続される複数のセルからなる論理回路において、各セ
ルは、当該各セルに接続される前記信号路を入力用又は
出力用に設定する手段を有し、且つ各セルは、前記入力
用に設定された信号路を介して入力される値をアドレス
として書き換え可能な論理メモリにアクセスすることに
より予め格納されている値を読み出して前記出力用に設
定されている信号路に出力するように構成した。
【０００６】第２の発明の論理回路は、第１の発明にお
いて、上記信号路を入力用又は出力用に設定する手段
が、前記論理メモリのトライステート出力機能により実
現されるように構成した。
いて、上記信号路を入力用又は出力用に設定する手段
が、前記論理メモリのトライステート出力機能により実
現されるように構成した。
【０００７】第３の発明のラッチ回路は、第１又は第２
の発明における論理回路の２個の論理メモリからなる第
１、第２の論理メモリのアドレスの値を各々２入力ＮＯ
Ｒの論理機能に設定し、該第１、第２の論理メモリの各
々の第１入力を入力用に設定された個別の信号路に接続
し、前記第１の論理メモリの第２入力を前記第２の論理
メモリの出力用に設定された信号路に接続し、前記第２
の論理メモリの第２入力を前記第１の論理メモリの出力
用に設定された信号路に接続して構成した。
の発明における論理回路の２個の論理メモリからなる第
１、第２の論理メモリのアドレスの値を各々２入力ＮＯ
Ｒの論理機能に設定し、該第１、第２の論理メモリの各
々の第１入力を入力用に設定された個別の信号路に接続
し、前記第１の論理メモリの第２入力を前記第２の論理
メモリの出力用に設定された信号路に接続し、前記第２
の論理メモリの第２入力を前記第１の論理メモリの出力
用に設定された信号路に接続して構成した。
【０００８】
【発明の実施の形態】［第１の実施の形態］図１は本発
明のセル構造の基本的な構成を示す図、図２は図１のセ
ル１を複数個並べた例を示す図、図３は論理メモリの構
成を示す図である。
明のセル構造の基本的な構成を示す図、図２は図１のセ
ル１を複数個並べた例を示す図、図３は論理メモリの構
成を示す図である。
【０００９】図１に示すセル１は、ｗ、ｎ、ｅ、ｓと名
付けられた４方向に対して１つずつ合計で４つの隣接セ
ルを持つ。たとえば、図２のセル１Ａは、セル１Ｂ、１
Ｃ、１Ｄ、１Ｅの４つの隣接セルをもつ。そして、セル
１は、それぞれの隣接セルと接続するための４つの信号
路Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓをもつ。信号路Ｐｗは論理メ
モリＭｗに対しては出力用信号路として、他の論理メモ
リＭｎ、Ｍｅ、Ｍｓに対しては入力用信号路として働か
せることができる。信号路Ｐｎは論理メモリＭｎに対し
ては出力用信号路として、他の論理メモリＭｅ、Ｍｓ、
Ｍｗに対しては入力用信号路として働かせることができ
る。信号路Ｐｅは論理メモリＭｅに対しては出力用信号
路として、他の論理メモリＭｓ、Ｍｗ、Ｍｎに対しては
入力用信号路として働かせることができる。信号路Ｐｓ
は論理メモリＭｓに対しては出力用信号路として、他の
論理メモリＭｗ、Ｍｎ、Ｍｅに対しては入力用信号路と
して働かせることができる。
付けられた４方向に対して１つずつ合計で４つの隣接セ
ルを持つ。たとえば、図２のセル１Ａは、セル１Ｂ、１
Ｃ、１Ｄ、１Ｅの４つの隣接セルをもつ。そして、セル
１は、それぞれの隣接セルと接続するための４つの信号
路Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓをもつ。信号路Ｐｗは論理メ
モリＭｗに対しては出力用信号路として、他の論理メモ
リＭｎ、Ｍｅ、Ｍｓに対しては入力用信号路として働か
せることができる。信号路Ｐｎは論理メモリＭｎに対し
ては出力用信号路として、他の論理メモリＭｅ、Ｍｓ、
Ｍｗに対しては入力用信号路として働かせることができ
る。信号路Ｐｅは論理メモリＭｅに対しては出力用信号
路として、他の論理メモリＭｓ、Ｍｗ、Ｍｎに対しては
入力用信号路として働かせることができる。信号路Ｐｓ
は論理メモリＭｓに対しては出力用信号路として、他の
論理メモリＭｗ、Ｍｎ、Ｍｅに対しては入力用信号路と
して働かせることができる。
【００１０】各論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓは対
応する各信号路Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓへの出力をオン
／オフ（イネーブル／ディスイネーブル）するトライス
テート出力機能をもち、そのトライステート出力機能を
オンすることにより出力用として設定された信号路以外
の他の３つの信号路からの入力で、アドレスを指定でき
る。すなわち、論理メモリＭｗは、信号路Ｐｎ、Ｐｅ、
Ｐｓからの入力値で、論理メモリＭｎは信号路Ｐｗ、Ｐ
ｅ、Ｐｓからの入力値で、論理メモリＭｅは信号路Ｐ
ｗ、Ｐｎ、Ｐｓからの入力値で、さらに論理メモリＭｓ
は信号路Ｐｗ、Ｐｎ、Ｐｅからの入力値で、各々アドレ
スを設定できる。
応する各信号路Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓへの出力をオン
／オフ（イネーブル／ディスイネーブル）するトライス
テート出力機能をもち、そのトライステート出力機能を
オンすることにより出力用として設定された信号路以外
の他の３つの信号路からの入力で、アドレスを指定でき
る。すなわち、論理メモリＭｗは、信号路Ｐｎ、Ｐｅ、
Ｐｓからの入力値で、論理メモリＭｎは信号路Ｐｗ、Ｐ
ｅ、Ｐｓからの入力値で、論理メモリＭｅは信号路Ｐ
ｗ、Ｐｎ、Ｐｓからの入力値で、さらに論理メモリＭｓ
は信号路Ｐｗ、Ｐｎ、Ｐｅからの入力値で、各々アドレ
スを設定できる。
【００１１】そして、各論理メモリＭｗ、Ｍｎ、Ｍｅ、
Ｍｓは、指定されたアドレスの記憶素子に予め格納され
た値を読み出し可能であり、且つ前記のトライステート
出力機能のオン／オフにより対応する信号路に対してそ
の値を出力するか否かが設定可能である。すなわち、論
理メモリＭｗの出力を信号路Ｐｗに出力するか否か、論
理メモリＭｎの出力を信号路Ｐｎに出力するか否か、論
理メモリＭｅの出力を信号路Ｐｅに出力するか否か、論
理メモリＭｓの出力を信号路Ｐｓに出力するか否かを個
別に設定することができる。
Ｍｓは、指定されたアドレスの記憶素子に予め格納され
た値を読み出し可能であり、且つ前記のトライステート
出力機能のオン／オフにより対応する信号路に対してそ
の値を出力するか否かが設定可能である。すなわち、論
理メモリＭｗの出力を信号路Ｐｗに出力するか否か、論
理メモリＭｎの出力を信号路Ｐｎに出力するか否か、論
理メモリＭｅの出力を信号路Ｐｅに出力するか否か、論
理メモリＭｓの出力を信号路Ｐｓに出力するか否かを個
別に設定することができる。
【００１２】各論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓは同
じ構成であるので、ここで、論理メモリＭｅを代表して
その内部構成を説明する。この論理メモリＭｅは、図３
に示したように、信号路Ｐｎからの信号により切替動作
を行うセレクタ２、信号路Ｐｗからの信号により切替動
作を行うセレクタ３、４、信号路Ｐｓからの信号により
切替動作を行うセレクタ５〜８、およびセレクタ２の出
力を信号路Ｐｅに出力するか否かの前記したトライステ
ート出力機能を実現するトライステートバッファ９を具
備する。さらに、セレクタ２〜８で選択されるべき８ビ
ットデータは記憶素子１０〜１７に書き込まれ、トライ
ステートバッファ９のオン／オフを設定する１ビットデ
ータは、記憶素子１８に書き込まれる。つまり、この論
理メモリＭｅには９ビットデータが書き込まれる。この
９ビットデータの書き込みは、各記憶素子１０〜１８を
シフトレジスタとして構成して、記憶素子１０から順に
シフトさせて書き込む。例えば、トライステートバッフ
ァ９の出力をオンに設定し、セレクタ２〜８で選択され
るべきデータを「０」とするときは、シフトレジスタに
は「００００００００１」を設定すれば良いので、入力
端子１９から「１００００００００」のビット列を送り
込む。このようにすれば、必要な信号線数が少なくて済
む。
じ構成であるので、ここで、論理メモリＭｅを代表して
その内部構成を説明する。この論理メモリＭｅは、図３
に示したように、信号路Ｐｎからの信号により切替動作
を行うセレクタ２、信号路Ｐｗからの信号により切替動
作を行うセレクタ３、４、信号路Ｐｓからの信号により
切替動作を行うセレクタ５〜８、およびセレクタ２の出
力を信号路Ｐｅに出力するか否かの前記したトライステ
ート出力機能を実現するトライステートバッファ９を具
備する。さらに、セレクタ２〜８で選択されるべき８ビ
ットデータは記憶素子１０〜１７に書き込まれ、トライ
ステートバッファ９のオン／オフを設定する１ビットデ
ータは、記憶素子１８に書き込まれる。つまり、この論
理メモリＭｅには９ビットデータが書き込まれる。この
９ビットデータの書き込みは、各記憶素子１０〜１８を
シフトレジスタとして構成して、記憶素子１０から順に
シフトさせて書き込む。例えば、トライステートバッフ
ァ９の出力をオンに設定し、セレクタ２〜８で選択され
るべきデータを「０」とするときは、シフトレジスタに
は「００００００００１」を設定すれば良いので、入力
端子１９から「１００００００００」のビット列を送り
込む。このようにすれば、必要な信号線数が少なくて済
む。
【００１３】なお、信号路Ｐｎ、Ｐｗ、Ｐｓの信号が制
御するセレクタは上記組み合わせに限られるものではな
く、信号路Ｐｎ信号がセレクタ３、４を、信号路Ｐｗの
信号がセレクタ５〜８を、信号路Ｐｓの信号がセレクタ
２を制御するようにしても、さらに信号路Ｐｎ信号がセ
レクタ５〜８を、信号路Ｐｗの信号がセレクタ２を、信
号路Ｐｓの信号がセレクタ３、４を制御するようにして
も良い。
御するセレクタは上記組み合わせに限られるものではな
く、信号路Ｐｎ信号がセレクタ３、４を、信号路Ｐｗの
信号がセレクタ５〜８を、信号路Ｐｓの信号がセレクタ
２を制御するようにしても、さらに信号路Ｐｎ信号がセ
レクタ５〜８を、信号路Ｐｗの信号がセレクタ２を、信
号路Ｐｓの信号がセレクタ３、４を制御するようにして
も良い。
【００１４】また、各記憶素子１０〜１８を独立して設
けたときは、通常のマトリクス配置の記憶素子へのデー
タの書き込みと同様に特定の記憶素子を指定してそのデ
ータを書き込むようにすることもできる。
けたときは、通常のマトリクス配置の記憶素子へのデー
タの書き込みと同様に特定の記憶素子を指定してそのデ
ータを書き込むようにすることもできる。
【００１５】なお、以上の説明では１出力の論理メモリ
を隣接セルとの信号路の数に合わせて４つ使用している
が、論理メモリの数をいくつにするかは任意である。例
えば、複数のトライステート出力機能を有する多出力論
理メモリを１つ用いる方法も考えられる。
を隣接セルとの信号路の数に合わせて４つ使用している
が、論理メモリの数をいくつにするかは任意である。例
えば、複数のトライステート出力機能を有する多出力論
理メモリを１つ用いる方法も考えられる。
【００１６】また、各論理メモリのアドレスの記憶素子
に格納される値を予め設定することで、論理メモリの出
力値を、論理メモリの入力値を変数とする任意の論理関
数として使用することができる。例えば、各信号路のビ
ット幅、各論理メモリに格納されるデータの値等を１ビ
ットとして、各アドレスの記憶素子に格納される値を適
当に設定しておくことで、当該論理メモリで最大３入力
１出力の任意の組み合わせ論理回路を表現することがで
きる。
に格納される値を予め設定することで、論理メモリの出
力値を、論理メモリの入力値を変数とする任意の論理関
数として使用することができる。例えば、各信号路のビ
ット幅、各論理メモリに格納されるデータの値等を１ビ
ットとして、各アドレスの記憶素子に格納される値を適
当に設定しておくことで、当該論理メモリで最大３入力
１出力の任意の組み合わせ論理回路を表現することがで
きる。
【００１７】［第２の実施の形態］図４は図１、図２で
示したセル１の構造を用いて組み合わせ論理回路を構成
した例を示す図である。ここでは、セル１の各信号路Ｐ
ｗ、Ｐｎ、Ｐｅ、Ｐｓの値、各論理メモリＭｗ、Ｍｎ、
Ｍｅ、Ｍｓに格納される値を１ビットとする。
示したセル１の構造を用いて組み合わせ論理回路を構成
した例を示す図である。ここでは、セル１の各信号路Ｐ
ｗ、Ｐｎ、Ｐｅ、Ｐｓの値、各論理メモリＭｗ、Ｍｎ、
Ｍｅ、Ｍｓに格納される値を１ビットとする。
【００１８】まず、図１に示した４つの論理メモリＭ
ｗ、Ｍｎ、Ｍｅ、Ｍｓのうち、論理メモリＭｅの出力の
みを対応する信号路Ｐｅに対して出力可能となるようそ
のトライステート出力機能をオンに設定し、これ以外の
論理メモリＭｗ、Ｍｎ、Ｍｓの出力は対応する信号路Ｐ
ｗ、Ｐｎ、Ｐｓに対して出力しない（オフ：ハイインピ
ーダンス）ように設定する。
ｗ、Ｍｎ、Ｍｅ、Ｍｓのうち、論理メモリＭｅの出力の
みを対応する信号路Ｐｅに対して出力可能となるようそ
のトライステート出力機能をオンに設定し、これ以外の
論理メモリＭｗ、Ｍｎ、Ｍｓの出力は対応する信号路Ｐ
ｗ、Ｐｎ、Ｐｓに対して出力しない（オフ：ハイインピ
ーダンス）ように設定する。
【００１９】また、論理メモリＭｅの各アドレスの記憶
素子に格納される値を、当該論理メモリＭｅへの３つの
入力となるＰｗ、Ｐｎ、Ｐｓのうち、Ｐｗ、Ｐｎの論理
積を表現するよう予め設定する。これ以外の論理メモリ
Ｍｗ、Ｍｎ、Ｍｓの各アドレスの記憶素子に格納される
値の設定については、任意の値で構わないが、通常はす
べてを０に初期化しておく。
素子に格納される値を、当該論理メモリＭｅへの３つの
入力となるＰｗ、Ｐｎ、Ｐｓのうち、Ｐｗ、Ｐｎの論理
積を表現するよう予め設定する。これ以外の論理メモリ
Ｍｗ、Ｍｎ、Ｍｓの各アドレスの記憶素子に格納される
値の設定については、任意の値で構わないが、通常はす
べてを０に初期化しておく。
【００２０】以上のような各々の設定を、セル１内の各
論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓに対して行うこと
で、当該セル１の信号路ＰｗとＰｎから与えられる値の
論理積を信号路Ｐｅに出力する機能が与えられる。図５
は図４で設定した内容の等価回路である。
論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓに対して行うこと
で、当該セル１の信号路ＰｗとＰｎから与えられる値の
論理積を信号路Ｐｅに出力する機能が与えられる。図５
は図４で設定した内容の等価回路である。
【００２１】［第３の実施の形態］図６は図１に示した
セル１の構造を用いて信号の転送路を構成した例を示す
図である。ここでは、図１に示したセル１の各信号路Ｐ
ｗ、Ｐｎ、Ｐｅ、Ｐｓ、各論理メモリＭｗ、Ｍｎ、Ｍ
ｅ、Ｍｓに格納される値を１ビットとする。
セル１の構造を用いて信号の転送路を構成した例を示す
図である。ここでは、図１に示したセル１の各信号路Ｐ
ｗ、Ｐｎ、Ｐｅ、Ｐｓ、各論理メモリＭｗ、Ｍｎ、Ｍ
ｅ、Ｍｓに格納される値を１ビットとする。
【００２２】まず、図１における４つ設けた論理メモリ
Ｍｗ、Ｍｎ、Ｍｅ、Ｍｓのうち、論理メモリＭｅの出力
のみを対応する信号路Ｐｅに対して出力可能となるよう
トライステート出力機能をオンに設定し、これ以外の論
理メモリＭｗ、Ｍｎ、Ｍｓの出力は対応する信号路Ｐ
ｗ、Ｐｎ、Ｐｓに対して出力しないようにオフに設定す
る。
Ｍｗ、Ｍｎ、Ｍｅ、Ｍｓのうち、論理メモリＭｅの出力
のみを対応する信号路Ｐｅに対して出力可能となるよう
トライステート出力機能をオンに設定し、これ以外の論
理メモリＭｗ、Ｍｎ、Ｍｓの出力は対応する信号路Ｐ
ｗ、Ｐｎ、Ｐｓに対して出力しないようにオフに設定す
る。
【００２３】また、論理メモリＭｅの各アドレスの記憶
素子に格納される値を、当該論理メモリＰｅへの３つの
入力となる信号路Ｐｗ、Ｐｎ、Ｐｓのうち、特に信号路
Ｐｓの値と同じ値を出力するように予め設定する。これ
以外の論理メモリＭｗ、Ｍｎ、Ｍｓの各アドレスの記憶
素子に格納される値の設定については、任意の値で構わ
ないが、通常はすべてを０に初期化しておく。
素子に格納される値を、当該論理メモリＰｅへの３つの
入力となる信号路Ｐｗ、Ｐｎ、Ｐｓのうち、特に信号路
Ｐｓの値と同じ値を出力するように予め設定する。これ
以外の論理メモリＭｗ、Ｍｎ、Ｍｓの各アドレスの記憶
素子に格納される値の設定については、任意の値で構わ
ないが、通常はすべてを０に初期化しておく。
【００２４】以上のような各々の設定を、セル１内の各
論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓに対して行うこと
で、当該セル１の信号路Ｐｓから与えられる値を信号路
Ｐｅに出力する機能が与えられる。図７は図６で設定し
た内容の等価回路である。
論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓに対して行うこと
で、当該セル１の信号路Ｐｓから与えられる値を信号路
Ｐｅに出力する機能が与えられる。図７は図６で設定し
た内容の等価回路である。
【００２５】［第４の実施の形態］図８は以上説明した
図１〜図７に示したような構造を持つセル１を複数個使
用して、フルアダー（全加算器）を構成した例を示す図
である。図１に示したような構造をもつ複数のセルに対
して、図４〜図７に示した組み合わせ論理回路や信号転
送路として各セルを設定することにより、次の式(1)、
(2)に示す演算を行うフルアダーを構成することができ
る。ここで、exは排他的論理和、andは論理積、orは論
理和を表す。Ａ，Ｂは入力、Ｓは加算出力、CIはキャリ
ー入力、COはキャリー出力である。
図１〜図７に示したような構造を持つセル１を複数個使
用して、フルアダー（全加算器）を構成した例を示す図
である。図１に示したような構造をもつ複数のセルに対
して、図４〜図７に示した組み合わせ論理回路や信号転
送路として各セルを設定することにより、次の式(1)、
(2)に示す演算を行うフルアダーを構成することができ
る。ここで、exは排他的論理和、andは論理積、orは論
理和を表す。Ａ，Ｂは入力、Ｓは加算出力、CIはキャリ
ー入力、COはキャリー出力である。
【００２６】
Ｓ＝Ａ ex Ｂ ex CI (1)
CO＝（Ａ and Ｂ）or（B and CI）or（CI and Ａ） (2)
なお、図８において、セル２１、２２は排他的論理和回
路を、セル２３、２４は論理積回路を、セル２５は論理
和回路を、セル２６〜３０は信号転送路を、セル３１は
インバータを各々構成している。
路を、セル２３、２４は論理積回路を、セル２５は論理
和回路を、セル２６〜３０は信号転送路を、セル３１は
インバータを各々構成している。
【００２７】［第５の実施の形態］ところで、ディジタ
ル回路には「組み合わせ回路」と「順序回路」があり、
前者は時間的要素を持たず入力信号に対して出力が一義
的に決定されるが、後者は回路内に信号の値を保存する
ラッチ機能が存在し、クロック等の制御信号の時間的要
素により出力の値が左右される。
ル回路には「組み合わせ回路」と「順序回路」があり、
前者は時間的要素を持たず入力信号に対して出力が一義
的に決定されるが、後者は回路内に信号の値を保存する
ラッチ機能が存在し、クロック等の制御信号の時間的要
素により出力の値が左右される。
【００２８】ところが、従来ではラッチ機能を持たない
という条件のもとでは、通常組み合わせ回路しか実現で
きず、順序回路を実現する場合には、ラッチ機構を専用
に持たせなければならなかった。
という条件のもとでは、通常組み合わせ回路しか実現で
きず、順序回路を実現する場合には、ラッチ機構を専用
に持たせなければならなかった。
【００２９】そこで、この第５の実施の形態では、専用
のラッチ機構を持たせる必要がないようにした。
のラッチ機構を持たせる必要がないようにした。
【００３０】図９はこのラッチ回路を構成するセル１を
示す図である。ここでは、セル１内の２個の論理メモリ
Ｍｎ，Ｍｅのトライステート出力機能をオンにし、残り
の論理メモリＭｗ、Ｍｓのトライステート出力機能をオ
フに設定する。また、論理メモリＭｎは、そのアドレス
の記憶素子に格納される値を、当該論理メモリＭｎへの
入力となる信号路Ｐｗ、Ｐｅの信号のＮＯＲ論理を表現
するよう予め設定する。また、論理メモリＭｅは、その
アドレスの記憶素子に格納される値を、当該論理メモリ
Ｍｅへの入力となる信号路Ｐｎ、Ｐｓの信号のＮＯＲ論
理を表現するよう予め設定する。信号路Ｐｓ、Ｐｗには
他のセルから信号が到来し、信号路Ｐｅには論理メモリ
Ｍｅの論理処理結果が現れ、信号路Ｐｎには論理メモリ
Ｍｎの論理処理結果が現れる。なお、他の論理メモリＭ
ｗ，Ｍｓの各アドレスの記憶素子に格納される値の設定
については、任意の値で構わないが、通常はすべてを０
に初期化しておく。
示す図である。ここでは、セル１内の２個の論理メモリ
Ｍｎ，Ｍｅのトライステート出力機能をオンにし、残り
の論理メモリＭｗ、Ｍｓのトライステート出力機能をオ
フに設定する。また、論理メモリＭｎは、そのアドレス
の記憶素子に格納される値を、当該論理メモリＭｎへの
入力となる信号路Ｐｗ、Ｐｅの信号のＮＯＲ論理を表現
するよう予め設定する。また、論理メモリＭｅは、その
アドレスの記憶素子に格納される値を、当該論理メモリ
Ｍｅへの入力となる信号路Ｐｎ、Ｐｓの信号のＮＯＲ論
理を表現するよう予め設定する。信号路Ｐｓ、Ｐｗには
他のセルから信号が到来し、信号路Ｐｅには論理メモリ
Ｍｅの論理処理結果が現れ、信号路Ｐｎには論理メモリ
Ｍｎの論理処理結果が現れる。なお、他の論理メモリＭ
ｗ，Ｍｓの各アドレスの記憶素子に格納される値の設定
については、任意の値で構わないが、通常はすべてを０
に初期化しておく。
【００３１】以上のような各々の設定をセル１の各論理
メモリＭｗ，Ｍｎ，Ｍｅ，Ｍｓに対して行うことで、当
該セル１の信号路Ｐｗから与えられる値をリセット信号
Ｒとし、信号路Ｐｓから与えられる値をセット信号Ｓと
し、信号路Ｐｎに信号Ｑを出力し、信号路Ｐｅに信号Ｑ
の反転信号を出力するＳ−Ｒラッチ回路が実現される。
図１０は図９の設定内容の等価回路、図１１はそのＳ−
Ｒラッチ回路を表す論理回路である。
メモリＭｗ，Ｍｎ，Ｍｅ，Ｍｓに対して行うことで、当
該セル１の信号路Ｐｗから与えられる値をリセット信号
Ｒとし、信号路Ｐｓから与えられる値をセット信号Ｓと
し、信号路Ｐｎに信号Ｑを出力し、信号路Ｐｅに信号Ｑ
の反転信号を出力するＳ−Ｒラッチ回路が実現される。
図１０は図９の設定内容の等価回路、図１１はそのＳ−
Ｒラッチ回路を表す論理回路である。
【００３２】図１２は論理メモリＭｅ，ＭｗにＮＯＲ論
理を行う機能を持たせて同様にＲ−Ｓラッチ回路を構成
したものであり、この場合は論理メモリＭｅ，Ｍｗのト
ライステート出力機能をオンに設定し、論理メモリＭ
ｎ，Ｍｓのトライステート出力機能をオフに設定する。
理を行う機能を持たせて同様にＲ−Ｓラッチ回路を構成
したものであり、この場合は論理メモリＭｅ，Ｍｗのト
ライステート出力機能をオンに設定し、論理メモリＭ
ｎ，Ｍｓのトライステート出力機能をオフに設定する。
【００３３】なお、この実施の形態では１個のセル内の
２個の論理メモリを使用してラッチ回路を構成したが、
異なったセルの論理メモリを使用してラッチ回路を構成
することも可能である。
２個の論理メモリを使用してラッチ回路を構成したが、
異なったセルの論理メモリを使用してラッチ回路を構成
することも可能である。
【００３４】
【発明の効果】以上から本発明の書き換え可能な論理回
路によれば、トランスファーゲートスイッチを使用する
ことなく、論理メモリのみで再構成可能布線論理素子を
利用した書き換え可能な論理回路を構成できるので、高
集積化が容易であり、また論理回路の構成の柔軟性が向
上するという利点がある。また本発明のラッチ回路によ
れば、特別なラッチ機構を備えることなく順序回路を実
現することができる利点がある。
路によれば、トランスファーゲートスイッチを使用する
ことなく、論理メモリのみで再構成可能布線論理素子を
利用した書き換え可能な論理回路を構成できるので、高
集積化が容易であり、また論理回路の構成の柔軟性が向
上するという利点がある。また本発明のラッチ回路によ
れば、特別なラッチ機構を備えることなく順序回路を実
現することができる利点がある。
【図１】 第１の実施の形態のセルのブロック図であ
る。
る。
【図２】 図１のセルを複数配列した図である。
【図３】 論理メモリの内部構成を示すブロック図であ
る。
る。
【図４】 論理積の組み合わせ論理回路として構成した
セルのブロック図である。
セルのブロック図である。
【図５】 図４の等価回路である。
【図６】 信号転送路として構成したセルのブロック図
である。
である。
【図７】 図６の等価回路である。
【図８】 複数のセルによりフルアダーを構成した図で
ある。
ある。
【図９】 ラッチ回路として構成したセルのブロック図
である。
である。
【図１０】 図９の等価回路である。
【図１１】 図９の論理回路である。
【図１２】 ラッチ回路として構成した別の例のセルの
ブロック図である。
ブロック図である。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ：セル
２〜８：セレクタ
９：トライステートバッファ
１０〜１８：記憶素子
１９：入力端子
２１〜３１：セル
Ｍｗ、Ｍｎ、Ｍｅ、Ｍｓ：論理メモリ
Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓ：信号路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 石井 健司
東京都新宿区西新宿三丁目19番２号 日
本電信電話株式会社内
(56)参考文献 特開 平10−93422（ＪＰ，Ａ)
特開 平６−276086（ＪＰ，Ａ)
特開 平９−83348（ＪＰ，Ａ)
特開2000−49591（ＪＰ，Ａ)
特表 平11−510038（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/177
H03K 9/037
G06F 7/50
Claims (3)
- 【請求項１】隣接セルと信号路によって接続される複数
のセルからなる論理回路において、 各セルは、当該各セルに接続される前記信号路を入力用
又は出力用に設定する手段を有し、且つ各セルは、前記
入力用に設定された信号路を介して入力される値をアド
レスとして書き換え可能な論理メモリにアクセスするこ
とにより予め格納されている値を読み出して前記出力用
に設定されている信号路に出力するようにした、 ことを特徴とする書き換え可能な論理回路。 - 【請求項２】上記信号路を入力用又は出力用に設定する
手段が、前記論理メモリのトライステート出力機能によ
り実現されるようにしたことを特徴とする請求項１に記
載の論理回路。 - 【請求項３】請求項１又は２の論理回路における２個の
論理メモリからなる第１、第２の論理メモリのアドレス
の値を各々２入力ＮＯＲの論理機能に設定し、該第１、
第２の論理メモリの各々の第１入力を入力用に設定され
た個別の信号路に接続し、前記第１の論理メモリの第２
入力を前記第２の論理メモリの出力用に設定された信号
路に接続し、前記第２の論理メモリの第２入力を前記第
１の論理メモリの出力用に設定された信号路に接続して
なることを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23979498A JP3471628B2 (ja) | 1998-05-12 | 1998-08-26 | 書き換え可能な論理回路およびラッチ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12908498 | 1998-05-12 | ||
| JP10-129084 | 1998-05-12 | ||
| JP23979498A JP3471628B2 (ja) | 1998-05-12 | 1998-08-26 | 書き換え可能な論理回路およびラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000036738A JP2000036738A (ja) | 2000-02-02 |
| JP3471628B2 true JP3471628B2 (ja) | 2003-12-02 |
Family
ID=26464599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23979498A Expired - Fee Related JP3471628B2 (ja) | 1998-05-12 | 1998-08-26 | 書き換え可能な論理回路およびラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3471628B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003248073A1 (en) * | 2003-07-16 | 2005-02-04 | Innotech Corporation | Semiconductor integrated circuit |
| TW200511719A (en) * | 2003-08-29 | 2005-03-16 | Ipflex Inc | Data processing device |
| JP5140029B2 (ja) | 2009-03-30 | 2013-02-06 | 太陽誘電株式会社 | 半導体装置 |
-
1998
- 1998-08-26 JP JP23979498A patent/JP3471628B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000036738A (ja) | 2000-02-02 |
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