JP3471623B2 - 書き換え可能な論理回路 - Google Patents
書き換え可能な論理回路Info
- Publication number
- JP3471623B2 JP3471623B2 JP21677398A JP21677398A JP3471623B2 JP 3471623 B2 JP3471623 B2 JP 3471623B2 JP 21677398 A JP21677398 A JP 21677398A JP 21677398 A JP21677398 A JP 21677398A JP 3471623 B2 JP3471623 B2 JP 3471623B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- memory
- signal lines
- output
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、再構成可能布線論
理素子（ＦＰＧＡ：Field Programmable Gate Array）
を利用した書き換え可能な論理回路に関するものであ
る。
理素子（ＦＰＧＡ：Field Programmable Gate Array）
を利用した書き換え可能な論理回路に関するものであ
る。
【０００２】
【従来の技術】従来の再構成可能布線論理素子は、論理
関数の実現に論理メモリを使用する場合であっても、こ
れらの論理関数相互の接続は、信号線間に配置したトラ
ンスファーゲートスイッチのオン／オフで決定する方法
を採用していた。すなわち、論理メモリとトランスファ
ーゲートスイッチの異なる種類の組み合わせで論理回路
を実現していたが、論理メモリとトランスファーゲート
スイッチは全く異なった構造となっているため、高集積
化や柔軟性向上の妨げとなっていた。
関数の実現に論理メモリを使用する場合であっても、こ
れらの論理関数相互の接続は、信号線間に配置したトラ
ンスファーゲートスイッチのオン／オフで決定する方法
を採用していた。すなわち、論理メモリとトランスファ
ーゲートスイッチの異なる種類の組み合わせで論理回路
を実現していたが、論理メモリとトランスファーゲート
スイッチは全く異なった構造となっているため、高集積
化や柔軟性向上の妨げとなっていた。
【０００３】そこで、本発明者は図９に示すような論理
セル２１を使用して論理回路を構成する手法を以前に提
案した（特願平10-129084号）。この論理セル２１は、
ｗ、ｎ、ｅ、ｓと名付けられた４方向に対して１つずつ
合計で４つの隣接セルを持つよう配置される。たとえ
ば、図１０のセル２１Ａは、セル２１Ｂ、２１Ｃ、２１
Ｄ、２１Ｅの４つの隣接セルをもつ。そして、セル２１
は、それぞれの隣接セルと接続するための４つの信号線
Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓをもつ。
セル２１を使用して論理回路を構成する手法を以前に提
案した（特願平10-129084号）。この論理セル２１は、
ｗ、ｎ、ｅ、ｓと名付けられた４方向に対して１つずつ
合計で４つの隣接セルを持つよう配置される。たとえ
ば、図１０のセル２１Ａは、セル２１Ｂ、２１Ｃ、２１
Ｄ、２１Ｅの４つの隣接セルをもつ。そして、セル２１
は、それぞれの隣接セルと接続するための４つの信号線
Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓをもつ。
【０００４】Ｍｗ’、Ｍｎ’、Ｍｅ’、Ｍｓは論理メモ
リであって、その各々は入力値に応じて選択され出力さ
れる複数の値（データ）が予めアドレスに格納され、ま
た、対応する各信号線Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓへの出力
をオンにするか、又はオフ、つまり出力をハイインピー
ダンスにするかを設定するトライステートバッファをも
つ。このトライステートバッファのオン／オフの設定も
上記アドレス格納値と同様に予め設定される。
リであって、その各々は入力値に応じて選択され出力さ
れる複数の値（データ）が予めアドレスに格納され、ま
た、対応する各信号線Ｐｗ、Ｐｎ、Ｐｅ、Ｐｓへの出力
をオンにするか、又はオフ、つまり出力をハイインピー
ダンスにするかを設定するトライステートバッファをも
つ。このトライステートバッファのオン／オフの設定も
上記アドレス格納値と同様に予め設定される。
【０００５】したがって、例えば、信号線Ｐｗは、論理
メモリＭｗ’のトライステートバッファがオンのとき
は、論理メモリＭｗ’に対しては出力用の信号線として
機能し、他の論理メモリＭｎ’、Ｍｅ’、Ｍｓ’に対し
ては入力用の信号線として機能する。そのトライステー
トバッファがオフのときは、論理メモリＭｗ’は機能せ
ず、信号線Ｐｗは専ら外部入力用の信号線として機能す
る。
メモリＭｗ’のトライステートバッファがオンのとき
は、論理メモリＭｗ’に対しては出力用の信号線として
機能し、他の論理メモリＭｎ’、Ｍｅ’、Ｍｓ’に対し
ては入力用の信号線として機能する。そのトライステー
トバッファがオフのときは、論理メモリＭｗ’は機能せ
ず、信号線Ｐｗは専ら外部入力用の信号線として機能す
る。
【０００６】以上から、この論理セル２１では、論理メ
モリのアドレスに格納する値を任意に設定することによ
って、それら論理メモリの個々について、入力信号をそ
のまま出力側に転送するスルー機能、論理和機能、論理
積機能、排他的論理和機能、その他の論理機能を実現す
ることができ、このときトライステートバッファをオフ
にした論理メモリは実質的に無いものとして扱われる。
以上より、任意なフィールドプログラムが可能となる。
モリのアドレスに格納する値を任意に設定することによ
って、それら論理メモリの個々について、入力信号をそ
のまま出力側に転送するスルー機能、論理和機能、論理
積機能、排他的論理和機能、その他の論理機能を実現す
ることができ、このときトライステートバッファをオフ
にした論理メモリは実質的に無いものとして扱われる。
以上より、任意なフィールドプログラムが可能となる。
【０００７】
【発明が解決しようとする課題】ところが、上記した論
理セル２１では、個々の論理メモリに対して、そのアド
レスに格納された値の内の選択された値を出力側に転送
するか否かを決めるトライステートバッファが必要であ
り、またこのトライステートバッファのオン／オフ設定
を個々に行う必要もあって、さらなる高集積化や柔軟性
向上の妨げとなっていた。
理セル２１では、個々の論理メモリに対して、そのアド
レスに格納された値の内の選択された値を出力側に転送
するか否かを決めるトライステートバッファが必要であ
り、またこのトライステートバッファのオン／オフ設定
を個々に行う必要もあって、さらなる高集積化や柔軟性
向上の妨げとなっていた。
【０００８】本発明はこのような点に鑑みてなされたも
のであり、その目的は、論理メモリのトライステートバ
ッファを不要にして、上記した問題を解決した書き換え
可能な論理回路を提供することである。
のであり、その目的は、論理メモリのトライステートバ
ッファを不要にして、上記した問題を解決した書き換え
可能な論理回路を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
の本発明は、隣接セルに対して入力信号線および出力信
号線の対によって接続される複数のセルからなる論理回
路であって、各セルは、予め所定の値をアドレスに格納
することができる書き換え可能で且つ前記入力信号線お
よび前記出力信号線の対の数に対応する論理メモリを具
備し、該各論理メモリのすべてが前記入力信号線のすべ
てによってアドレス指定され、且つ該各論理メモリの出
力が前記出力信号線に個別に接続されるように構成し
た。
の本発明は、隣接セルに対して入力信号線および出力信
号線の対によって接続される複数のセルからなる論理回
路であって、各セルは、予め所定の値をアドレスに格納
することができる書き換え可能で且つ前記入力信号線お
よび前記出力信号線の対の数に対応する論理メモリを具
備し、該各論理メモリのすべてが前記入力信号線のすべ
てによってアドレス指定され、且つ該各論理メモリの出
力が前記出力信号線に個別に接続されるように構成し
た。
【００１０】第２の発明は、第１の発明において、前記
論理メモリのアドレスに格納する値として、前記各入力
信号線の内の少なくとも１個の信号線の信号に影響を受
けない値を格納して、該少なくとも１個の信号線を当該
論理メモリに無関係な状態に設定して構成した。
論理メモリのアドレスに格納する値として、前記各入力
信号線の内の少なくとも１個の信号線の信号に影響を受
けない値を格納して、該少なくとも１個の信号線を当該
論理メモリに無関係な状態に設定して構成した。
【００１１】
【発明の実施の形態】［第１の実施の形態］図１は本発
明の論理セル構造の基本的な構成を示す図、図２は論理
セルを複数二次元状に配列した図、図３は論理メモリの
内部構成を示す図である。
明の論理セル構造の基本的な構成を示す図、図２は論理
セルを複数二次元状に配列した図、図３は論理メモリの
内部構成を示す図である。
【００１２】図１に示す論理セル１は、ｗ、ｎ、ｅ、ｓ
と名付けられた４方向に対して１つずつ合計で４つの隣
接セルを持つ。たとえば、図２のセル１Ａは、セル１
Ｂ、１Ｃ、１Ｄ、１Ｅの４つの隣接セルをもつ。そし
て、セル１は、４つの隣接セルから信号を入力するため
の入力信号線Ｐwi、Ｐni、Ｐei、Ｐsiと４つの隣接セル
に信号を出力するための出力信号線Ｐwo、Ｐno、Ｐeo、
Ｐsoをもつ。さらに、セル１は４つの入力信号線Ｐwi、
Ｐni、Ｐei、Ｐsiの値によりアドレス指定される論理メ
モリＭｗ、Ｍｎ、Ｍｅ、Ｍｓをもち、そのうちの論理メ
モリＭｗの出力は出力信号線Ｐwiに、論理メモリＭｎの
出力は出力信号線Ｐniに、論理メモリＭｅの出力は出力
信号線Ｐeiに、論理メモリＭｓの出力は出力信号線Ｐsi
に、各々出力される。
と名付けられた４方向に対して１つずつ合計で４つの隣
接セルを持つ。たとえば、図２のセル１Ａは、セル１
Ｂ、１Ｃ、１Ｄ、１Ｅの４つの隣接セルをもつ。そし
て、セル１は、４つの隣接セルから信号を入力するため
の入力信号線Ｐwi、Ｐni、Ｐei、Ｐsiと４つの隣接セル
に信号を出力するための出力信号線Ｐwo、Ｐno、Ｐeo、
Ｐsoをもつ。さらに、セル１は４つの入力信号線Ｐwi、
Ｐni、Ｐei、Ｐsiの値によりアドレス指定される論理メ
モリＭｗ、Ｍｎ、Ｍｅ、Ｍｓをもち、そのうちの論理メ
モリＭｗの出力は出力信号線Ｐwiに、論理メモリＭｎの
出力は出力信号線Ｐniに、論理メモリＭｅの出力は出力
信号線Ｐeiに、論理メモリＭｓの出力は出力信号線Ｐsi
に、各々出力される。
【００１３】そして、入力信号線Ｐwi、Ｐni、Ｐei、Ｐ
siにより共通にアドレス指定される論理メモリＭｗ、Ｍ
ｎ、Ｍｅ、Ｍｓは、指定されたアドレスの記憶素子に任
意の値を予め格納可能であり、従って、各論理メモリＭ
ｗ、Ｍｎ、Ｍｅ、Ｍｓは同じアドレス値を入力しなが
ら、異なった演算を行うことが可能である。
siにより共通にアドレス指定される論理メモリＭｗ、Ｍ
ｎ、Ｍｅ、Ｍｓは、指定されたアドレスの記憶素子に任
意の値を予め格納可能であり、従って、各論理メモリＭ
ｗ、Ｍｎ、Ｍｅ、Ｍｓは同じアドレス値を入力しなが
ら、異なった演算を行うことが可能である。
【００１４】各論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓは同
じ構成であるので、ここで、論理メモリＭｅを代表して
その内部構成を説明する。この論理メモリＭｅは、図３
に示すように、入力信号線Ｐsiからの信号ｄにより切替
動作を行うセレクタＳ１、入力信号線Ｐwiからの信号ｃ
により切替動作を行うセレクタＳ２，Ｓ３、入力信号線
Ｐniからの信号により切替動作を行うセレクタＳ４〜Ｓ
７、入力信号線Ｐeiからの信号により切替動作を行うセ
レクタＳ８〜Ｓ１５、およびセレクタＳ１〜Ｓ１５で選
択されるべき各々１ビットのデータ（合計１６ビット）
が書き込まれる記憶素子Ｃ０〜Ｃ１５を具備する。な
お、セレクタは信号ａ，ｂ，ｃ，ｄが「０」のときは上
側の入力値を選択し、「１」のときは下側の入力値を選
択する。例えば、セレクタＳ１については、信号ｄが
「０」のときはセレクタＳ２の出力値を選択し、「１」
のときはセレクタＳ３の出力値を選択する。
じ構成であるので、ここで、論理メモリＭｅを代表して
その内部構成を説明する。この論理メモリＭｅは、図３
に示すように、入力信号線Ｐsiからの信号ｄにより切替
動作を行うセレクタＳ１、入力信号線Ｐwiからの信号ｃ
により切替動作を行うセレクタＳ２，Ｓ３、入力信号線
Ｐniからの信号により切替動作を行うセレクタＳ４〜Ｓ
７、入力信号線Ｐeiからの信号により切替動作を行うセ
レクタＳ８〜Ｓ１５、およびセレクタＳ１〜Ｓ１５で選
択されるべき各々１ビットのデータ（合計１６ビット）
が書き込まれる記憶素子Ｃ０〜Ｃ１５を具備する。な
お、セレクタは信号ａ，ｂ，ｃ，ｄが「０」のときは上
側の入力値を選択し、「１」のときは下側の入力値を選
択する。例えば、セレクタＳ１については、信号ｄが
「０」のときはセレクタＳ２の出力値を選択し、「１」
のときはセレクタＳ３の出力値を選択する。
【００１５】この１６ビットデータの書き込みは、各記
憶素子Ｃ０〜Ｃ１５をシフトレジスタとして構成して、
書き込み信号線２（図１参照）から入力したデータを、
記憶素子Ｃ０からＣ１５にかけて順にシフトさせて書き
込む。図１に示すように、書き込み信号線２は全部の論
理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓに直列に接続されてい
るので、連続してデータを入力することにより、これら
にほぼ同時に書き込まれる。
憶素子Ｃ０〜Ｃ１５をシフトレジスタとして構成して、
書き込み信号線２（図１参照）から入力したデータを、
記憶素子Ｃ０からＣ１５にかけて順にシフトさせて書き
込む。図１に示すように、書き込み信号線２は全部の論
理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓに直列に接続されてい
るので、連続してデータを入力することにより、これら
にほぼ同時に書き込まれる。
【００１６】以上から、各論理メモリＭｗ、Ｍｎ、Ｍ
ｅ、Ｍｓの記憶素子Ｃ０〜Ｃ１５に格納される値を予め
設定することで、論理メモリの出力値を、論理メモリへ
の入力値を変数とする任意の論理関数として使用するこ
とができる。これにより、これら論理メモリで最大４入
力１出力の任意の組み合わせ論理回路を表現することが
できる。
ｅ、Ｍｓの記憶素子Ｃ０〜Ｃ１５に格納される値を予め
設定することで、論理メモリの出力値を、論理メモリへ
の入力値を変数とする任意の論理関数として使用するこ
とができる。これにより、これら論理メモリで最大４入
力１出力の任意の組み合わせ論理回路を表現することが
できる。
【００１７】なお、入力信号線Ｐei、Ｐni、Ｐwi、Ｐsi
から入力する信号ａ，ｂ，ｃ，ｄが切替制御するセレク
タは上記組み合わせに限られるものではなく、その組み
合わせは任意である。また、各記憶素子Ｃ０〜Ｃ１５を
独立して設け、通常のマトリクス配置の記憶素子へのデ
ータの書き込みと同様に特定の記憶素子を指定してその
データを書き込むようにすることもできる。さらに、上
記説明では、入力信号線Ｐei、Ｐni、Ｐwi、Ｐsi、出力
信号線Ｐwo、Ｐno、Ｐeo、Ｐsoが各々１本で、記憶素子
Ｃ０〜Ｃ１５に格納されるデータが１ビットの場合につ
いて説明したが、入力信号線、出力信号線をバスで構成
し、記憶素子を２ビット以上格納可能として、２ビット
以上を扱うようにすることも可能なことは勿論である。
この場合、セレクタＳ１〜Ｓ１５を制御するためには入
力信号線Ｐei、Ｐni、Ｐwi、Ｐsiの信号をデコードする
デコーダを使用すればよい。
から入力する信号ａ，ｂ，ｃ，ｄが切替制御するセレク
タは上記組み合わせに限られるものではなく、その組み
合わせは任意である。また、各記憶素子Ｃ０〜Ｃ１５を
独立して設け、通常のマトリクス配置の記憶素子へのデ
ータの書き込みと同様に特定の記憶素子を指定してその
データを書き込むようにすることもできる。さらに、上
記説明では、入力信号線Ｐei、Ｐni、Ｐwi、Ｐsi、出力
信号線Ｐwo、Ｐno、Ｐeo、Ｐsoが各々１本で、記憶素子
Ｃ０〜Ｃ１５に格納されるデータが１ビットの場合につ
いて説明したが、入力信号線、出力信号線をバスで構成
し、記憶素子を２ビット以上格納可能として、２ビット
以上を扱うようにすることも可能なことは勿論である。
この場合、セレクタＳ１〜Ｓ１５を制御するためには入
力信号線Ｐei、Ｐni、Ｐwi、Ｐsiの信号をデコードする
デコーダを使用すればよい。
【００１８】［第２の実施の形態］図４は図１に示した
論理セル１の中の１個の論理メモリＭｅに着目したもの
である。この論理メモリＭｅは、図５の(a)のように表
すことができ、その入力信号ａ，ｂ，ｃ，ｄの値の各組
み合わせにより、図３に示した記憶素子ＣＯ〜Ｃ１５が
選択されるので、図５の(b)に示すように、その記憶素
子ＣＯ〜Ｃ１５に１ビットデータを格納しておくと、
ａ，ｂ，ｄの値に関係なく、ｃの値が「１」のときは出
力信号線Ｐeoに「１」が現れ、「０」のときは「０」が
現れる。つまり、このときは論理メモリＭｅは入力信号
線Pwiの信号をそのまま出力信号線Ｐeoに出力する信号
転送路として機能する。
論理セル１の中の１個の論理メモリＭｅに着目したもの
である。この論理メモリＭｅは、図５の(a)のように表
すことができ、その入力信号ａ，ｂ，ｃ，ｄの値の各組
み合わせにより、図３に示した記憶素子ＣＯ〜Ｃ１５が
選択されるので、図５の(b)に示すように、その記憶素
子ＣＯ〜Ｃ１５に１ビットデータを格納しておくと、
ａ，ｂ，ｄの値に関係なく、ｃの値が「１」のときは出
力信号線Ｐeoに「１」が現れ、「０」のときは「０」が
現れる。つまり、このときは論理メモリＭｅは入力信号
線Pwiの信号をそのまま出力信号線Ｐeoに出力する信号
転送路として機能する。
【００１９】このように、記憶素子ＣＯ〜Ｃ１５に格納
するデータによって、論理メモリＭｅを信号転送路とし
て実現できる。このときは、信号ａ，ｂ，ｄが論理メモ
リＭｅの出力に関係しなくなるので、これらに対応する
入力信号線Ｐei、Ｐwi、Ｐsiは論理メモリＭｅに関して
はハイインピーダンス状態と等価になり、従来例で説明
したようなトライステートバッファを使用する必要がな
くなる。しかし、これらの入力信号線Ｐei、Ｐwi、Ｐsi
は他の論理メモリＭｗ、Ｍｎ、Ｍｓに対しては、それら
の論理メモリの記憶素子に格納するデータに応じて有効
な入力信号路として機能させることができる。
するデータによって、論理メモリＭｅを信号転送路とし
て実現できる。このときは、信号ａ，ｂ，ｄが論理メモ
リＭｅの出力に関係しなくなるので、これらに対応する
入力信号線Ｐei、Ｐwi、Ｐsiは論理メモリＭｅに関して
はハイインピーダンス状態と等価になり、従来例で説明
したようなトライステートバッファを使用する必要がな
くなる。しかし、これらの入力信号線Ｐei、Ｐwi、Ｐsi
は他の論理メモリＭｗ、Ｍｎ、Ｍｓに対しては、それら
の論理メモリの記憶素子に格納するデータに応じて有効
な入力信号路として機能させることができる。
【００２０】［第３の実施の形態］図６は論理メモリＭ
ｅをナンド回路として実現した例を示す図である。この
ときは、記憶素子Ｃ０〜Ｃ１５に格納するデータを図６
の(b)に示すように設定する。この場合の論理メモリＭ
ｅでは、信号ａに関係なく、信号ｂ、ｃ、ｄに応じたナ
ンド論理が実現されている。つまり、入力信号線Ｐeiが
論理メモリＭｅに関してハイインピーダンスと等価とな
っている。
ｅをナンド回路として実現した例を示す図である。この
ときは、記憶素子Ｃ０〜Ｃ１５に格納するデータを図６
の(b)に示すように設定する。この場合の論理メモリＭ
ｅでは、信号ａに関係なく、信号ｂ、ｃ、ｄに応じたナ
ンド論理が実現されている。つまり、入力信号線Ｐeiが
論理メモリＭｅに関してハイインピーダンスと等価とな
っている。
【００２１】［第４の実施の形態］図７は以上説明した
構造を持つセル１を１１個使用して、フルアダー（全加
算器）を構成した例を示す図である。図１に示したよう
な構造をもつ複数のセルの各々に１個の論理回路又は信
号転送路を組み込んで、次の式(1)、(2)に示す演算を行
うフルアダーを構成することができる。ここで、exは排
他的論理和、andは論理積、orは論理和を表す。Ａ，Ｂ
は入力、Ｓは加算出力、CIはキャリー入力、COはキャリ
ー出力である。
構造を持つセル１を１１個使用して、フルアダー（全加
算器）を構成した例を示す図である。図１に示したよう
な構造をもつ複数のセルの各々に１個の論理回路又は信
号転送路を組み込んで、次の式(1)、(2)に示す演算を行
うフルアダーを構成することができる。ここで、exは排
他的論理和、andは論理積、orは論理和を表す。Ａ，Ｂ
は入力、Ｓは加算出力、CIはキャリー入力、COはキャリ
ー出力である。
【００２２】
Ｓ＝Ａ ex Ｂ ex CI (1)
CO＝（Ａ and Ｂ）or（B and CI）or（CI and Ａ） (2)
なお、図７において、セル３，４は排他的論理和回路
を、セル５，６は論理積回路を、セル７は論理和回路
を、セル８〜１２は信号転送路を、セル１３はインバー
タを各々構成している。
を、セル５，６は論理積回路を、セル７は論理和回路
を、セル８〜１２は信号転送路を、セル１３はインバー
タを各々構成している。
【００２３】［第５の実施の形態］図８は１個の論理セ
ル１内に上記したフルアダーを組み込んだものである。
論理セル１の個々の論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓ
では最大４入力１出力で任意の論理を実現することがで
きるので、図示のように、２個の論理メモリＭｅ，Ｍｓ
を３入力１出力で使用して、フルアダーを実現すること
ができる。論理メモリＭｓは加算出力Ｓを演算し、論理
メモリＭｅはキャリー出力COを演算する。
ル１内に上記したフルアダーを組み込んだものである。
論理セル１の個々の論理メモリＭｗ、Ｍｎ、Ｍｅ、Ｍｓ
では最大４入力１出力で任意の論理を実現することがで
きるので、図示のように、２個の論理メモリＭｅ，Ｍｓ
を３入力１出力で使用して、フルアダーを実現すること
ができる。論理メモリＭｓは加算出力Ｓを演算し、論理
メモリＭｅはキャリー出力COを演算する。
【００２４】
【発明の効果】以上から本発明によれば、論理メモリに
トライステートバッファを使用する必要がなくなるので
高集積化が容易となり、またトライステートバッファの
オン／オフ設定も不要となるのでフィールドプログラム
も容易となる。
トライステートバッファを使用する必要がなくなるので
高集積化が容易となり、またトライステートバッファの
オン／オフ設定も不要となるのでフィールドプログラム
も容易となる。
【図１】 本発明の論理セルのブロック図である。
【図２】 図１の論理セルを二次元状に複数配列した図
である。
である。
【図３】 論理メモリの内部構成を示すブロック図であ
る。
る。
【図４】 １個の論理メモリにのみ着目した論理セルの
ロック図である。
ロック図である。
【図５】 １個の論理メモリで信号転送路を実現する場
合の説明図である。
合の説明図である。
【図６】 １個の論理メモリでナンド回路を実現する場
合の説明図である。
合の説明図である。
【図７】 複数の論理セルによりフルアダーを構成した
ブロック図である。
ブロック図である。
【図８】 １個の論理セルによりフルアダーを構成した
ブロック図である。
ブロック図である。
【図９】 従来の論理セルのブロック図である。
【図１０】 図９の論理セルを二次元状に複数配列した
図である。
図である。
１、１Ａ、１Ｂ、１Ｃ、１Ｄ、３〜１３、２１：論理セ
ル ２：書き込み信号線 Ｍｗ，Ｍｎ，Ｍｅ，Ｍｓ：論理メモリ Ｐwi，Ｐni，Ｐei，Ｐsi：入力信号線 Ｐwo、Ｐno、Ｐeo、Ｐso：出力信号線 Ｓ１〜Ｓ１５：セレクタ Ｃ０〜Ｃ１５：記憶素子
ル ２：書き込み信号線 Ｍｗ，Ｍｎ，Ｍｅ，Ｍｓ：論理メモリ Ｐwi，Ｐni，Ｐei，Ｐsi：入力信号線 Ｐwo、Ｐno、Ｐeo、Ｐso：出力信号線 Ｓ１〜Ｓ１５：セレクタ Ｃ０〜Ｃ１５：記憶素子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平10−93422（ＪＰ，Ａ)
特開 平６−276086（ＪＰ，Ａ)
特開 平９−83348（ＪＰ，Ａ)
特開2000−36738（ＪＰ，Ａ)
特表 平11−510038（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/177
Claims (2)
- 【請求項１】隣接セルに対して入力信号線および出力信
号線の対によって接続される複数のセルからなる論理回
路であって、 各セルは、予め所定の値をアドレスに格納することがで
きる書き換え可能で且つ前記入力信号線および前記出力
信号線の対の数に対応する論理メモリを具備し、該各論
理メモリのすべてが前記入力信号線のすべてによってア
ドレス指定され、且つ該各論理メモリの出力が前記出力
信号線に個別に接続されるように構成されていることを
特徴とする書き換え可能な論理回路。 - 【請求項２】前記論理メモリのアドレスに格納する値と
して、前記各入力信号線の内の少なくとも１個の信号線
の信号に影響を受けない値を格納して、該少なくとも１
個の信号線を当該論理メモリに無関係な状態に設定した
ことを特徴とする請求項１に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21677398A JP3471623B2 (ja) | 1998-07-31 | 1998-07-31 | 書き換え可能な論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21677398A JP3471623B2 (ja) | 1998-07-31 | 1998-07-31 | 書き換え可能な論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049591A JP2000049591A (ja) | 2000-02-18 |
| JP3471623B2 true JP3471623B2 (ja) | 2003-12-02 |
Family
ID=16693678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21677398A Expired - Fee Related JP3471623B2 (ja) | 1998-07-31 | 1998-07-31 | 書き換え可能な論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3471623B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005008893A1 (ja) * | 2003-07-16 | 2005-01-27 | Innotech Corporation | 半導体集積回路 |
| JP4673739B2 (ja) * | 2005-12-21 | 2011-04-20 | 三洋電機株式会社 | リコンフィギュラブル回路 |
| WO2009001426A1 (ja) * | 2007-06-25 | 2008-12-31 | Taiyo Yuden Co., Ltd. | 半導体装置 |
-
1998
- 1998-07-31 JP JP21677398A patent/JP3471623B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000049591A (ja) | 2000-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5986470A (en) | Programmable logic array integrated circuit devices | |
| US6271680B1 (en) | Logic element for a programmable logic integrated circuit | |
| US7062520B2 (en) | Multi-scale programmable array | |
| US6184712B1 (en) | FPGA configurable logic block with multi-purpose logic/memory circuit | |
| EP0612154B1 (en) | Programmable logic circuit | |
| JP2600304B2 (ja) | 半導体記憶装置とこれを用いたデータパス | |
| JP3616518B2 (ja) | プログラマブルデバイス | |
| JP4388069B2 (ja) | コンフィギュレーション可能なロジック回路装置 | |
| US6075380A (en) | Programmable logic device with expandable-width memory regions | |
| JP3269526B2 (ja) | プログラマブルロジックｌｓｉ | |
| US7394052B2 (en) | Parallel processing logic circuit for sensor signal processing | |
| US5394030A (en) | Programmable logic device | |
| JP3576837B2 (ja) | プログラマブルロジックｌｓｉの基本セル及び基本セル２次元アレイ | |
| US6556502B2 (en) | Memory circuitry for programmable logic integrated circuit devices | |
| JP3471623B2 (ja) | 書き換え可能な論理回路 | |
| US5708597A (en) | Structure and method for implementing a memory system having a plurality of memory blocks | |
| JP2009507414A (ja) | 半導体集積回路用論理モジュール | |
| JP3471628B2 (ja) | 書き換え可能な論理回路およびラッチ回路 | |
| US6069488A (en) | Programmable logic device with versatile exclusive or architecture | |
| JP3665962B2 (ja) | プログラマブル論理セルアレイ回路及びその初期化方法 | |
| JP3390311B2 (ja) | プログラマブル論理回路 | |
| JP3860071B2 (ja) | 再構成可能なハードウエア及びその診断方法 | |
| KR950704859A (ko) | 프로그램 가능 로직 디바이스 및 구성 가능 로직 네트워크(programmable logic devices and configuarble logic networks) | |
| JP3473678B2 (ja) | プログラマブル論理回路装置の再構成方法およびプログラマブル論理回路装置 | |
| JPH09121153A (ja) | プログラマブル論理要素 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030902 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |