JP4673739B2 - リコンフィギュラブル回路 - Google Patents
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Description
(A1):変数xから1を減算する。
(A2):変数yで示されるアドレスのデータを1ビット左にシフトする。
(A3):変数yで示されるアドレスのデータに変数xを加える。
(A4):(A2)と(A3)の処理をさらに2回繰り返す。
(B1):変数xから1を減算する。
(B2):変数yで示されるアドレスのデータを1ビット左にシフトする。
(B3):変数yで示されるアドレスのデータに変数xを加える。
(B4):(B2)と(B3)をさらに2回繰り返す。
(B5):変数xを2ビット左にシフトする。
(B6):変数xに2を加算する。
(B7):(B5)と(B6)を繰り返す。
(B8):変数xを3ビット左にシフトする。
(B9):変数yで示されるアドレスのデータに変数xを加える。
(C1):ALU2aの入力に関係なく、前の段の入力伝播回路5のデータを次の段に伝達する。この場合、ALU2aは入力4aと、入力4b又は前の段の入力伝播回路5のデータを使用することができる。
(C2):入力4aを次の段に伝達する。この場合も、ALU2aは入力4aと、入力4b又は前の段の入力伝播回路5のデータを使用することができる。
(C3):入力4bを次の段に伝達する。この場合、ALU2aは入力4aと入力4bを使用することができる。
2 論理回路
2a ALU
3 接続部
4a、4b、4c 入力
5 入力伝播回路
6 入力伝播線
7 データ保持機構
8、8a、8b、8c 入力選択回路
10 処理装置
30 コンパイル部
32 設定データ生成部
34 記憶部
36 プログラム
38 データフローグラフ
40 設定データ
Claims (5)
- それぞれが複数の算術論理演算機能を選択的に実行可能な複数の論理回路が多段に構成された演算部を備えるリコンフィギュラブル回路において、
前記複数の論理回路の1つである第1論理回路は、その第1論理回路の演算で使用する入力の1つである第1入力を、前記複数の論理回路の1つであって前記第1論理回路の下段に位置する第2論理回路に前記第1論理回路を介さずに入力する、前記第1論理回路の出力線とは異なる専用の第1入力伝播線を有する第1入力伝播回路を備え、
前記第1入力伝播回路は、
前記複数の論理回路の1つであって前記第1論理回路の上段に位置する第3論理回路に備わる第3入力伝播回路の第3入力伝播線からのデータと、該第3入力伝播線以外からのデータとのいずれかを選択して前記第1論理回路への第1入力とする入力選択回路を備えることを特徴とするリコンフィギュラブル回路。 - 前記第1入力伝播回路は、前記第1入力のデータを、前記第2論理回路に入力する際、前記第1論理回路での演算実行時間の間、前記データを保持し、前記第2論理回路で演算を実行するときに、前記第2論理回路に入力できるようにするデータ保持機構を備えることを特徴とする請求項1に記載のリコンフィギュラブル回路。
- 前記入力選択回路は、前記第3入力伝播線以外からのデータを選択する場合を除いて、常に前記第3入力伝播線からのデータを選択することを特徴とする請求項1または2に記載のリコンフィギュラブル回路。
- 前記第1入力伝播回路は、前記第1論理回路への入力が複数ある場合に、その複数の入力データのうちいずれかを選択して前記第1入力伝播線に入力する請求項1または2に記載のリコンフィギュラブル回路。
- 前記第1入力伝播回路は、前記第1論理回路への入力が複数ある場合に、前記第3入力伝播回路の前記第3入力伝播線からのデータか、前記第1論理回路への複数の入力データのうちいずれかを選択して前記第1入力伝播線に入力する請求項1または2に記載のリコンフィギュラブル回路。
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JP2005165435A (ja) * | 2003-11-28 | 2005-06-23 | Ip Flex Kk | データ伝送方法 |
JP2005258593A (ja) * | 2004-03-09 | 2005-09-22 | Sanyo Electric Co Ltd | データフローグラフ処理方法および処理装置 |
JP2005277673A (ja) * | 2004-03-24 | 2005-10-06 | Sanyo Electric Co Ltd | 処理装置 |
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2005
- 2005-12-21 JP JP2005368899A patent/JP4673739B2/ja active Active
Patent Citations (6)
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