以下、この発明の実施の形態を図面を参照して詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
図1は、本発明の実施の形態に係る処理装置10の構成図である。
処理装置10は、集積回路装置26と、コンパイル部30と、設定データ生成部32と、記憶部34とを備える。集積回路装置26は、回路の再構成を可能とする機能を有する。集積回路装置26は、1チップとして構成され、リコンフィギュラブル回路12、設定部14、制御部18、内部状態保持回路20、出力回路22、メモリ部27、切替回路28および経路部24,29を備える。リコンフィギュラブル回路12は、パイプライン構成となっており、設定を変更することにより機能の変更を可能とする。設定部14は、第1回路設定部14a、第2回路設定部14b、第3回路設定部14c、および回路処理制御部16を有し、リコンフィギュラブル回路12に所期の回路を構成するための設定データ40を供給する。なお、回路処理制御部16は、第1回路設定部14a〜第3回路設定部14cからの出力をリコンフィギュラブル回路12のパイプラインの格段である後述するリコンフィギュラブルユニットに所定の順序で供給する。経路部24,29はフィードバックパスとして機能し、リコンフィギュラブル回路12の出力を、切替回路28に出力する。
メモリ部27は、制御部18からの指示に基づきリコンフィギュラブル回路12から出力されるデータ信号を格納するための記憶領域である。また、制御部18からの指示に基づき格納されたデータ信号は、経路部29を通じてリコンフィギュラブル回路12の入力として伝達される。リコンフィギュラブル回路12への入力は、経路部24,経路部29の2系統存在するが、経路部24は、メモリ部27を介さないために高速にフィードバック処理することが可能である。特に、メモリ部27が低速で動作処理する場合には、経路部24は、経路部29よりもさらに高速に処理する。
切替回路28は、回路処理制御部16からの指示信号に応答して入力信号および経路部24,29からの入力信号を選択的にリコンフィギュラブル回路12に出力する。具体的には、設定される設定データに基づく所定のタイミングで回路処理制御部16から切替指示がなされる。内部状態保持回路20および出力回路22は、リコンフィギュラブル回路12の出力を受けて、たとえばデータフリップフロップ(D−FF)などの順序回路として構成される。内部状態保持回路20は経路部24に接続されている。メモリ部27は、経路部29と接続されている。リコンフィギュラブル回路12は、組合せ回路と、フリップフロップ回路で構成され、パイプライン動作する。
リコンフィギュラブル回路12は、機能の変更が可能な論理回路を有して構成される。具体的にはリコンフィギュラブル回路12は、複数の演算機能を選択的に実行可能な論理回路を複数個内部に配列させた構成を有し、前段の論理回路列の出力と後段の論理回路列の入力との接続関係を設定可能な接続部と、前段の論理回路列の出力すなわち内部状態を保持する状態保持回路(以下、FF回路とも称する)とを有する。以下においては、この接続部と、FF回路の両方の機能を有する構成を接続部+FF回路とも称する。
複数の論理回路は、マトリクス状に配列される。各論理回路の機能と、論理回路間の接続関係とは、設定部14より供給される設定データに基づいて設定される。設定データは、以下の手順で生成される。集積回路装置26により実現されるべきプログラム36が、記憶部34に保持されている。プログラム36は、信号処理回路または信号処理アルゴリズムなどのC言語などの高級言語で記述したものである。コンパイル部30は、記憶部34に格納されたプログラム36をコンパイルし、データフローグラフ38に変換して記憶部34に格納する。データフローグラフ38は、入力変数および定数の演算の流れをグラフ構造で表現したものである。
設定データ生成部32は、データフローグラフ38から設定データ40を生成する。設定データ40は、データフローグラフ38をリコンフィギュラブル回路12にマッピングするためのデータでありリコンフィギュラブル回路12における論理回路の機能や論理回路間の接続関係を定める。設定データ生成部32は、回路を分割してできる複数の分割回路の設定データ40を生成する。
設定データ生成部32は、リコンフィギュラブル回路12における論理回路の配列構造とデータフローグラフ38によって回路の分割方法を定める。リコンフィギュラブル回路12の配列構造は、制御部18から設定データ生成部32に伝えられてもよく、また予め記憶部34に記憶されていてもよい。また制御部18が回路の分割方法を設定データ生成部32に指示することも可能である。
以上の手順を実行することにより、記憶部34は、リコンフィギュラブル回路12を所期の回路として構成するための複数の設定データ40を記憶する。複数の設定データ40は、1つの回路を分割した複数の分割回路をそれぞれ上述したように表現したものである。このように、リコンフィギュラブル回路12の回路規模に応じて生成すべき回路の設定データ40を生成することにより汎用性の高い処理装置10を実現することが可能となる。別の視点から見ると、本実施の形態に従う処理装置10によれば回路規模の小さいリコンフィギュラブル回路12を用いて所望のすなわち所期の回路を再構成することが可能となる。
図2はリコンフィギュラブル回路12の構成図である。
図2を参照して、リコンフィギュラブル回路12は、複数の論理回路50の列が複数段にわたって配列されたもので、各段に設けられた接続部+FF回路52によって、前段の論理回路列の出力と後段の論理回路列の入力が設定により任意に接続、あるいは、決められた組み合わせのうちより選択された接続が可能な構成となっている。また、前段の論理回路列の出力信号を保持することができる。ここでは論理回路50の一例としてALUを示す。各ALUは、論理和、論理積、ビットシフトなどの複数種類の多ビット演算を設定により選択的に実行できる。具体的には、各ALUは、複数の演算機能を選択するためのセレクタを有している。
図示のようにリコンフィギュラブル回路12は、横方向にY個、縦方向にX個のALUが配置されたALUアレイとして構成される。第1段のALU11、ALU12、・・・、ALU1Yには入力変数や定数が入力され、設定された所定の演算がなされる。演算結果の出力は、第1段の接続部+FF回路52に設定された接続に従って、第2段のALU21、ALU22、・・・、ALU2Yに入力される。第1段の接続部+FF回路52においては、第1段のALU列の出力と第2段のALU列の入力の間で任意の接続関係、あるいは、決められた組み合わせのうちより選択された接続関係を実現できるように結線が構成されており、設定により所期の結線が有効となる。以下、第(X−1)段の接続部+FF回路52まで同様の構成であり、最終段である第X段のALU列は演算の最終結果を出力する。なお、本構成においては、接続部+FF回路がALUと、交互に1段ずつ設けられた構成を示している。この接続部+FF回路を配置することにより、リコンフィギュラブル回路12は、1段ずつのALUで構成されるX段のリコンフィギュラブルユニットに分割されることになる。具体的には、1段のリコンフィギュラブルユニットは、1段のALU列と1段の接続部+FF回路52で構成される。なお、最終段のリコンフィギュラブルユニットは、1段のALU列のみとすることも可能であり、図1の内部状態保持回路20と組み合わせることも可能である。この分割は、FF回路に従うものであり、たとえば、2段のALU毎に、接続部+FF回路52を設け、それ以外は、FF回路を有しない接続部のみとすれば、2段ずつのALUで構成されるX/2段のリコンフィギュラブルユニットに分割されることになる。その他、FF回路を所定段のALU毎に設けることにより、所望段のリコンフィギュラブルユニットを構成することが可能である。
図3は、図2に示されるリコンフィギュラブル回路12と置換可能なリコンフィギュラブル回路12♯の構成図である。
図3を参照して、リコンフィギュラブル回路12♯は、リコンフィギュラブル回路12と比較して、接続部+FF回路52を接続部+FF回路52#に置換した点が異なる。接続部+FF回路52#は、接続部+FF回路52の機能に加えて外部から直接入力変数や定数の入力が可能な構成であるとともに、接続部+FF回路52#から直接外部に前段のALUの演算結果を出力することも可能である。この構成により図2に示されるリコンフィギュラブル回路12の構成よりも多様な組合せ回路を構成することが可能となり、設計の自由度が向上する。他の部分および構成については図2で示されるリコンフィギュラブル回路12の構成と同様であるのでその詳細な説明は繰返さない。
図4は、データフローグラフ38の例を示す図である。
データフローグラフ38においては、入力される変数や定数の演算の流れが段階的にグラフ構造で表現されている。
図中、演算子は丸印で示されている。設定データ生成部32は、このデータフローグラフ38をリコンフィギュラブル回路12にマッピングするための設定データ40を生成する。本実施の形態においては特にデータフローグラフ38をリコンフィギュラブル回路12にマッピングしきれない場合にデータフローグラフ38を複数の領域に分割して、分割回路の設定データ40を生成する。データフローグラフ38による演算の流れを回路上で実現するべく、設定データ40は、演算機能を割当てる論理回路を特定し、また論理回路間の接続関係を定め、さらに入力変数や入力定数などを提起したデータとなる。したがって設定データ40は、各論理回路50の機能を選択するセレクタに供給する選択情報、接続部+FF回路52の結線を設定する接続情報、必要な変数データや定数データなどを含んで構成される。
再び図1を参照して、回路構成時、制御部18は、回路を構成するための複数の設定データ40を選択する。本例において、制御部18は、選択した複数の設定データ40をそれぞれ第1回路設定部14a〜第3回路設定部14cに供給する。第1回路設定部14a〜第3回路設定部14cは、キャッシュメモリや他の種類のメモリを有し、供給される設定データをそれぞれ保持する。具体的には、図24で示したように、所期の回路をリコンフィギュラブル回路1つにマッピング可能なように分割回路に分割し、さらに分割回路を複数の分割ユニットに分割して、各分割ユニットを構成する設定データを記憶する。第1回路設定部14a〜第3回路設定部14cでは、分割された複数の分割ユニットのデータの集合体として記憶している。なお、本例においては、制御部18が記憶部34から設定データを受けて、設定部14に供給する構成について説明するが、制御部18を設けることなく、予め設定部14に設定データおよび各回路を制御するための制御データを記憶するRAM(Random Access Memory)や、ROM(Read On Memory)等のメモリを備えた構成とすることも可能である。
設定部14は、選択された設定データ40をリコンフィギュラブル回路12に設定しリコンフィギュラブル回路12の回路を再構成する。これによりリコンフィギュラブル回路12は所期の演算を実行できる。リコンフィギュラブル回路12は基本セルとして高性能の演算能力のあるALUを用いており、またリコンフィギュラブル回路12および設定部14をワンチップ上に構成することからコンフィギュレーションを高速に実現することができる。
制御部18は、クロック機能を有し、クロック信号は設定部14、内部状態保持回路20および出力回路22に供給される。また制御部18はクロック信号に同期してカウント動作を実行するカウンタ回路を含み、カウンタ回路からのカウンタ信号に従い回路処理制御部16は、所定のタイミングでリコンフィギュラブル回路12に設定データを出力する。
図5は、一例として本実施の形態に従うリコンフィギュラブル回路12にマッピングする回路群の一例図である。
図5を参照して、ここでは3つの回路、回路FA〜FCが示される。回路FAは、入力信号Iの入力を受けて出力信号MIを出力する。回路FBは、入力信号Qの入力を受けて出力信号MQを出力する。回路FCは、入力信号MIおよびMQの入力を受けて出力信号Yを出力する。これらの回路FA〜FCの設定データは、第1回路設定部14a〜第3回路設定部14cに記憶されている。
図6は、回路FA,FBおよびFCをリコンフィギュラブル回路12の各リコンフィギュラブルユニットにマッピングするために分割した分割ユニットを説明する概念図である。
図6(a)は、回路FAの分割ユニットの概念図である。図6(a)を参照して、ここでは、回路FAは、2つの分割回路に分割され、さらに分割ユニットFA1〜FA6に分割される。図6(b)は、回路FBを分割した場合の分割ユニットの概念図である。ここでは、回路FBは、2つの分割回路に分割され、さらに分割ユニットFB1〜FB6に分割される。図6(c)は、回路FCを分割した場合の分割ユニットの概念図である。ここでは、回路FCは、2つの分割回路に分割され、さらに分割ユニットFC1〜FC6に分割される。
図7は、本発明の実施の形態に従うリコンフィギュラブル回路12に回路FA〜FCをマッピングする方式を説明する概念図である。本例においては、1段ずつのALUを有する3段のリコンフィギュラブルユニットの構成でリコンフィギュラブル回路12が設定されているものとする。
図7を参照して、最初のサイクル(第1サイクル)に、まず第1段目に分割ユニットFA1がマッピングされ、入力信号Iが入力される。この分割ユニットFA1における論理動作を実行後、上述した接続部+FF回路52でその論理結果が保持される。次のサイクル(第2サイクル)に、第2段目に分割ユニットFA2がマッピングされるとともに、第1段目には入力信号Qを受ける分割ユニットFB1がマッピングされる。これに伴い、第1段目においては、分割ユニットFB1における論理動作が実行されて、上述した接続部+FF回路52でその論理結果が保持される。また、第2段目においては、分割ユニットFA2が前段における保持された論理結果の入力を受けて、所定の論理動作を実行し、その結果が接続部+FF回路52で保持される。その次のサイクル(第3サイクル)に、第3段目に分割ユニットFA3がマッピングされ、第2段目に分割ユニットFB2がマッピングされ、第1段目に入力信号MIおよび入力信号MQを受ける分割ユニットFC1がマッピングされる。これに伴い、第3段目においては、分割ユニットFC1における論理動作が実行されてリコンフィギュラブル回路12から出力される。出力結果は、内部状態保持回路20で保持され、経路部24を通じてリコンフィギュラブル回路12の入力側に伝達される。具体的には、切替回路28に経路部24を通じて伝達される信号は、回路処理制御部16からの指示に応答してリコンフィギュラブル回路12に入力される。次のサイクル(第4サイクル)に、第1段目に分割ユニットFA4をマッピングし、第2段目に分割ユニットFC2をマッピングし、第3段目に分割ユニットFB3をマッピングする。以降、同様の方式にしたがって、各回路FA〜FCの信号処理の流れの順序に従って、リコンフィギュラブル回路12の第1段〜第3段目のALUにそれぞれ分割ユニットFA1〜FA6,FB1〜FB6,FC1〜FC6を順番にマッピングする。
これにより、第6サイクルのマッピングにより、第3段目のALUに構成された分割ユニットFA6から出力信号MIが出力される。また、第7サイクルのマッピングにより、第3段目の分割ユニットFB6から出力信号MQが出力される。また、第8サイクルのマッピングにより、第3段目の分割ユニットFC6から出力信号Y(−1)が出力される。
このようにして、1回のサイクルにおいて、異なる回路の分割ユニットをリコンフィギュラブル回路12の所定領域にそれぞれ割付けることが可能となり、全体として1つの回路を構成した場合に高速な論理動作を実現することが可能となる。たとえば、回路FAをマッピングして入力信号Iに基づく出力信号MIを生成し、次に、回路FBをマッピングして入力信号Qに基づく出力信号MQを生成し、そして最後に回路FCをマッピングして入力信号MIおよびMQに基づく出力信号Yを生成した場合、18サイクル後に出力信号Yが出力される。これに対して、本方式を採用することにより14サイクル後に出力信号Yを出力することが可能となる。
本方式の如く、リコンフィギュラブル回路12の各段で、それぞれ別の回路をマッピングし、複数の演算処理を並列して実行することにより、高速なマッピングに伴い、高速な論理動作を実現することが可能となる。
特に、リコンフィギュラブルユニットを無駄なく使用しているため、高速な処理が可能であり、結果として回路の小型化、低消費電力化を図ることができる。
また、1つの回路について、マッピングする際、処理の流れが途切れることなく連続的に行なわれるため、データを記憶させておくメモリ等を必要とすることがなく、この面でも回路の小型化、低消費電力化を図ることができる。さらに、複数の回路の同時マッピングが可能な構成であるため、マルチタスクを行ないやすい。さらに、データフローグラフのマッピングに適した構成であり、マッピングソフトウェアの開発が容易である。
なお、本例における(−1)、(+1)の標記は、現在に対して、1つ前および後の信号を指し示すものとする。入力信号MI(−1)および入力信号MQ(−1)はメモリ部27に格納されているものとする。これら、メモリ部27に格納された信号は、経路部29を通じて切替回路28に与えられ、制御部18からの指示に応答してリコンフィギュラブル回路12に入力される。
図8は、記憶部34において記憶されている分割ユニットの複数の設定データが格納されている記憶領域を説明する概念図である。
図8を参照して、ここでは横方向に列アドレスC0〜C5が対応付けられ、縦方向に行アドレスR0〜R2が対応付けられる。たとえば本例においてはアドレス(R0,C0)は分割ユニットFA1の設定データを指し示すものとする。また、アドレス(R2,C5)は分割ユニットFC6の設定データを指し示すものとする。
図9は、制御部18が、記憶部34の設定データ40からアドレス指定して第1回路設定部14a、第2回路設定部14bおよび第3回路設定部14cに設定データを伝達する方式を説明する概念図である。
図9を参照して、制御部18は、行アドレスR0、列アドレスC0,C2,C4,C1,C3,C5の順番にそれぞれ読出して第1回路設定部14aに出力する。また、制御部18は、1サイクル遅延してから、行アドレスR1、列アドレスC0,C2,C4,C1,C3,C5の順序で第2回路設定部14bに出力する。また、制御部18は、2サイクル遅延してから、行アドレスR2、列アドレスC0,C2,C4,C1,C3,C5の順序で第3回路設定部14cに出力する。また、制御部18は、設定データ40の入力とともに、与えられる制御データに基づき、出力回路22を駆動するタイミング、メモリ部27へのデータ信号の格納、設定部14を制御する。
これにより、図7で示される順序でリコンフィギュラブル回路12にマッピング動作が実行され、高速なマッピング動作とともに高速な論理演算動作すなわち高速な所期の回路構成を実現することができる。
図10は、本実施の形態に従うリコンフィギュラブル回路12にマッピングする回路群の一例図である。
図10を参照して、ここでは4つの回路、回路FA,FB,FD,FEが示される。回路FAは、入力信号Iの入力を受けて出力信号MIを出力する。回路FBは、入力信号Qの入力を受けて出力信号MQを出力する。回路FDは、入力信号MIの入力を受けて出力信号MYを出力する。回路FEは、入力信号MY,MQの入力を受けて、出力信号Zを出力する。
図11は、回路FA,FB,FD,FEをリコンフィギュラブル回路12の各リコンフィギュラブルユニットにマッピングするために分割した分割ユニットを説明する概念図である。
図11(a)は、回路FAを分割した場合の分割ユニットの概念図である。図11(a)を参照して、ここでは、回路FAは、2つの分割回路に分割され、さらに分割ユニットFA1〜FA6に分割される。図11(b)は、回路FBを分割した場合の分割ユニットの概念図である。ここでは回路FBは、2つの分割回路に分割され、さらに分割ユニットFB1〜FB6に分割される。図11(c)は、回路FDを分割した場合の分割ユニットの概念図である。ここでは、回路FDは、分割ユニットFD1〜FD3に分割される。図11(d)は、回路FEを分割した場合の分割ユニットの概念図である。ここでは、回路FEは、分割ユニットFE1〜FE3に分割される。
図12は、本発明の実施の形態に従うリコンフィギュラブル回路12に回路FA,FB,FD,FEをマッピングする方式を説明する概念図である。本例においては、1段ずつのALUを有する3段のリコンフィギュラブルユニットの構成でリコンフィギュラブル回路12が設定されているものとする。
図12を参照して、最初のサイクル(第1サイクル)に、まず第1段目に分割ユニットFA1がマッピングされ、入力信号Iが入力される。次のサイクル(第2サイクル)に、第2段目に分割ユニットFA2がマッピングされるとともに、第1段目には入力信号Qを受ける分割ユニットFB1がマッピングされる。その次のサイクル(第3サイクル)に、第3段目に分割ユニットFA3がマッピングされ、第2段目に分割ユニットFB2がマッピングされ、第1段目に入力信号MI(−1)の入力を受ける分割ユニットFD1がマッピングされる。次のサイクル(第4サイクル)に、第1段目に分割ユニットFA4をマッピングし、第2段目に分割ユニットFD2をマッピングし、第3段目に分割ユニットFB3をマッピングする。次のサイクル(第5サイクル)に、第1段目に分割ユニットFB4をマッピングし、第2段目に分割ユニットFA5をマッピングし、第3段目に分割ユニットFD3をマッピングする。次のサイクル(第6サイクル)に、第1段目に分割ユニットFE1をマッピングし、第2段目に分割ユニットFB5をマッピングし、第3段目に分割ユニットFA6をマッピングする。以降、同様の方式にしたがって、各回路FA,FB,FD,FEの信号処理の流れの順序に従って、リコンフィギュラブル回路12の第1段〜第3段目のALUにそれぞれ分割ユニットを順番にマッピングする。
これにより、第6サイクルのマッピングにより、第3段目のALUに構成された分割ユニットFA6から出力信号MIが出力される。また、第7サイクルのマッピングにより、第3段目の分割ユニットFB6から出力信号MQが出力される。また、第8サイクルのマッピングにより、第3段目の分割ユニットFE3から出力信号Z(−1)が出力される。
ここでは、回路FDと、回路FEを同じ回路と1つの回路とみなしてマッピングを実行する場合を示している。
このようにして、1回のサイクルにおいて、異なる回路の分割ユニットをリコンフィギュラブル回路12の所定領域にそれぞれ割付けることが可能となり、全体として1つの回路を構成した場合に高速な論理動作を実現することが可能となる。
本方式の如く、リコンフィギュラブル回路12の各段で、それぞれ別の回路をマッピングし、複数の演算処理を並列して実行することにより、高速なマッピングに伴い、高速な論理動作を実現することが可能となる。なお、本例における(−1)、(+1)の標記は、現在に対して、1つ前および後の信号を指し示すものとする。入力信号MI(−1),MY(−1)および入力信号MQ(−1)はメモリ部27に格納されているものとする。
以下においては、デジタル復調回路群を具体例として用いて、上記で説明した方式に従ってリコンフィギュラブル回路12を構成する方式について説明する。
図13は、本発明の実施の形態に従うリコンフュギラブル回路を用いて構成するデジタル復調回路群の構成図である。
図13を参照して、デジタル復調回路群は、FIRフィルタ回路50と、FIRフィルタ回路52と、復調処理回路54とを含む。FIRフィルタ回路50は、入力信号Iの入力を受けて中間出力信号MIを出力する。FIRフィルタ回路52は、入力信号Qを受けて中間出力信号MQを出力する。復調処理回路54は、中間出力信号MI,MQの入力を受けて復調処理し、フィードバック制御出力信号Y2と、出力信号Y1を出力する。
図14は、前後7点を利用する7タップからなるFIRフィルタ回路を示す図である。以下、このFIR(Finite Impulse Response)フィルタ回路を、本実施の形態における
処理装置10で実現する具体例を示す。このFIRフィルタ回路の係数は、図示のごとく、対称に設定されている。
図15は、図14で示すFIRフィルタ回路を置き換えた回路を示す図である。回路の置き換えは、フィルタ係数の対称性を利用している。
図16は、図15で示すFIRフィルタ回路をさらに置き換えた回路を示す図である。ここでは、フィルタ係数に着目した置き換えを行っている。具体的には、係数1/16を1/2
×1/2×1/2×1/2に、2/16を1/2×1/2×1/2に、8/16を1/2に置き換えている。係数1/2の演算はデータを右に1ビットシフトすることで実現できる。1ビットシフタは、複数ビットシフタと比べて、ALU内において非常に小さいスペースで形成することができる。
図17は、図16に示すFIRフィルタ回路をコンパイルして作成したデータフローグラフ38aを示す図である。図中、“+”は加算を示し、“>>1”は1ビットのシフトを示し、 “MOV”はスルー用のパスを示す。図示のごとく、データフローグラフ38
aは、7段の演算子で構成される。データフローグラフ38aが7段で構成される。
図18は、復調処理回路54の構成を説明する概念図である。
図18を参照して、復調処理回路54は、ループフィルタ56と、乗算器58と、正負判定回路60(SGN)とで構成されている。正負判定回路60は、中間出力信号MIの入力を受けて、判定結果に基づいて復調出力信号Y1を出力する。乗算器58は、中間出力信号MI,MQの入力を受けて、乗算結果をループフィルタ56に出力する。ループフィルタ56は、乗算器58からの出力信号を受けて、フィードバック制御出力信号Y2を出力する。なお、フィードバック制御出力信号Y2は、図示しないが、他のデジタル復調処理に用いられる回路にフィードバック入力される制御信号である。
図19は、ループフィルタ56を示す図である。
図20は、図18に示す復調処理回路54をコンパイルして作成したデータフローグラフ38bを示す図である。図中、“×”は乗算を示し、“SGN”は正負判定を示す。他の演算子については上述したのと同様の構成である。図示のごとく、データフローグラフ38bは、3段の演算子で構成される。
図21は、本例のデジタル復調回路群の各回路を分割した分割ユニットを説明する概念図である。
図21(a)は、FIRフィルタ50を分割した分割ユニットを説明する図である。ここでは、FIRフィルタ50を3つの分割回路に分割し、さらに1段ずつに分割した分割ユニットTA1〜TA7が示されている。図21(b)は、FIRフィルタ52を分割した分割ユニットを説明する図である。ここでは、FIRフィルタ52を3つの分割回路に分割し、さらに1段ずつに分割した分割ユニットTB1〜TB7が示されている。図21(c)は、復調処理回路54を分割した分割ユニットを説明する図である。ここでは、復調処理回路54を分割した分割ユニットTC1〜TC3が示されている。
図22は、図7で示したのと同様の方式にしたがってリコンフィギュラブル回路12にデジタル復調回路群をマッピングする場合を説明する概念図である。本例においては、1段ずつのALUを有する3段のリコンフィギュラブルユニットの構成でリコンフィギュラブル回路12が設定されているものとする。
図22に示されるように、最初のサイクル(第1サイクル)に、まず第1段目に分割ユニットTA1がマッピングされ、入力信号Iが入力される。次のサイクル(第2サイクル)に、第2段目に分割ユニットTA2がマッピングされるとともに、第1段目には入力信号Qを受ける分割ユニットTB1がマッピングされる。その次のサイクル(第3サイクル)に、第3段目に分割ユニットTA3がマッピングされ、第2段目に分割ユニットTB2がマッピングされ、第1段目に入力信号MIおよび入力信号MQを受ける分割ユニットTC1がマッピングされる。次のサイクル(第4サイクル)に、第1段目に分割ユニットTA4をマッピングし、第2段目に分割ユニットTC2をマッピングし、第3段目に分割ユニットTB3をマッピングする。以降、同様の方式にしたがって、FIR回路50,52および復調処理回路54を信号処理の流れの順序に従って、リコンフィギュラブル回路12の第1段〜第3段目のALUを用いてそれぞれマッピングする。
これにより、1回のサイクルにおいて、異なる回路の分割ユニットをリコンフィギュラブル回路12の所定領域にそれぞれ割付けることが可能となり、全体として1つの回路を構成した場合に高速な論理動作を実現することが可能となる。
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
例えば、リコンフィギュラブル回路12におけるALUの配列は、縦方向にのみ接続を許した多段配列に限らず、横方向の接続も許した、メッシュ状の配列であってもよい。また、上記の説明では、段を飛ばして論理回路を接続する結線は設けられていないが、このような段を飛ばす接続結線を設ける構成としてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
10 処理装置、12 リコンフィギュラブル回路、14 設定部、16 回路処理制御部、18 制御部、20 内部状態保持回路、22 出力回路、24,29 経路部、26 集積回路装置、27 メモリ部、28 切替回路、30 コンパイル部、32 設定データ生成部、34 記憶部、36 プログラム、38,38a,38b データフローグラフ、40 設定データ、50 論理回路、52,52# 接続部+FF回路。