CN100412801C - 备有可重构电路的处理装置、集成电路装置 - Google Patents

Abstract

根据本发明的处理装置(10)，在可重构电路(12)上顺次构成分割1个电路的多个分割电路，或者将某个分割电路的输出反馈到下一个分割电路的输入并实施分割电路中的计算处理，从最后构成的分割电路取出输出。形成将可重构电路(12)的输出与它的输入连接起来路径部(24)作为反馈路径。通过顺次构成分割电路，能够作为整体实现一个电路。

Description

备有可重构电路的处理装置、集成电路装置

技术领域

本发明涉及集成电路技术，特别是涉及备有可重构电路的处理装置、集成电路装置和利用它们的处理方法的技术。

背景技术

例如，在卫星广播中，要根据季节等，切换广播模式而调整图像质量等。在接收机中，对每个广播模式预先在硬件上作入多个电路，用选择器与广播模式一致地切换电路而进行接收。所以，在这期间接收机的其它广播模式用的电路闲置着。如模式切换那样，切换多个专用电路进行使用，当它的切换间隔比较长时，代替作入多个专用电路，如果在切换时瞬时再构成LSI，则能够通过简单地形成电路构造提高通用性，同时能够抑制安装费用。制造业界对应该与这种需要相应的，可以动态地再构成的LSI的关心正在提高中。特别是，搭载在便携式电话和PDA(Personal DataAssistant(个人数据助理))等的移动终端中的LSI必须小型化，如果能够动态地再构成LSI，与用途一致地适当切换功能，则能够抑低LSI的安装面积。

与这点相关联，FPGA(Field Programmable Gate Array(现场可编程门阵列))可以通过在LSI制造后写入电路数据，比较自由地设计电路构成，用于专用硬件的设计。FPGA包含由用于存储逻辑电路的真值表的检查表(LUT)和输出用的双稳态多谐振荡器构成的基本部、和连接该基本部之间的可编程的配线资源。用FPGA，能够实现以写入存储在LUT中的数据和配线数据为目的的逻辑计算。但是，当用FPGA设计LSI时，与根据ASIC(Application Specific IC(应用专用IC))的设计比较，安装面积变得非常大，成本上升。因此，提出了通过动态地再构成FPGA实现电路构成的再利用的方法(例如，参照专利文献1)。

专利文献1：日本特开平10-256383号专利公报(全文，第1-4图)

发明内容

FPGA，电路构成的设计自由度高，具有通用性，与此相对为了可以进行全部基本部之间的连接，需要包含许多开关和用于控制开关的ON/OFF(接通/断开)的控制电路，必然使控制电路的安装面积增大。此外，因为基本部之间的连接需要复杂的配线图案，所以存在着配线变长的倾向。进一步，根据FPGA的LSI，只用于试作和实验的情形很多，当考虑安装效率、性能、成本等时，对大量生产是不合适的。进一步，在FPGA中，因为需要将设定数据传送给许多LUT方式的基本部，所以为了构造电路需要相当长的时间。因此，FPGA不适合于需要瞬时切换电路构成的用途。

本发明就是鉴于上述状况提出的，本发明的目的是提供备有对缩小电路规模有贡献的可重构电路的处理装置、集成电路装置和利用它们的处理方法。

进一步，本发明的另一目的是提供备有实现期望电路的高速映射的可重构电路的处理装置。

为了解决上述课题，本发明的某个方式提供一种一种处理装置，备有：重构电路(12)，由能变更功能的逻辑电路构成；第1路径部(24)，用于将所述可重构电路(12)的输出作为所述可重构电路(12)的输入进行传送；设定部(14)，将用于构成期望电路的多个设定数据(40)依次供给到所述可重构电路(12)；控制部(18)，输出用于控制各部分的信号；内部状态保持电路(20)，接受所述可重构电路(12)的输出，与从所述控制部接受时钟信号的供给的所述第1路径部连接；存储部(27)，将在所述可重构电路(12)上构成的电路的输出存储在规定区域中；第2路径部(29)，用于传送存储在所述存储部(27)的所述规定区域中的在所述可重构电路(12)上构成的电路的输出，作为根据下一个设定数据构成的电路的输入；切换电路(28)，对来自所述控制部的指示信号进行响应，而切换来自所述第1路径部或所述第2路径部(29)的输入和来自外部的输入，作为所述可重构电路(12)的输入；和输出电路(22)，接受所述可重构电路(12)的输出。

为了解决上述课题，本发明的某个方式提供备有可以变更功能的可重构电路、将可重构电路的输出与可重构电路的输入连接起来的路径部、将用于构成期望电路的设定数据供给到可重构电路的设定部和以将多个设定数据顺次供给到可重构电路的方式控制设定部，通过第1路径部将根据某个设定数据在可重构电路上构成的电路的输出，供给到根据下一个设定数据构成的电路的输入的控制部的处理装置。第1路径部作为可重构电路的输出和输入的反馈路径起作用。

如果根据该方式的处理装置，则即便当应该构成的电路的规模大时，因为能够分割该电路而顺次构成可重构电路，所以不需要与应该构成的电路一致地设定大的可重构电路的电路规模，能够缩小可重构电路的电路规模。此外，因为使可重构电路的电路规模变小，所以能够减少消耗功率。

在根据该方式的处理装置中，设定部，通过将多个设定数据顺次供给到可重构电路，作为整体构成1个电路。多个设定数据分别表示分割1个电路的多个分割电路。

可重构电路是组合电路或时序逻辑电路等的逻辑电路。特别是，在组合电路的情形中，如果一次设定输入数据，则能够高速地，例如在1个时钟内取出输出。处理装置还备有接受可重构电路的输出的内部状态保持电路，该内部状态保持电路与第1路径部连接。此外，处理装置还备有接受可重构电路的输出的输出电路，该输出电路，当由设定部多次构成可重构电路时，也可以输出可重构电路的输出。在将全部分割电路映射在可重构电路中后，通过取出最后的分割电路的输出，能够得到期望的输出。此外，处理装置还备有存储部和第2路径部，第2路径部将存储在存储部中的在可重构电路上构成的电路的输出传送给根据下一个设定数据构成的电路的输入。控制部，因为按照需要能够从存储部将输入数据输入到可重构电路，所以可以实施并列的处理。此外，处理装置还备有切换来自第2路径部的输入和来自外部的输入的切换电路。

可重构电路，各个包含可以选择地实施多个计算功能的多个逻辑电路和可以设定逻辑电路间的连接关系的连接部，设定部也可以设定逻辑电路的功能和连接关系。可重构电路也可以包含逻辑电路的多段配列、和可以设定前段逻辑电路的输出与后段逻辑电路的输入的连接关系的连接部。逻辑电路的多段配列的构造也可以是与横方向并列的逻辑电路的列取在纵方向多段组合的配列，在横方向即列内的逻辑电路之间没有连接用的接线，在各段的逻辑电路列的输出和之后的段的逻辑电路列的输入之间设置连接用的接线的构造。

各逻辑电路，也可以是可以进行较高性能的计算的电路，例如，也可以是可以选择地实施多种多位计算的算术逻辑电路(ALU(ArithmeticLogic Unit))。逻辑电路具有用于选择多个计算功能的选择器，选择器根据从外部加载的设定数据选择计算功能。通过可以用选择器选择逻辑电路的计算功能，能够瞬时地切换逻辑电路的功能，因而可以瞬时地设定可重构电路的功能。

本发明的其他方式提供以在可重构电路上顺次构成分割1个电路的多个分割电路，将某个分割电路的输出反馈到下一个分割电路的输入并实施分割电路中的计算处理，从最后构成的分割电路取出输出为特征的处理方法。当根据该方式的处理方法时，即便当应该构成的电路的规模大时，因为能够分割该电路而在可重构电路上顺次构成，所以不需要与应该构成的电路一致地增大可重构电路的电路规模的设定，能够缩小可重构电路的电路规模。

本发明的另一个方式提供备有可以变更功能的可重构电路、将可重构电路的输出与可重构电路的输入连接起来的路径部、和将用于构成期望电路的设定数据供给到可重构电路的设定部的集成电路装置。当根据该方式的集成电路装置时，因为在1块芯片上形成可重构电路、路径部和设定部，所以可以进行高速处理。

本发明的又一个另外的方式提供一种处理装置，备有可以变更功能和连接关系的可重构电路、存储用于表示构成期望电路的一部分的分割单元的设定数据，并供给到可重构电路的设定部、和以为了构成期望电路而顺次将多个设定数据供给到可重构电路的方式控制设定部的控制部，可重构电路至少具有1个保持内部状态的状态保持电路，通过配置状态保持电路，将可重构电路分割成多段的可重构单元，控制部，当构成多个期望电路时，以按照处理的流程依次供给用于对多段可重构单元中的每一个构成的设定数据的方式，控制设定部。当根据该方式的处理装置，构成多个期望电路时，为了分别将用于构成分割单元的设定数据供给到多段可重构单元，在各段中构成各个电路的分割单元由可重构单元构成，该分割单元构成各电路的一部分。所以，能够实现并列的处理，实现高速的期望电路的构成即逻辑动作。

此外，将以上的构成要素的任意组合，本发明的表现作为方法、装置、系统、计算机程序表现出来，作为本发明的方式也是有效的。

发明效果

如果根据本发明，则能够提供备有对缩小电路规模有贡献的可重构电路的处理装置、集成电路装置和利用它们的处理方法。

此外，如果根据本发明，则能够提供备有实现期望电路的高速映射的可重构电路的处理装置。

附图说明

图1是与实施方式有关的处理装置10的构成图。

图2是用于说明能够分割1个电路42的多个电路的设定数据40的图。

图3是可重构电路12的构成图。

图4是其它可重构电路12#的构成图。

图5是表示数据流向图38的例子的图。

图6是表示本实施方式中的信号处理的流程图的图。

图7是表示由利用前后7点的7个抽头构成的FIR滤波器电路的图。

图8是表示变换图7所示的FIR滤波器电路的电路的图。

图9是表示进一步变换图8所示的FIR滤波器电路的电路的图。

图10是表示通过编译图9所示的FIR滤波器电路而作成的数据流向图38a的图。

图11是表示在实施例中使用的可重构电路12的图。

图12是表示用图11的可重构电路12实现图10所示的数据流向图38a的例子的图。

图13是表示通过编译图8所示的FIR滤波器电路作成的数据流向图38b的图。

图14是表示用图11的可重构电路12实现图13所示的数据流向图38b的例子的图。

图15是按照本发明的实施方式3的处理装置10a的构成图。

图16是采用按照本发明的实施方式3的可重构电路构成的数字解调电路群的构成图。

图17是说明解调处理电路54的构成的概念图。

图18是表示环路滤波器56的图。

图19是表示通过编译图17所示的解调处理电路54而作成的数据流向图38c的图。

图20是说明将按照本发明的实施方式3的数字解调电路群映射在可重构电路中时的处理流程的图。

图21是表示用图11的可重构电路12实现图19所示的数据流向图38c的例子的图。

图22是说明用多个分割单元构成分割电路A#～分割电路D#的概念图。

图23是说明通过选择器16根据设定数据输入到可重构电路12，构成分割电路A#的情形的图。

图24是说明由可重构电路12构成的分割电路A#中的处理流程的图。

图25是与本发明的实施方式4有关的处理装置10#的构成图。

图26是可重构电路12#a的构成图。

图27是可以与图26所示的可重构电路12#a置换的可重构电路12#b的构成图。

图28是作为一个例子映射在按照本实施方式4的可重构电路12#a中的电路群的一个例子图。

图29A是说明为了将电路FA映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。

图29B是说明为了将电路FB映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。

图29C是说明为了将电路FC映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。

图30是说明将电路FA～FC映射在按照本发明的实施方式的可重构电路12#a中的方式的概念图。

图31是说明保存有在存储部34中存储着的分割单元的多个设定数据的存储区域的概念图。

图32是说明控制部18，通过从存储部34的设定数据40指定地址，将设定数据传送给第1电路设定部15a、第2电路设定部15b和第3电路设定部15c的方式的概念图。

图33是映射在按照本实施方式的可重构电路12#a中的其他的电路群的一个例子图。

图34A是说明为了将电路FA映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。

图34B是说明为了将电路FB映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。

图34C是说明为了将电路FD映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。

图34D是说明为了将电路FE映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。

图35是说明将电路FA、FB、FD、FE映射在按照本发明的实施方式4的可重构电路12#a中的方式的概念图。

图36A是说明分割FIR滤波器70的分割单元的图。

图36B是说明分割FIR滤波器72的分割单元的图。

图36C是说明分割解调处理电路54的分割单元的图。

图37是说明按照与图30所示的相同的方式将数字解调电路群映射在可重构电路12#a中的情形的概念图。

标号说明

10、10a、10#-处理装置，12、12#、12#a、12#b-可重构电路，14、14#-设定部，14a-第1设定部，14b-第2设定部，14c-第3设定部，14d-第4设定部，15a-第1电路设定部，15b-第2电路设定部，15c-第3电路设定部，16-选择器，16#-电路处理控制部，18-控制部，20-内部状态保持电路，22-输出电路，24、29-路径部，26、26a、26#-集成电路装置、27-存储部，28-切换电路，30-编译部，32-设定数据生成部，34-存储部，36-程序，38、38a、38b、38c-数据流向图，40-设定数据，50-逻辑电路，52、52#-连接部，52#a、52#b-连接部+FF电路。

具体实施方式

下面，一面参照附图一面详细说明本发明的实施方式。此外图中的相同标号表示相同或相当的部分。

(实施方式1)

图1是与实施方式有关的处理装置10的构成图。处理装置10备有集成电路装置26。集成电路装置26具有可以再构成电路构成的功能。集成电路装置26作为1块芯片构成，备有可重构电路12、设定部14、控制部18、内部状态保持电路20、输出电路22和路径部24。可重构电路12，通过变更设定，可以变更功能。

设定部14具有第1设定部14a、第2设定部14b、第3设定部14c、第4设定部14d和选择器16，将用于构成期望电路的设定数据40供给到可重构电路12。

路径部24，作为反馈路径起作用，将可重构电路12的输出与可重构电路12的输入连接起来。内部状态保持电路20和输出电路22，例如作为数据双稳态多谐振荡器(D-FF)等的时序逻辑电路构成，接受可重构电路12的输出。内部状态保持电路20与路径部24连接。可重构电路12作为组合电路或时序逻辑电路等的逻辑电路进行构成。

可重构电路12具有可以变更功能的逻辑电路进行构成。具体地说，具有将可以选择地实施多个计算功能的逻辑电路配列成多段的构成，包含可以设定前段逻辑电路列的输出与后段逻辑电路列的输入的连接关系的连接部。将多个逻辑电路配置成矩阵状。根据由设定部14供给的设定数据40，设定各逻辑电路的功能和逻辑电路间的连接关系。以下列顺序生成设定数据40。

将应该由集成电路装置26实现的程序36保持在存储部34中。程序36是用C语言等的高级语言记述信号处理电路或信号处理算法等的程序。编译部30编译存储在存储部34中的程序36，变换到数据流向图38并存储在存储部34中。数据流向图38以图形构造表示输入变数和常数的计算流程。

设定数据生成部32从数据流向图38生成设定数据40。设定数据40是用于将数据流向图38映射到可重构电路12中的数据，决定可重构电路12中的逻辑电路的功能和逻辑电路间的连接关系。在本实施方式中，设定数据生成部32生成能够分割1个电路的多个电路的设定数据40。

图2是用于说明能够分割1个电路42的多个电路的设定数据40的图。将分割1个电路42生成的电路称为“分割电路”。在本例中，将1个电路42分割成4个分割电路，即分割电路A、分割电路B、分割电路C、分割电路D。按照数据流向图38中的计算流程分割电路42。在数据流向图38中，当沿从上向下的方向表示计算流程时，从上以规定间隔切取该数据流向图38，将该切取的部分设定为分割电路。将按照流程切取的间隔设定在可重构电路12中的逻辑电路的段数以下。也可以沿数据流向图38的横方向分割电路42。将沿横方向分割的宽度设定在可重构电路12中的逻辑电路的每1段的个数以下。

特别是，当应该生成的电路比可重构电路12大时，设定数据生成部32，优选以成为能够映射在可重构电路12中的大小的方式，分割电路42。设定数据生成部32，根据可重构电路12中的逻辑电路的配列构造和数据流向图38，决定电路42的分割方法。也可以将可重构电路12的配列构造从控制部18传送到设定数据生成部32，此外也可以预先记录在存储部34中。另外，控制部18也可以向设定数据生成部32指示电路42的分割方法。

通过实施以上的步骤，存储部34存储用于构成可重构电路12作为期望电路的多个设定数据40。多个设定数据40是用于构成分割电路A的设定数据40a、用于构成分割电路B的设定数据40b、用于构成分割电路C的设定数据40c、和用于构成分割电路D的设定数据40d。如已经述说的那样，多个设定数据40分别表示分割了1个电路42的多个分割电路。这样，通过与可重构电路12的电路规模相应地，生成应该生成的电路42的设定数据40，可以实现通用性高的处理装置10。当从不同的视点看时，如果根据本实施方式的处理装置10，则可以用电路规模小的可重构电路12，再构成期望的电路。

图3是可重构电路12的构成图。因为可重构电路12，将多个逻辑电路50的列配列在多个段中，所以形成通过设定在前段的逻辑电路列的输出和后段逻辑电路列的输入，可以由设置在各段中的连接部52任意进行连接的构造。这里，表示ALU作为逻辑电路50的例子。能够通过设定逻辑和、逻辑积、位移等的多种多位计算选择地实施各ALU。各ALU具有用于选择多个计算功能的选择器。

如图所示，可重构电路12作为横方向配置Y个、纵方向配置X个的ALU的ALU阵列进行构成。将输入变数和常数输入到第1段的ALU11、ALU12、.......、ALU1Y中，进行设定的规定计算。将计算结果的输出，按照在第1段的连接部52中设定的连接，输入到第2段的ALU21、ALU22、.......、ALU2Y中。在第1段的连接部52中，在第1段的ALU列的输出和第2段的ALU列的输入之间，以能够实现任意的连接关系，或者，从决定了的组合中选出的连接关系的方式构成接线，通过设定，期望的接线成为有效的。下面，直到第(X-1)段的连接部52，都具有同样的构成，作为最终段的第X段的ALU列输出计算的最终结果。

图4是其它可重构电路12#的构成图。

参照图4，可重构电路12#，与可重构电路12比较，将连接部52置换成连接部52#这点是不同的。连接部52#，除了连接部52的功能外，还具有可以从外部直接输入输入变数和常数的构成，同时可以从连接部52#直接将前段的ALU的计算结果输出到外部的构成。

根据该构成可以构成比图3所示的可重构电路12的构成多样的组合电路，提高了设计的自由度。因为关于其它部分和构成与图3所示的可重构电路12的构成同样，所以不再重复对它们的详细说明。

图5是表示数据流向图38的例子的图。在数据流向图38中，以图形构造阶段地表示输入的变数和常数的计算流程。在图中，用圆圈表示算符。设定数据生成部32，用该数据流向图38生成用于映射在可重构电路12中的设定数据40。在本实施方式中，特别是当不将数据流向图38映射在可重构电路12中时，将数据流向图38分割成多个区域，生成分割电路的设定数据40。应该在电路上实现根据数据流向图38的计算流程，设定数据40特定分配计算功能的逻辑电路，而且决定逻辑电路之间的连接关系，进一步成为定义输入变数和输入常数等的数据。所以，设定数据40具有包含供给到选择各逻辑电路50的功能的选择器的选择信息、设定连接部52的接线的连接信息、必要的变数数据和常数数据等的构成。

返回到图1，当构成电路时，控制部18，选择用于构成1个电路的多个设定数据40。这里，控制部18选择用于构成图2所示的电路42的设定数据40，即分割电路A的设定数据40a、分割电路B的设定数据40b、分割电路C的设定数据40c和分割电路D的设定数据40d。控制部18将选出的设定数据40供给到设定部14。设定部14具有高速缓冲存储器和其它种类的存储器，分别保持所供给的设定数据40。具体地说，控制部18将设定数据40a供给到第1设定部14a，将设定数据40b供给到第2设定部14b，将设定数据40c供给到第3设定部14c，将设定数据40d供给到第4设定部14d。此外，在本例中，说明了控制部18从存储部34接受设定数据40而供给到设定部14的构成，但是也可以形成备有不设置控制部18，预先将设定数据和用于控制各电路的控制数据存储在设定部14中的RAM(Random Access Memory(随机存取存储器))和ROM(Read Only memory(只读存储器))等的存储器的构成。

设定部14，将选出的设定数据40设定在可重构电路12中，再构成可重构电路12的电路。因此，可重构电路12能够实施期望的计算。可重构电路12，因为用具有高性能的计算能力的ALU作为基本单元，而且在1块芯片上构成(映射)可重构电路12和设定部14，所以能够高速地、例如在1块芯片上实现配置(configuration)。控制部18具有时钟功能，将时钟信号供给到内部状态保持电路20和输出电路22。此外，控制部18可以包含计数器电路，将计数信号供给到选择器16。这时，计数器电路是4进制计数器。

图6表示本实施方式中的信号处理的流程图。控制部18，以与来自计数器电路的计数信号一致地，顺次地将多个设定数据40，即设定数据40a、设定数据40b、设定数据40c和设定数据40d供给到可重构电路12的方式控制设定部14。设定部14，通过顺次地将多个设定数据40供给到可重构电路12，作为整体构成1个电路。输出电路22，当由设定部14多次构成可重构电路12，这里4次构成时，输出可重构电路12的输出。该次数成为所使用的设定数据40的个数。下面，表示具体的步骤。

首先，控制部18，控制选择器16而选择第1设定部14a。选择器16也可以由计数器电路来控制。第1设定部14a将分割电路A的设定数据40a供给到可重构电路12，在可重构电路12上构成分割电路A(步骤S10)。与构成分割电路A同时，将输入数据供给到分割电路A。作为组合电路的分割电路A，在直到下一个时钟信号的期间，实施计算处理。

当控制部18将时钟信号供给到内部状态保持电路20时，内部状态保持电路20保持分割电路A的处理结果(步骤S12)。将步骤S10和步骤S12的步骤称为第1循环。同时，控制部18控制选择器16而选择第2设定部14b。第2设定部14b将分割电路B的设定数据40b供给到可重构电路12，在可重构电路12上构成分割电路B。这时，将保持在内部状态保持电路20中的分割电路A的处理结果，通过路径部24供给到分割电路B的输入(步骤S14)。分割电路B，在直到下一个时钟信号的期间，实施计算处理。

当控制部18将下一个时钟信号供给到内部状态保持电路20时，内部状态保持电路20保持分割电路B的处理结果(步骤S16)。将步骤S14和步骤S16的步骤称为第2循环。同时，控制部18控制选择器16并选择第3设定部14c。第3设定部14c将分割电路C的设定数据40c供给到可重构电路12，在可重构电路12上构成分割电路C。这时，将保持在内部状态保持电路20中的分割电路B的处理结果，通过路径部24供给到分割电路C的输入(步骤S18)。分割电路C，在直到下一个时钟信号的期间，实施计算处理。

当控制部18将下一个时钟信号供给到内部状态保持电路20时，内部状态保持电路20保持分割电路C的处理结果(步骤S20)。将步骤S18和步骤S20的步骤称为第3循环。同时，控制部18控制选择器16并选择第4设定部14d。第4设定部14d将分割电路D的设定数据40d供给到可重构电路12，在可重构电路12上构成分割电路D。这时，将保持在内部状态保持电路20中的分割电路C的处理结果，通过路径部24供给到分割电路D的输入(步骤S22)。分割电路D，在直到下一个时钟信号的期间，实施计算处理。

当控制部18将下一个时钟信号供给到输出电路22时，输出电路22输出分割电路D的处理结果(步骤S24)。将步骤S22和步骤S24的步骤称为第4循环。当重复进行从第1循环到第4循环的处理时，再次，控制部18控制选择器16并选择第1设定部14a，在可重构电路12上构成分割电路A，供给输入数据。

如上所述，在可重构电路12上顺次构成分割1个电路42的多个分割电路A～D，将各分割电路的输出反馈到下一个分割电路的输入并实施各分割电路中的计算处理，从最后构成的分割电路D取出电路42的输出。从步骤S10到步骤24所需的时间为4个循环份数，当根据本实施方式的处理装置10时，在有限的可重构电路12的电路规模中，能够实施高效率的计算处理。此外，因为可重构电路12的规模小，所以也能够减少消耗功率。

控制部18也可以将同一个时钟信号供给到内部状态保持电路20和输出电路22，但是也可以设定供给到输出电路22的时钟信号的周期为供给到内部状态保持电路20的时钟信号的周期的4倍。当将同一个时钟信号供给到内部状态保持电路20和输出电路22时，使内部状态保持电路20具有输出电路22的作用，也能够将它们统一成1个电路。这时，在输出目的地的电路以后需要用于取出必要信号的电路。在图6所示的例子中，为了用4个循环的分割电路表示1个电路42，使输出电路22的工作周期为内部状态保持电路20的工作周期的4倍，但是周期比与电路42的分割数相应地变化。另外，在该例中利用了第1设定部14a～第4设定部14d的4个设定部，但是该数目也与电路42的分割数相应地变动，对于从业者来说这是容易理解的。

图7表示由利用前后7点的7抽头(tap)构成的FIR滤波器电路。下面，表示用本实施方式中的处理装置10实现该FIR(Finite Impulse Response(有限脉响应))滤波器电路的具体例。如图所示，对称地设定该FIR滤波器电路的系数。

图8表示变换图7所示的FIR滤波器电路的电路。电路的变换利用了滤波器系数的对称性。

图9表示进一步变换图8所示的FIR滤波器电路的电路。这里，进行着眼于滤波器系数的变换。具体地说，将系数1/16变换成1/2×1/2×1/2×1/2×1/2，将系数2/16变换成1/2×1/2×1/2，将系数8/16变换成1/2。通过使数据向右移动1位能够实现系数1/2的计算。1位移位器与多位移位器比较，能够在ALU内在非常小的空间中形成。

图10表示通过编译图9所示的FIR滤波器电路作成的数据流向图38a。图中，“+”表示加法，“＞＞1”表示1位移位，“MOV”表示通过用的路径。如图所示，数据流向图38a由7段算符构成。

图11表示在实施例中使用的可重构电路12。在本例中，可重构电路12形成包含4列2段的ALU的构成。

图12表示用图11的可重构电路12实现图10所示的数据流向图38a的例子。因为数据流向图38a由7段构成，可重构电路12由2段构成，所以将数据流向图38a分割成4部分。

在第1循环中，第1设定部14a，根据设定数据40a在可重构电路12上构成数据流向图38a的第1段和第2段的内容。在第2循环中，第2设定部14b，根据设定数据40b在可重构电路12上构成(映射)数据流向图38a的第3段和第4段的内容。在第3循环中，第3设定部14c，根据设定数据40c在可重构电路12上构成(映射)数据流向图38a的第5段和第6段的内容。在第4循环中，第4设定部14d，根据设定数据40d在可重构电路12上构成(映射)数据流向图38a的第7段的内容。反馈各循环中的输出结果，作为下一个循环的输入。

在实施方式1中，ALU只能够实现“+”、“＞＞1”、“MOV”这样3类。因为通过多次利用1位移位器表示多位移位，所以能够使必要的ALU功能减少。因此，能够减小可重构电路12的电路规模。此外，因为供给4类设定数据40，所以控制部18中的计数器电路成为4进制计数器。

(实施方式2)

图13表示通过编译图8所示的FIR滤波器电路作成的数据流向图38b。图中，“+”表示加法，“MOV”表示通过用的路径，“＞＞4”表示4位移位，“＞＞3”表示3位移位，“＞＞1”表示1位移位。在图9的例子中，将多位移位减少到1位移位，作成数据流向图38a，但是在图13的例子中，使多位移位原封不动地作成数据流向图38b。如图所示，数据流向图38b由4段算符构成。

图14表示用图11的可重构电路12实现图13所示的数据流向图38b的例子。因为数据流向图38b由4段构成，可重构电路12由2段构成，所以将数据流向图38b分割成2部分。

在第1循环中，第1设定部14a，根据设定数据40a在可重构电路12上构成(映射)数据流向图38b的第1段和第2段的内容。在第2循环中，第2设定部14b，根据设定数据40b在可重构电路12上构成(映射)数据流向图38b的第3段和第4段的内容。反馈第1循环中的输出结果，作为下一个第2循环的输入。

在实施方式2中，ALU能够实现“+”、“＞＞4”、“＞＞3”、“＞＞1”、“MOV”这样5类。与实施例1比较，增加了必要的ALU功能，但是使用的设定部数减少到2个。此外，因为供给两类的设定数据40，所以控制部18中的计数器电路成为2进制计数器。还有，输出电路22的工作周期为内部状态保持电路20的工作周期的2倍。

(实施方式3)

在上述实施方式1和2的构成中，作为具体例说明了关于是单一电路的FIR滤波器电路，用可重构电路实现的构成，但是在本发明的实施方式3中说明用可重构电路实现多个电路的方式。

图15是按照本发明的实施方式3的处理装置10a的构成图。

参照图15，按照本发明的实施方式3的处理装置10a，与按照实施方式1的处理装置10比较，将集成电路装置26置换成集成电路装置26a这点是不同的。集成电路装置26a，与图1所示的集成电路装置26比较，进一步备有存储部27、切换电路28和路径部29这点是不同的。

存储部27是用于根据来自控制部18的指示，存储从可重构电路12输出的数据信号的存储区域。此外，通过路径部29传送根据来自控制部18的指示存储的数据信号，作为可重构电路12的输入。到可重构电路12的输入存在路径部24、29这样2个系统，但是路径部24，因为不经过存储部27所以可以高速地进行反馈处理。特别是，当存储部27低速地进行工作处理时，路径部24能够比路径部29更高速地进行处理。

切换电路28，根据从选择器16输出的切换指示选择地将输入数据和经过路径部24、29反馈的输入数据输入到可重构电路12。具体地说，伴随着第1设定部14a～第4设定部14d的控制部18的选择，在根据设定的设定数据以规定定时从选择器16发出切换指示。因为其它方面与图1所示的集成电路装置26的构成相同，所以不再重复对它们的详细说明。

下面，说明作为具体例在可重构电路上构成(映射)作为多个电路的数字解调电路群的方式。

图16是用按照本发明的实施方式3的可重构电路构成的数字解调电路群的构成图。

参照图16，数字解调电路群包含FIR滤波器电路70、FIR滤波器电路72和解调处理电路54。FIR滤波器电路70接受输入信号I的输入，输出中间输出信号MI。FIR滤波器电路72接受输入信号Q，输出中间输出信号MQ。解调处理电路54接受中间输出信号MI、MQ的输入进行解调处理，输出反馈控制输出信号Y2和输出信号Y1。

图17是说明解调处理电路54的构成的概念图。

参照图17，解调处理电路54由环路滤波器56、乘法器58、正负判定电路60(SGN)构成。正负判定电路60，接受中间输出信号MI的输入，根据判定结果输出解调输出信号Y1。乘法器58，接受中间输出信号MI、MQ的输入，将乘法结果输出到环路滤波器56。环路滤波器56，接受来自乘法器58的输出信号，输出反馈控制输出信号Y2。此外，反馈控制输出信号Y2，虽然未图示，但为反馈输入到用于其它数字解调处理的电路的控制信号。

图18表示环路滤波器56。

参照图18，将来自乘法器58的输出信号输入到环路滤波器56。而且，与反馈的信号MY#相加(“+”)输出信号MY。而且，经过1位移位器从环路滤波器56输出信号MY作为反馈控制输出信号Y2。

图19表示通过编译图17所示的解调处理电路54作成的数据流向图38c。图中，“×”表示乘法，“SGN”表示正负判定。其它算符具有与上述同样的构成。如图所示，数据流向图38c由3段算符构成。

图20是说明将按照本发明的实施方式3的数字解调电路群映射在可重构电路中时的处理流程的图。

参照图20，最初映射FIR滤波器电路70，根据输入信号I生成输出信号MI。具体地说，按照与图12中说明的同样方式，将数据流向图38a分割成4个部分，按照分别从第1设定部14a～第4设定部14d输出的设定数据40a～40d在可重构电路12上构成(映射)FIR滤波器电路70。如上所述反馈各循环中的输出结果作为下一个循环的输入，但是将最后的第4循环的输出结果即输出信号MI存储在存储部27的规定区域中。

接着，映射FIR滤波器电路72，根据输入信号Q生成输出信号MQ。具体地说，按照与FIR滤波器电路70同样的方式，将数据流向图38c分割成4个部分，虽然没有图示，但是按照分别从第1设定部14a～第4设定部14d输出的设定数据40e～40h在第5循环～第8循环中在可重构电路12上映射FIR滤波器电路72。这时，将最后的第8循环的输出结果即输出信号MQ存储在存储部27的规定区域中。

下面，映射解调处理电路54，根据中间输出信号MI、MQ(输入信号)生成输出信号Y1、Y2。

图21表示用图11的可重构电路12实现图19所示的数据流向图38c的例子。因为数据流向图38c由4段构成，可重构电路12由2段构成，所以将数据流向图38c分割成2个部分

在第9循环中，第1设定部14a，根据设定数据40i在可重构电路12上构成数据流向图38c的第1段和第2段的内容。在第10循环中，第2设定部14b，根据设定数据40j在可重构电路12上构成(映射)数据流向图38c的第3段和第4段的内容。反馈各循环中的输出结果，作为下一个循环的输入。与此相伴，能够映射解调处理电路54。

这里，在第9循环中，经过路径部29将存储在存储部27的规定区域中的中间输出信号MI、MQ和信号MY#输入到可重构电路12。此外，如本例那样，通过设置存储部27的存储区域，采用可重构电路12来保持所映射的电路的输出数据等，即便在实施并列处理的电路群中，也能够用1个可重构电路12进行构成。此外，信号MY#是当上次映射解调处理电路54时的第10循环后输出的输出信号，存储在存储部27的存储区域中。在上述中，说明了在映射FIR滤波器电路70后映射FIR滤波器电路72的情形，但是即便改换这个顺序也是同样的。

即，通过设置存储部27而存储输出数据等，能够以任意顺序用可重构电路12映射任意的电路。

此外，在本实施方式3中，ALU只能够实现“+”、“＞＞1”、“MOV”、“×”、“SGN”这样5类。

此外，即便在上述实施方式1～3中说明了的图3和图4的构成中，形成在后述的ALU段之间设置双稳态多谐振荡器的所谓的流水线构成，当然也是可以适用的。

(实施方式4)

在上述实施方式中，说明了可重构电路12是2段ALU的构成的情况，但是例如除此以外也可以考虑多段例如是3段的情况。

这时，将图2中说明了的期望电路42分割成4个分割电路A#～分割电路D#。各分割电路具有特定与ALU的段数相应的逻辑电路的计算功能的信息和连接信息。即，可以考虑各个分割电路由用于设定每1段的ALU的多个分割单元构成的情况。

图22是说明用多个分割单元构成分割电路A#～分割电路D#的概念图。这里，作为一个例子，表示分割电路A#～D#分别具有3个分割单元的情况即具有分割单元A1#～D3#的情况。

图23是说明例如通过选择器16根据设定数据输入到可重构电路12，构成(映射)分割电路A#的情况的图。

在本例中，可重构电路12由3段ALU构成，对每1段的ALU分配1个分割单元。

当在可重构电路12中映射期望电路42时，具体地说，当构成分割电路时，1个分割电路由多个分割单元构成，依次在分割单元中实施期望的逻辑动作。

图24是说明由可重构电路12构成的分割电路A#中的处理流程的图。例如，在各分割单元中的逻辑动作需要1个步骤循环时，为了构成1个分割单元，需要3个步骤循环。

在这种构成中，例如，在最初的步骤循环中，在分割单元A1#中进行逻辑动作，在下一个步骤循环中，在分割单元A2#中依次地进行逻辑动作，但是在该下一个步骤循环中，不进行分割单元A1#的逻辑动作。所以，在电路中存在着什么都不用的空区域。特别是，构成可重构电路的ALU的段数越多，则在电路中越是存在着空区域。因此，在这种情形中最好将该区域有效地用于其它用途。即，希望能够实施在ALU的各段中独立地进行工作的所谓的流水线处理。

在本实施方式4中，说明最适合于在构成可重构电路的多个ALU的各段间的连接部中不包含双稳态多谐振荡器电路的所谓的流水线构成的情况的方式。下面，主要说明最适合于流水线构成的可重构电路。

图25是与本发明的实施方式4有关的处理装置10#的构成图。

按照本发明的实施方式4的处理装置10#，与图15所示的处理装置10a比较，将集成电路装置26a置换成集成电路装置26#这点是不同的。因为其它方面与图1和图15中说明过的处理装置10和10a相同，所以不重复对它们的详细说明。

按照本发明的实施方式4的集成电路装置26#，与图15所示的集成电路装置26a比较，将可重构电路12置换成可重构电路12#a，并且将设定部14置换成设定部14#这点是不同的。因为其它方面具有同样的构成，所以不重复对它们的详细说明。可重构电路12#a，形成所谓的流水线构成，通过变更设定可以变更功能。设定部14#具有第1电路设定部15a、第2电路设定部15b、第3电路设定部15c和电路处理控制部16#，将用于构成期望电路的设定数据40供给到可重构电路12#a。此外，电路处理控制部16#，将来自第1电路设定部15a～第3电路设定部15c的输出以规定顺序供给到作为可重构电路12#a的流水线的各段的后述的可重构单元。进一步，分别与后述的可重构单元对应地设置该第1电路设定部15a～第3电路设定部15c。此外，在上述中说明了的设定部14和14#也可以由存储设定数据等的存储器、和指定作为存储器地址的存储地址的所谓的程序计数器构成。

图26是可重构电路12#a的构成图。

参照图26，可重构电路12#a，与可重构电路12比较，进一步设置双稳态多谐振荡器电路这点是不同的，并进行流水线动作。

具体地说，可重构电路12#a将连接部52置换成连接部+FF电路52#a这点是不同的。该连接部+FF电路52#a具有可以设定前段逻辑电路列的输出与后段逻辑电路列的输入的连接关系的连接部、和保持前段逻辑电路列的输出即内部状态的状态保持电路(也简称为FF电路(FT))。

可重构电路12#a，将多个逻辑电路50的列配置在多个段中，可以由设置在各段中的连接部+FF电路52#a，构成为根据设定将前段逻辑电路列的输出和后段逻辑电路列的输入任意地连接，或者，从决定的组合中选出的连接。此外，能够保持前段逻辑电路列的输出信号。

如图所示的那样，可重构电路12#a作为横方向配置Y个、纵方向配置X个的ALU的ALU阵列构成。将输入变数和常数输入到第1段的ALU11、ALU12、......、ALU1Y中，进行设定的规定计算。将计算结果的输出，按照在第1段的连接部+FF电路52中设定的连接，输入到第2段的ALU21、ALU22、......、ALU2Y中。在第1段的连接部+FF电路52中，在第1段的ALU列的输出和第2段的ALU列的输入之间，以能够实现任意的连接关系，或者，从决定了的组合中选出的连接关系的方式构成接线，根据设定使期望的接线成为有效。下面，直到第(X-1)段的连接部+FF电路52#a，都具有同样的构成，作为最终段的第X段的ALU列输出计算的最终结果。

此外，在本构成中，表示与ALU交互地每1段设置连接部+FF电路52#a的构成。通过配置该连接部+FF电路52#a，将可重构电路12#a分割成由每1段的ALU构成的X段的可重构单元。具体地说，1段的可重构单元由1段的ALU列和1段的连接部+FF电路52#a构成。此外，最终段的可重构单元也可以只有1段的ALU列，也可以与图1的内部状态保持电路20组合起来。该分割是按照FF电路进行的，例如，在每2段的ALU中，设置连接部+FF电路52#a，除此以外，如果只是没有FF电路的连接部，则分割成由每2段的ALU构成的X/2段的可重构单元。此外，通过在给定段的每个ALU中设置FF电路，也可以构成期望段的可重构单元。

图27是可以与图26所示的可重构电路12#a置换的可重构电路12#b的构成图。

参照图27，可重构电路12#b，与可重构电路12#a比较，将连接部+FF电路52#a置换成连接部+FF电路52#b这点是不同的。连接部+FF电路52#b除了连接部+FF电路52#a的功能外，还具有可以从外部直接输入输入变数和常数的构成，并且也可以从连接部+FF电路52#b将前段ALU的计算结果直接输出到外部。通过该构成可以构成比图26所示的可重构电路12#a的构成多样化的组合电路，提高设计的自由度。关于其它部分和构成，因为与图26所示的可重构电路12#a的构成相同，所以不再重复对它们的详细说明。

图28是作为一个例子映射在按照本实施方式4的可重构电路12#a中的电路群的一个例子图。

参照图28，这里表示3个电路，电路FA～FC。电路FA接受输入信号IP的输入，输出输出信号MIP。电路FB接受输入信号QP的输入，输出输出信号MQP。电路FC接受输入信号MIP和MQP的输入，输出输出信号YP。将这些电路FA～FC的设定数据存储在第1电路设定部15a～第3电路设定部15c中。

图29A～29C是说明为了将电路FA、FB和FC映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。在本例中，在具有每1段的ALU的3段可重构单元的构成中，设定可重构电路12#a。

图29A是电路FA的分割单元的概念图。参照图29A，这里，与可重构电路12#a的构成合在一起，将电路FA分割成2个分割电路，进一步分割成分割单元FA1～FA6。图29B是分割电路FB时的分割单元的概念图。同样这里，将电路FB分割成2个分割电路，进一步分割成分割单元FB1～FB6。图29C是分割电路FC时的分割单元的概念图。同样这里，将电路FC分割成2个分割电路，进一步分割成分割单元FC1～FC6。

图30是说明将电路FA～FC映射在按照本发明的实施方式的可重构电路12#a中的方式的概念图。

参照图30，在最初的步骤循环(第1步骤循环)中，首先在第1段中映射分割单元FA1，输入输入信号IP。在实施该分割单元FA1中的逻辑动作后，将它的逻辑结果保持在上述连接部+FF电路52#a中。在下一个步骤循环(第2步骤循环)中，在第2段中映射分割单元FA2，并且在第1段中映射接受输入信号QP的分割单元FB1。与此相伴，在第1段中实施分割单元FB 1中的逻辑动作，将它的逻辑结果保持在上述连接部+FF电路52中。此外，在第2段中，分割单元FA2接受前段中保持的逻辑结果的输入，实施规定的逻辑动作，将该结果保持在连接部+FF电路52中。在它的下一个步骤循环(第3步骤循环)中，将分割单元FA3映射在第3段中，将分割单元FB2映射在第2段中，将接受输入信号MIP(-1)和输入信号MQP(-1)的分割单元FC1映射在第1段中。与此相伴，在第3段中，实施分割单元FC1中的逻辑动作，从可重构电路12#a输出。将输出结果保持在内部状态保持电路20中，通过路径部24传送到可重构电路12#a的输入侧。具体地说，对来自电路处理控制部16#的指示进行响应，将通过路径部24传送到切换电路28的信号输入到可重构电路12#a。在下一个步骤循环(第4步骤循环)中，将分割单元FA4映射在第1段中，将分割单元FC2映射在第2段中，将分割单元FB3映射在第3段中。以后，按照同样的方式，按照各电路FA～FC的信号处理流程的顺序，分别依次地将分割单元FA1～FA6、FB1～FB6、FC1～FC6映射在可重构电路12#a的第1段～第3段的ALU中。

因此，通过第6步骤循环的映射，从在第3段的ALU中构成的分割单元FA6输出输出信号MIP。此外，通过第7步骤循环的映射，从第3段的分割单元FB6输出输出信号MQP。此外，通过第8步骤循环的映射，从第3段的分割单元FA6输出输出信号YP(-1)。

这样，在1次步骤循环中，可以分别将不同电路的分割单元分配给可重构电路12#a的规定区域，当作为整体构成1个电路时可以实现高速的逻辑动作。例如，当映射电路FA并根据输入信号IP生成输出信号MIP，其次，映射电路FB并根据输入信号QP生成输出信号MQP，而且最后，映射电路FC并根据输入信号MIP和MQP生成输出信号YP时，在18步骤循环后输出输出信号YP。与此相对，通过采用本方式，可以在14步骤循环后输出输出信号YP。

如本方式所示，通过在可重构电路12#a的各段中，分别映射不同的电路，并列地实施多个计算处理，伴随着高速的映射，可以实现高速的逻辑动作。

特别是，因为没有浪费地使用可重构单元，所以可以进行高速处理，结果能够实现电路小型化、低消耗功率化。

此外，因为当对1个电路，进行映射时，不中途切断地连续地进行处理流程，所以不需要用于逐次存储数据的特别的存储器等，在这方面也能够实现电路小型化、低消耗功率化。进一步，因为是可以同时映射多个电路的构成，所以容易实施多任务。进一步，是适合于映射数据流向图的构成，容易开发映射软件。

此外，在本例中的(-1)、(+1)标记指示对现在，1个前和1个后的信号。将输入信号MIP(-1)和输入信号MQP(-1)存储在存储部27中。通过路径部29将这些存储在存储部27中的信号给予切换电路28，对来自控制部18的指示作出响应，输入到可重构电路12#a。

图31是说明保存有存储在存储部34中的分割单元的多个设定数据的存储区域的概念图。

参照图31，这里将列地址C0～C5对应地赋予横方向，将行地址R0～R2对应地赋予纵方向。例如在本例中，地址(R0、C0)指示分割单元FA1的设定数据。此外，地址(R2、C5)指示分割单元FC6的设定数据。

图32是说明控制部18，通过从存储部34的设定数据40指定地址，将设定数据传送给第1电路设定部15a、第2电路设定部15b和第3电路设定部15c的方式的概念图。

参照图32，控制部18，按行地址R0、列地址C0、C2、C4、C1、C3、C5的顺序分别读出，输出到映射在第1段的可重构单元中的第1电路设定部15a。此外，控制部18，在1步骤循环延迟后，按行地址R1、列地址C0、C2、C4、C1、C3、C5的顺序输出到映射在第2段的可重构单元中的第2电路设定部15b。此外，控制部18，在2步骤循环延迟后，按行地址R2、列地址C0、C2、C4、C1、C3、C5的顺序输出到映射在第3段的可重构单元中的第3电路设定部15c。此外，控制部18，基于所给予的控制数据，控制设定数据40的输入、驱动输出电路22的定时和向存储部27的数据信号的存储。

因此，以图30所示的顺序实施在可重构电路12#a中的映射工作，能够与高速的映射动作一起实现高速的逻辑计算工作即高速的期望电路构成。

图33是映射在按照本实施方式的可重构电路12#a中的其他电路群的一个例子图。

参照图33，这里表示了4个电路，电路FA、FB、FD、FE。电路FA接受输入信号IP的输入，输出输出信号MIP。电路FB接受输入信号QP的输入，输出输出信号MQP。电路FD接受输入信号MIP的输入，输出输出信号MYP。电路FE接受输入信号MYP、MQP的输入，输出输出信号Z。

图34A～图34D是说明为了将电路FA、FB、FD、FE映射在可重构电路12#a的各可重构单元中而分割了的分割单元的概念图。在本例中，在具有每1段的ALU的3段可重构单元的构成中，设定可重构电路12#a。

图34A是当分割电路FA时的分割单元的概念图。参照图34A，这里，与可重构电路12#a的构成合在一起，将电路FA分割成2个分割电路，进一步分割成分割单元FA1～FA6。图34B是分割电路FB时的分割单元的概念图。同样这里，将电路FB分割成2个分割电路，进一步分割成分割单元FB1～FB6。图34C是分割电路FD时的分割单元的概念图。同样这里，将电路FD分割成2个分割单元FD1～FD3。图34D是分割电路FE时的分割单元的概念图。同样这里，将电路FE分割成分割单元FE1～FE3。

图35是说明将电路FA、FB、FD、FE映射到按照本发明的实施方式4的可重构电路12#a中的方式的概念图。

参照图35，在最初的步骤循环(第1步骤循环)中，首先在第1段中映射分割单元FA1，输入输入信号IP。在下一个步骤循环(第2步骤循环)中，在第2段中映射分割单元FA2，并且在第1段中映射接受输入信号QP的分割单元FB1。在它的下一个步骤循环(第3步骤循环)中，将分割单元FA3映射在第3段中，将分割单元FB2映射在第2段中，将接受输入信号MIP(-1)的输入的分割单元FD1映射在第1段中。在下一个步骤循环(第4步骤循环)中，将分割单元FA4映射在第1段中，将分割单元FD2映射在第2段中，将分割单元FB3映射在第3段中。在下一个步骤循环(第5步骤循环)中，将分割单元FB4映射在第1段中，将分割单元FA5映射在第2段中，将分割单元FD3映射在第3段中。在下一个步骤循环(第6步骤循环)中，将分割单元FE1映射在第1段中，将分割单元FB5映射在第2段中，将分割单元FA6映射在第3段中。以后，按照同样的方式，按照各电路FA、FB、FD、FE的信号处理流程的顺序，分别依次地将分割单元映射在可重构电路12#a的第1段～第3段的ALU中。

因此，通过第6步骤循环的映射，从在第3段的ALU中构成的分割单元FA6输出输出信号MIP。此外，通过第7步骤循环的映射，从第3段的分割单元FB6输出输出信号MQP。此外，通过第8步骤循环的映射，从第3段的分割单元FE3输出输出信号Z(-1)。

这里，表示了通过将电路FD、电路FE看作相同的电路和1个电路，实施映射的情形。

这样，在1次步骤循环中，可以分别将不同电路的分割单元分配给可重构电路12#a的规定区域，当作为整体构成1个电路时可以实现高速的逻辑动作。

如本方式所示，通过在可重构电路12#a的各段中，分别映射不同的电路，并列地实施多个计算处理，伴随着高速的映射，可以实现高速的逻辑动作。此外，在本例中的(-1)、(+1)的标记指示对现在，1个前和后的信号。将输入信号MIP(-1)、MYP(-1)和输入信号MQP(-1)存储在存储部27中。

现在对分割在图16中说明的数字解调电路群的各电路的分割单元进行说明。

图36A是说明分割FIR滤波器70的分割单元的图。具体地说，关于由图10所示的7段算符构成的数据流向图38a，表示每1段分割了的分割单元TA1～TA7。图36B是说明分割了FIR滤波器72的分割单元的图。这里，与图36A同样表示每1段分割了FIR滤波器72的分割单元TB1～TB7。图36C是说明分割了解调处理电路54的分割单元的图。具体地说，关于由图19所示的3段算符构成的数据流向图38c，表示每1段分割了的分割单元TC1～TC3。此外，关于FIR滤波器70和72，说明了根据数据流向图38a的7段算符构成分割单元的情形，但是也可以用由图13所示的4段算符构成的数据流向图38b而分割到每1段的分割单元。

图37是说明按照与图30所示的相同的方式将数字解调电路群映射在可重构电路12#a中的情形的概念图。在本例中，在具有每1段的ALU的3段可重构单元的构成中，设定可重构电路12#a。

如图37所示，在最初的步骤循环(第1步骤循环)中，首先在第1段中映射分割单元TA1，输入输入信号IP。在下一个步骤循环(第2步骤循环)中，在第2段中映射分割单元TA2，并且在第1段中映射接受输入信号QP的分割单元TB1。在它的下一个步骤循环(第3步骤循环)中，将分割单元TA3映射在第3段中，将分割单元TB2映射在第2段中，将接受输入信号MIP和输入信号MQP的分割单元TC1映射在第1段中。在下一个步骤循环(第4步骤循环)中，将分割单元TA4映射在第1段中，将分割单元TC2映射在第2段中，将分割单元TB3映射在第3段中。以后，按照同样的方式，按照信号处理流程的顺序，用可重构电路12#a的第1段～第3段的ALU，分别映射FIR电路70、72和解调处理电路54。

因此，在1次步骤循环中，可以分别将不同电路的分割单元分配给可重构电路12#a的规定区域，当作为整体构成1个电路时可以实现高速的逻辑动作。

此外，当然也可以将按照上述实施方式4的方式应用于按照实施方式1～3的构成。

此外，如上所述，上述说明说明了将FF电路插入每1段ALU中的构成，但是当然也可以应用于每一个多段的ALU，例如将FF电路插入每2段中的情形。

以上，根据实施方式说明了本发明。实施方式是例示，在这些各构成要素和各处理过程的组合中可以存在各种各样的变形例，此外这种变形例也在本发明的范围内，这对于本行业技术人员来说是能够理解的。

例如，在可重构电路12#a中的ALU的配列不限于允许只在纵方向连接的多段配列，也可以是允许横方向连接的网状配列。此外，在上述说明中，不设置跳过段与逻辑电路连接的接线，但是也可以形成设置这种跳过段的连接接线的构成。

应该认为这次公开的实施方式在所有方面都只是例示，而没有限制性。本发明的范围不是在上述说明中而是由权利要求书的范围表示，意味着与权利要求书的范围均等的意义和包括范围内的所有变更。

根据本发明的处理装置，能够应用于便携式电话和PDA(Personal DataAssistant(个人数据助理))等的移动终端和广播接收机中。

Claims (10)

1. 一种处理装置，备有：

可重构电路(12)，由能变更功能的逻辑电路构成；

第1路径部(24)，用于将所述可重构电路(12)的输出作为所述可重构电路(12)的输入进行传送；

设定部(14)，将用于构成期望电路的多个设定数据(40)依次供给到所述可重构电路(12)；

控制部(18)，输出用于控制各部分的信号；

内部状态保持电路(20)，接受所述可重构电路(12)的输出，与从所述控制部接受时钟信号的供给的所述第1路径部连接；

存储部(27)，将在所述可重构电路(12)上构成的电路的输出存储在规定区域中；

第2路径部(29)，用于传送存储在所述存储部(27)的所述规定区域中的在所述可重构电路(12)上构成的电路的输出，作为根据下一个设定数据构成的电路的输入；

切换电路(28)，对来自所述控制部的指示信号进行响应，而切换来自所述第1路径部或所述第2路径部(29)的输入和来自外部的输入，作为所述可重构电路(12)的输入；和

输出电路(22)，接受所述可重构电路(12)的输出。

2. 根据权利要求1所述的处理装置，其特征在于，

所述内部状态保持电路(20)进行比所述存储部(27)高速的运行。

3. 根据权利要求1所述的处理装置，其特征在于，

通过所述设定部(14)将多个设定数据顺次供给到所述可重构电路(12)，作为整体构成1个电路。

4. 根据权利要求1所述的处理装置，其特征在于，

多个设定数据(40a～40d)分别表示分割1个电路(42)的多个分割电路(A～D)。

5. 根据权利要求1所述的处理装置，其特征在于，

所述可重构电路(12)，各个包括可以选择地实施多个计算功能的多个逻辑电路(50)和可以设定逻辑电路间的连接关系的连接部(52)，

所述设定部(14)设定所述逻辑电路(50)的功能和所述连接关系。

6. 根据权利要求5所述的处理装置，其特征在于，

所述逻辑电路(50)是可以选择地实施多种多位计算的算术逻辑电路(ALU)。

7. 一种处理装置，

备有：可重构电路(12#a)，由能变更功能和连接关系的逻辑电路构成；

第1路径部(24)，用于将所述可重构电路(12)的输出作为所述可重构电路(12)的输入进行传送；

设定部(14#)，将用于分别实现第1以及第2功能电路的多个第1以及第2分割设定数据依次供给到所述可重构电路(12#a)；

控制部(18)，输出用于控制各部分的信号；

内部状态保持电路(20)，接受所述可重构电路(12)的输出，与从所述控制部接受时钟信号的供给的所述第1路径部连接；

存储部(27)，将在所述可重构电路(12)上构成的电路的输出存储在规定区域中；

第2路径部(29)，用于传送存储在所述存储部(27)的所述规定区域中的在所述可重构电路(12)上构成的电路的输出，作为接下来在所述可重构电路上构成的电路的输入；

切换电路(28)，对来自所述控制部的指示信号进行响应，而切换来自所述第1路径部或所述第2路径部(29)的输入和来自外部的输入，作为所述可重构电路(12)的输入；和

输出电路(22)，接受所述可重构电路(12)的输出，

所述可重构电路(12#a)具有保持内部状态的N个状态保持电路(52#a)，

所述可重构电路(12#a)根据N个状态保持电路的配置被分割为(N+1)段的可重构单元，

所述控制部，

在第1定时中，指示所述设定部将所述第1以及第2分割设定数据分别供给到所述可重构单元的第a段和与第a段不同的第b段，

在所述第1定时以后的第2定时中，指示所述设定部将与在所述第1定时已供给的第1以及第2分割设定数据不同的第1以及第2分割设定数据分别向第(a+1)段、第(b+1)段的所述可重构单元供给。

8. 一种处理装置，

备有：可重构电路(12#a)，由能变更功能和连接关系的逻辑电路构成；

第1路径部(24)，用于将所述可重构电路(12)的输出作为所述可重构电路(12)的输入进行传送；

设定部(14#)，将用于分别实现第1以及第2功能电路的多个第1以及第2分割设定数据依次供给到所述可重构电路(12#a)；

控制部(18)，输出用于控制各部分的信号；

内部状态保持电路(20)，接受所述可重构电路(12)的输出，与从所述控制部接受时钟信号的供给的所述第1路径部连接；

存储部(27)，将在所述可重构电路(12)上构成的电路的输出存储在规定区域中；

第2路径部(29)，用于传送存储在所述存储部(27)的所述规定区域中的在所述可重构电路(12)上构成的电路的输出，作为接下来在所述可重构电路上构成的电路的输入；

切换电路(28)，对来自所述控制部的指示信号进行响应，而切换来自所述第1路径部或所述第2路径部(29)的输入和来自外部的输入，作为所述可重构电路(12)的输入；和

输出电路(22)，接受所述可重构电路(12)的输出，

所述可重构电路(12#a)具有保持内部状态的N个状态保持电路(52#a)，

所述可重构电路(12#a)根据N个状态保持电路的配置被分割为N段的可重构单元，

所述控制部，

在第1定时中，指示所述设定部将所述第1以及第2分割设定数据分别供给到所述可重构单元的第a段和与第a段不同的第b段，

在所述第1定时以后的第2定时中，指示所述设定部将与在所述第1定时已供给的第1以及第2分割设定数据不同的第1以及第2分割设定数据分别向第(a+1)段、第(b+1)段的所述可重构单元供给。

9. 根据权利要求7或8所述的处理装置，其特征在于，

所述可重构单元，各个包括可以选择地实施多个计算功能的多个逻辑电路(50)和可以设定逻辑电路间的连接关系的连接部(52#a)，

所述设定部(14#)设定所述逻辑电路(50)的功能和所述连接关系。

10. 根据权利要求9所述的处理装置，其特征在于，

所述逻辑电路(50)是可以选择地实施多种多位计算的算术逻辑电路(ALU)。

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