JPH0191525A - プログラマブル論理素子 - Google Patents
プログラマブル論理素子Info
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- JPH0191525A JPH0191525A JP62249183A JP24918387A JPH0191525A JP H0191525 A JPH0191525 A JP H0191525A JP 62249183 A JP62249183 A JP 62249183A JP 24918387 A JP24918387 A JP 24918387A JP H0191525 A JPH0191525 A JP H0191525A
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- Japan
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- programmable
- programmable logic
- logic element
- large sized
- chip
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- 238000000034 method Methods 0.000 abstract description 3
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 3
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 208000034530 PLAA-associated neurodevelopmental disease Diseases 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、論理機能をプログラマミング可能なプログラ
マブル論理要素とともに、ＡＬＵ、ＲＡＭ、ＲＯＭ等の
大規模機能要素を搭載したプログラマブル論理素子に関
するものである。
マブル論理要素とともに、ＡＬＵ、ＲＡＭ、ＲＯＭ等の
大規模機能要素を搭載したプログラマブル論理素子に関
するものである。
［従来の技術］
従来より、カスタマ（顧客）がアプリケーション対応の
論理機能を得るための集積回路（ＩＣ）として、セミカ
スタムＩＣやＰＬＡ （プログラマブル・ロジック・ア
レイ）、ＰＬＤ（プログラマブル・ロジック・デバイス
）といったプログラマブル論理素子がある。
論理機能を得るための集積回路（ＩＣ）として、セミカ
スタムＩＣやＰＬＡ （プログラマブル・ロジック・ア
レイ）、ＰＬＤ（プログラマブル・ロジック・デバイス
）といったプログラマブル論理素子がある。
セミカスタムＩＣの代表的なものとしてはゲートアレイ
がある。ゲートアレイは、標準のゲート回路をウェハ上
に用意しておき、最後のアルミ配線のみカスタマの希望
に沿って２〜４枚のマスクパターンをつくり配線し、カ
スタマの希望する論理仕様を実現するものである。また
セミカスタムＩＣには、セルライブラリィに登録しであ
るスタンダードセルをカスタマの希望に沿って配置・結
合し、カスタマが希望する仕様の回路を提供するものが
ある。
がある。ゲートアレイは、標準のゲート回路をウェハ上
に用意しておき、最後のアルミ配線のみカスタマの希望
に沿って２〜４枚のマスクパターンをつくり配線し、カ
スタマの希望する論理仕様を実現するものである。また
セミカスタムＩＣには、セルライブラリィに登録しであ
るスタンダードセルをカスタマの希望に沿って配置・結
合し、カスタマが希望する仕様の回路を提供するものが
ある。
ＰＬＡはアレイ状に配線したＡＮＤ平面とＯＲ平面を有
し、その格子点の接続／非接続を指定してＡＮＤゲート
またはＯＲゲートを働かせるか否かで論理機能を実現す
る。また、ＰＬＤはメモリセルに論理仕様を記憶してお
き人力に従って選択的に読み出し論理機能を実現する。
し、その格子点の接続／非接続を指定してＡＮＤゲート
またはＯＲゲートを働かせるか否かで論理機能を実現す
る。また、ＰＬＤはメモリセルに論理仕様を記憶してお
き人力に従って選択的に読み出し論理機能を実現する。
ＰＬＡ、ＰＬＤは、ユーザが手元で認意の論理を組める
という自由度がある。
という自由度がある。
［発明が解決しようとする問題点］
しかしながら、上記従来の技術におけるプログラマブル
論理素子では、以下のことが問題点になっていた。
論理素子では、以下のことが問題点になっていた。
（１）プログラマブルな論理素子も数千ゲート程度以上
の大容量なものになると、内部にＡＬＵ（アリスメヂッ
ク・ロジック・ユニット）、ＲＡＭ（ランダムアクセス
メモリ）、ＲＯＭ （リードオンリメモリ）等の大規模
機能要素を持つ必要性が生じてくる。しかし一般にプロ
グラマブル論理素子は、自由度が高い反面、回路の使用
率が低く、実現する機能に比べてチップ上の面積を多く
必要とするため、動作速度が遅いという問題点がある。
の大容量なものになると、内部にＡＬＵ（アリスメヂッ
ク・ロジック・ユニット）、ＲＡＭ（ランダムアクセス
メモリ）、ＲＯＭ （リードオンリメモリ）等の大規模
機能要素を持つ必要性が生じてくる。しかし一般にプロ
グラマブル論理素子は、自由度が高い反面、回路の使用
率が低く、実現する機能に比べてチップ上の面積を多く
必要とするため、動作速度が遅いという問題点がある。
従って、上記大規模機能要素を他の部分と同じくプログ
ラマブルな回路で構成すると、その自由度と引き換えに
動作速度が非常に遅くなる。
ラマブルな回路で構成すると、その自由度と引き換えに
動作速度が非常に遅くなる。
（２）そこで、ＡＬＵ、ＲＡＭ、ＲＯＭ等の大規模機能
要素には固定配線の通常のＩＣ回路を用い、プログラマ
ブルな論理要素と混在してプログラマブル論理素子上に
搭載する方法も考えられるが、この大規模機能回路はア
ンプログラマブルであるため制限が多く変更が困難でカ
スタマの希望に対応できない。
要素には固定配線の通常のＩＣ回路を用い、プログラマ
ブルな論理要素と混在してプログラマブル論理素子上に
搭載する方法も考えられるが、この大規模機能回路はア
ンプログラマブルであるため制限が多く変更が困難でカ
スタマの希望に対応できない。
本発明は、上記問題点を解決するために創案されたもの
で、全体として論理機能がプログラミング可能であると
ともに、大規模機能もカスタマの希望に対応し変更容易
にかつ動作スピードを低下させることなく実現可能なプ
ログラマブル論理素子を提供することを目的とする。
で、全体として論理機能がプログラミング可能であると
ともに、大規模機能もカスタマの希望に対応し変更容易
にかつ動作スピードを低下させることなく実現可能なプ
ログラマブル論理素子を提供することを目的とする。
［問題点を解決するための手段］
上記の目的を達成するための本発明のプログラマブル論
理素子の構成は、 ＡＬＵ、ＲＡＭ、ＲＯＭ等の大規模機能要素をゲートア
レイ、スタンダードセルのセルライブラリィに用いる大
規模セルを使用してチップに搭載し、 上記チップ内のプログラマブル論理要素との配線をプロ
グラマブルにしたことを特徴とする。
理素子の構成は、 ＡＬＵ、ＲＡＭ、ＲＯＭ等の大規模機能要素をゲートア
レイ、スタンダードセルのセルライブラリィに用いる大
規模セルを使用してチップに搭載し、 上記チップ内のプログラマブル論理要素との配線をプロ
グラマブルにしたことを特徴とする。
［作用］
本発明は、セミカスタムＩＣの手法を用いて、変更容易
に大規模論理要素をプログラマブル論理素子の中に組み
込むことを特徴とする。この大規模論理要素は、マスク
パターンまたは編集によってカスタマの希望する仕様・
回路に対応するとともに、同一チップ内のプログラマブ
ル論理要素との結合をプログラマブルにすることにより
、全体としてプログラマブルにする。ゲートアレイやス
タンダードセルは、回路素子の使用率が高く固定配線の
大規模論理回路と同様に高速動作が可能である。
に大規模論理要素をプログラマブル論理素子の中に組み
込むことを特徴とする。この大規模論理要素は、マスク
パターンまたは編集によってカスタマの希望する仕様・
回路に対応するとともに、同一チップ内のプログラマブ
ル論理要素との結合をプログラマブルにすることにより
、全体としてプログラマブルにする。ゲートアレイやス
タンダードセルは、回路素子の使用率が高く固定配線の
大規模論理回路と同様に高速動作が可能である。
［実施例］
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例を示す構成図
である。（ａ）はｌ０２４ｂｉｔ ＲＡＭの大規模論
理要素を搭載したＰＬＤ、（ｂ）は同じメモリ容量なが
ら１２８ｘ８ｂｉｔ ＲＡＭの大規模論理要素に置き
換えたＰＬＤの構成例である。（ａ）においてＰＬＤは
、ゲートアレイで形成した１０２４ｘｌｂｉｔ ＲＡ
ＭＩと、複数のプログラマブル論理要素２と、これらの
ＲＡＭ１やプログラマブル論理要素２間をプログラマブ
ルに配線するプログラマブル配線３などから成る。
である。（ａ）はｌ０２４ｂｉｔ ＲＡＭの大規模論
理要素を搭載したＰＬＤ、（ｂ）は同じメモリ容量なが
ら１２８ｘ８ｂｉｔ ＲＡＭの大規模論理要素に置き
換えたＰＬＤの構成例である。（ａ）においてＰＬＤは
、ゲートアレイで形成した１０２４ｘｌｂｉｔ ＲＡ
ＭＩと、複数のプログラマブル論理要素２と、これらの
ＲＡＭ１やプログラマブル論理要素２間をプログラマブ
ルに配線するプログラマブル配線３などから成る。
（ｂ）に示すＰＬＤは、ゲートアレイの配線を変更した
１ ２８ｘ８ｂ ｉ ｔ ＲＡＭ４と、（ａ）と同じ
くプログラマブル論理要素２と、プログラマブル配線３
などから成る。５はチップである。
１ ２８ｘ８ｂ ｉ ｔ ＲＡＭ４と、（ａ）と同じ
くプログラマブル論理要素２と、プログラマブル配線３
などから成る。５はチップである。
第２図は上記第１図（ａ）の１０２４ｘｌｂｉｔ Ｒ
ＡＭｆの構成例、第３図はそのＲＡＭＩのマルチプレク
サ兼データ出力部の回路図の例、第４図はそのＲＡＭ１
の出力を受けてプログラマブル配線とプログラマブル論
理要素で構成された論理回路図の例である。アドレス入
力は、アドレス入力回路１０−１．１０−２．・・・１
０−１０を介して行デコーダ１１と列デコーダ１２に人
力される。行デコーダ１１のデコード出力によって３２
×３２セルに配列されたメモリ１４の１行の３２ｂｉｔ
のメモリセルが選択され、センスアンプ兼書込回路１５
−１．・・・１５−３２を介してアクセスされる。この
とき３２ｂ ｉ ｔのセンスアンプ兼書込回路１５．・
・・のＩｂ１ｔの選択は、列デコーダ１２のデコード出
力に基づきマルチプレクサ兼データ出力部１６を介して
行われる。
ＡＭｆの構成例、第３図はそのＲＡＭＩのマルチプレク
サ兼データ出力部の回路図の例、第４図はそのＲＡＭ１
の出力を受けてプログラマブル配線とプログラマブル論
理要素で構成された論理回路図の例である。アドレス入
力は、アドレス入力回路１０−１．１０−２．・・・１
０−１０を介して行デコーダ１１と列デコーダ１２に人
力される。行デコーダ１１のデコード出力によって３２
×３２セルに配列されたメモリ１４の１行の３２ｂｉｔ
のメモリセルが選択され、センスアンプ兼書込回路１５
−１．・・・１５−３２を介してアクセスされる。この
とき３２ｂ ｉ ｔのセンスアンプ兼書込回路１５．・
・・のＩｂ１ｔの選択は、列デコーダ１２のデコード出
力に基づきマルチプレクサ兼データ出力部１６を介して
行われる。
マルチプレクサ兼データ出力部１６は第３図に−示すよ
うに、各センスアンプ兼書込回路１５−１゜１５−２．
・・・、１５−３２をトランスミッションゲートＩ ６
ａ、、 １６ ａ、、 ”’１６ ａ、、を介して
１本のデータ入出力線１６ｂに接続する。各ゲート１６
ａ、、 −、ｌ ６ ａ３−のゲート端子には、５→
３２ライン列デコーダ１２のデコード出力が入力されて
、その１つが選択されてオンとなり、データの入出力が
可能になる。データの入出力線１６ｂはプログラマブル
配線３とプログラマブル結線ポイン）３ａ、、３ａ、、
・・・を介して任意に接続可能となっている。
うに、各センスアンプ兼書込回路１５−１゜１５−２．
・・・、１５−３２をトランスミッションゲートＩ ６
ａ、、 １６ ａ、、 ”’１６ ａ、、を介して
１本のデータ入出力線１６ｂに接続する。各ゲート１６
ａ、、 −、ｌ ６ ａ３−のゲート端子には、５→
３２ライン列デコーダ１２のデコード出力が入力されて
、その１つが選択されてオンとなり、データの入出力が
可能になる。データの入出力線１６ｂはプログラマブル
配線３とプログラマブル結線ポイン）３ａ、、３ａ、、
・・・を介して任意に接続可能となっている。
上記データ出力部１６のメモリ出力は１つの結線ポイン
ト例えば３ａ＋を介してプログラマブル論理要素２に入
力される。第４図はシリアルなメモリ出力を受けて８ｂ
ｉｔのパラレル出力に変換するシリアル−パラレル変換
回路（シフトレジスタ）であり、プログラマブル論理要
素２によって構成した回路である。この回路例は、論理
要素２をＤ型フリップフロップ２ａ、、２ａ２．・・・
、２ａ８として用い、そのクロックを共通に接続してク
ロックｃｋを接続し、メモリ出力を先頭のＤ入力端子に
接続し、以降り型フリップフロップの出力Ｑを次段のＤ
入力端子に接続して構成する。このようにして出力され
る８ｂｉｔのパラレル出力Ｑ１゜Ｑｔ、・・・、Ｑ８は
プログラマブル配線３のプログラマブルな接続によって
次段のプログラマブル論理要素２へ入力される。
ト例えば３ａ＋を介してプログラマブル論理要素２に入
力される。第４図はシリアルなメモリ出力を受けて８ｂ
ｉｔのパラレル出力に変換するシリアル−パラレル変換
回路（シフトレジスタ）であり、プログラマブル論理要
素２によって構成した回路である。この回路例は、論理
要素２をＤ型フリップフロップ２ａ、、２ａ２．・・・
、２ａ８として用い、そのクロックを共通に接続してク
ロックｃｋを接続し、メモリ出力を先頭のＤ入力端子に
接続し、以降り型フリップフロップの出力Ｑを次段のＤ
入力端子に接続して構成する。このようにして出力され
る８ｂｉｔのパラレル出力Ｑ１゜Ｑｔ、・・・、Ｑ８は
プログラマブル配線３のプログラマブルな接続によって
次段のプログラマブル論理要素２へ入力される。
第５図は、第１図（ｂ）に対応してアドレスの指定だけ
で、高速に８ビツトのアクセスが行えるように１２８Ｘ
８ｂｉｔ ＲＡＭに変更した場合のゲートアレイ部の
変更部分を示す回路図である。
で、高速に８ビツトのアクセスが行えるように１２８Ｘ
８ｂｉｔ ＲＡＭに変更した場合のゲートアレイ部の
変更部分を示す回路図である。
３２個のセンスアンプ兼書込回路１５−１．１５−２．
・・・、１５−３２は、４列単位に４個のトランスミッ
ションゲートから成るマルチプレクサ兼データ出力部４
０−１．・・・、４０−８によって８ビツトの人出力線
４Ｏ−１ａ、・・・、４Ｏ−８ａに接続される。各入出
力線４Ｏ−１ａ、・・・は、プログラマブル結線ポイン
ト３ｂ＋、３ｂｔ、・・・、３ｂ。
・・・、１５−３２は、４列単位に４個のトランスミッ
ションゲートから成るマルチプレクサ兼データ出力部４
０−１．・・・、４０−８によって８ビツトの人出力線
４Ｏ−１ａ、・・・、４Ｏ−８ａに接続される。各入出
力線４Ｏ−１ａ、・・・は、プログラマブル結線ポイン
ト３ｂ＋、３ｂｔ、・・・、３ｂ。
を介して、プログラマブル配線３に接続可能になってい
る。各４コのトランスミッションゲートのゲート端子は
、列アドレス入力回路４１−１．４１−２を介して入力
される２本の列アドレス入力を２−４ライン列デコーダ
４２でデコードされたデコード出力に接続される。
る。各４コのトランスミッションゲートのゲート端子は
、列アドレス入力回路４１−１．４１−２を介して入力
される２本の列アドレス入力を２−４ライン列デコーダ
４２でデコードされたデコード出力に接続される。
以上のように構成した実施例の作用を述べる。
ゲートアレイによってＲＡＭのような大規模回路を形成
すれば、第１図の（ａ）＝（ｂ）の変更はマスクパター
ン４枚の工程で可能であるため変更が容易である。また
、その素子間の配線はマスク４枚であるのでターンアラ
ウンドタイムは早く、プログラマブル論理素子で大規模
回路を実現する場合よりも素子の使用率が高いため面積
的に小さくなり、素子間の配線が短くなって高速動作が
得られる。
すれば、第１図の（ａ）＝（ｂ）の変更はマスクパター
ン４枚の工程で可能であるため変更が容易である。また
、その素子間の配線はマスク４枚であるのでターンアラ
ウンドタイムは早く、プログラマブル論理素子で大規模
回路を実現する場合よりも素子の使用率が高いため面積
的に小さくなり、素子間の配線が短くなって高速動作が
得られる。
なお、スタンダードセルによってＲＡＭなどの大規模回
路を形成した場合も、上記同様に回路の変更が容易であ
り、かつ、より一層の高速動作が可能になり、本発明の
目的を達成することができる。このように、本発明はそ
の主旨に沿って種々に応用され、実施態様を取り得るも
のである。
路を形成した場合も、上記同様に回路の変更が容易であ
り、かつ、より一層の高速動作が可能になり、本発明の
目的を達成することができる。このように、本発明はそ
の主旨に沿って種々に応用され、実施態様を取り得るも
のである。
［発明の効果］
以上の説明で明らかなように、本発明のプログラマブル
論理素子によれば、大規模機能要素をセミカスタムＩＣ
の手法を用いてゲートアレイやスタンダードセルにより
形成したので、カスタマの希望に対応して変更が容易で
あり、かつ高速動作が可能になるとともに、多種類の大
規模機能要素を持った異った仕様のプログラマブル論理
素子を短期間に得られるという効果がある。
論理素子によれば、大規模機能要素をセミカスタムＩＣ
の手法を用いてゲートアレイやスタンダードセルにより
形成したので、カスタマの希望に対応して変更が容易で
あり、かつ高速動作が可能になるとともに、多種類の大
規模機能要素を持った異った仕様のプログラマブル論理
素子を短期間に得られるという効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例を示す構成図
、第２図は第１図（ａ）のＲＡＭの構成図、第３図は第
２図のＲＡＭのマルチプレクサ兼データ出力部の回路図
、第４図はプログラマブル論理要素で構成された論理回
路図、第５図は第１図（ｂ）のＲＡＭのゲートアレイ部
の変更部分を示す回路図である。 １．４・・・ＲＡＭ Ｃ大規模セル）、２・・・プログ
ラマブル論理要素、３・・・プログラマブル配線、５・
・・チップ。 （ｂ） 第１図
、第２図は第１図（ａ）のＲＡＭの構成図、第３図は第
２図のＲＡＭのマルチプレクサ兼データ出力部の回路図
、第４図はプログラマブル論理要素で構成された論理回
路図、第５図は第１図（ｂ）のＲＡＭのゲートアレイ部
の変更部分を示す回路図である。 １．４・・・ＲＡＭ Ｃ大規模セル）、２・・・プログ
ラマブル論理要素、３・・・プログラマブル配線、５・
・・チップ。 （ｂ） 第１図
Claims (1)
- 【特許請求の範囲】 ＡＬＵ、ＲＡＭ、ＲＯＭ等の大規模機能要素をゲートア
レイ、スタンダードセルのセルライブラリィに用いる大
規模セルを使用してチップに搭載し、 上記チップ内のプログラマブル論理要素との配線をプロ
グラマブルにしたことを特徴とするプログラマブル論理
素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249183A JPH0191525A (ja) | 1987-10-02 | 1987-10-02 | プログラマブル論理素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249183A JPH0191525A (ja) | 1987-10-02 | 1987-10-02 | プログラマブル論理素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0191525A true JPH0191525A (ja) | 1989-04-11 |
Family
ID=17189135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249183A Pending JPH0191525A (ja) | 1987-10-02 | 1987-10-02 | プログラマブル論理素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0191525A (ja) |
Cited By (14)
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-
1987
- 1987-10-02 JP JP62249183A patent/JPH0191525A/ja active Pending
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