JP2563234B2 - インストラクションレジスタ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、記憶装置に関するもので、例えば、マイ
クロプログラム方式を採るマイクロプロセッサのインス
トラクションレジスタ等に利用して特に有効な技術に関
するものである。

〔従来の技術〕

マイクロプログラム方式を採るマイクロプロセッサが
ある。これらのマイクロプロセッサには、読み出された
マイクロ命令を一時的に格納するインストラクションレ
ジスタが設けられる。

このようなマイクロプロセッサについては、例えば、
1977年５月30日、（株）産報発行の上原一矩・松崎稔共
著「マイクロプログラミングとその応用」に記載されて
いる。

〔発明が解決しようとする問題点〕

マイクロプロセッサ等のディジタル処理装置におい
て、各ユニット間で授受されるデータのビット幅言い換
えるとシステム内部バスのビット幅を拡張することは、
単位時間あたりのデータ転送量を増大させ、マイクロプ
ロセッサ等の処理能力を高める結果となる。特に、上記
のようなマイクロプログラム方式を採るマイクロプロセ
ッサ等の場合、マイクロ命令の語長が大きくされる傾向
にありことから、システム内部バスを拡張しインストラ
クションレジスタに対してマイクロ命令を高速度で転送
することが、マイクロプロセッサの処理能力を向上させ
る有効な手段となる。

ところで、上記のような従来のマイクロプロセッサ等
では、システム内部バスのビット幅が拡張されるのにあ
わせて、インストラクションレジスタに対する書き込み
単位が大きくされ、その読み出し単位も大きくされる。
したがって、上記のようにマイクロプロセッサの処理能
力を高めるために内部バスのビット幅を拡張した場合、
インストラクションレジスタの読み出し単位すなわちマ
イクロ命令に対する処理単位も拡張される。このため、
命令構成に無駄が生じ、インストラクションレジスタや
その周辺回路のハードウェア量が増大して、マイクロプ
ロセッサの低コスト化が妨げられる。また、マイクロプ
ロセッサの命令制御部の動作を最適化できず、マイクロ
プロセッサ等の処理能力を思うように高めることができ
ない。

この発明の目的は、書き込み単位を拡張しかつ読み出
し単位の拡張を抑えたインストラクションレジスタ等の
記憶装置を提供することにある。この発明の他の目的
は、マイクロプログラム方式を採るマイクロプログラム
等の処理能力を高め、その低コスト化を推進することに
ある。

この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
マイクロプログラム方式を採るマイクロプロセッサ等に
おいて、インストラクションレジスタ等の記憶装置を、
１個の入力経路とｎ個の出力径路を持つメモリセルが格
子状に配置されてなる多ポートのメモリアレイによって
構成し、入力ポートからｍバイト単位の記憶データを入
力し、また出力ポートからそれぞれバイト単位で任意に
組み合わされるm/nバイトの記憶データを出力するもの
である。

〔作用〕

上記した手段によれば、入力ポートによる記憶データ
の書き込み単位すなわちインストラクションレジスタ等
に対する転送単位を拡張しつつ出力ポートによる読み出
し単位すなわち命令制御部の処理単位を小さくすること
ができるため、命令制御部を最適化し、インストラクシ
ョンレジスタを含むマイクロプロセッサの処理能力を高
めかつその低コスト化を図ることができる。

〔実施例〕

第２図には、この発明が適用されたインストラクショ
ンレジスタIRの一実施例のブロック図が示されている。
また、第１図には、第２図のインストラクションレジス
タIRのメモリアレイMARYの一実施例の回路図が示されて
いる。これらの図をもとに、この実施例のインストラク
ションレジスタIRの構成と動作の概要を説明する。

この実施例のインストラクションレジスタIRは、特に
制限されないが、マイクロプログラム方式を採るマイク
ロプロセッサMPUに含まれる。このマイクロプロセッサM
PUは、特に制限されないが、ゲートアレイ集積回路によ
って構成され、インストラクションレジスタIRは、上記
ゲートアレイ集積回路に内蔵されるレジスタファイルに
よって構成される。なお、インストラクションレジスタ
IRの各ブロックを構成する回路素子は、マイクロプロセ
ッサMPUを構成する他の回路素子とともに、特に制限さ
れないが、単結晶シリコンのような１個の半導体基板上
において形成される。また、第１図において、チャンネ
ル（バックゲート）部に矢印が付加されるMOSFETはＰチ
ャンネル型であり、矢印の付加されないＮチャンネルMO
SFETと区別される。

第２図において、マイクロプロセッサMPUの動作を制
御するマイクロ命令MIは特に制限されないが、16バイト
すなわち128ビット構成とされる。これらのマイクロ命
令MIは、特に制限されないが、所定の命令数単位で、図
示されない外部メモリからマイクロプロセッサMRU内の
ランダム・アクセス・メモリRAMに転送され、一時的に
格納される。また、マイクロプロセッサMPUにおけるマ
イクロプログラムの進行にあわせて、命令ごとにインス
トラクションレジスタIRに転送され、さらに所定の処理
単位で算術論理演算ユニットALUや対応する制御ユニッ
トに読み出される。この実施例のマイクロプロセッサMP
Uのシステム内部バスは、特に制限されないが、４バイ
トすなわち32ビットとされ、ランダム・アクセス・メモ
リRAMのアクセス単位も、これと同じく32ビット単位と
される。したがって、１個のマイクロ命令MIは、第２図
に例示的に示されるように、アドレスｐを先頭にランダ
ム・アクセス・メモリRAMの４個のアドレスに分割して
格納され、４回にわけてインストラクションレジスタIR
に転送される。

インストラクションレジスタIRは、特に制限されない
が、メモリアレイMARY,アドレステコーダAD,入力バッフ
ァIB,出力バッファOBA及びOBBを含む。

インストラクションレジスタIRのメモリアレイMARY
は、第１図に示されるように、同図の水平方向に配置さ
れる32本の書き込みデータ線DW0〜DW31とそれぞれ16本
ずつからなる読み出しデータ線RDM0〜RDA15及びRDB0〜R
DB15と、垂直方向に配置される４組の書き込み選択線Ｓ
W0〜ＳW3とそれぞれ８本ずつからなる読み出し選択線Ｓ
RA0〜ＳRA7及びＳRB0〜ＳRB7とを含む。ここで、上記書
き込み選択線及び読み出し選択線は、いずれも相補信号
線とされるため、例えば非反転書き込み選択線SW0及び
反転書き込み選択線▲▼を、あわせて書き込み選
択線ＳW0のように表す。また、第１図において、これら
の書き込み選択線及び読み出し選択線はそれぞれ２本の
信号線として表示されるが、このうち左側を非反転信号
線とし、右側を反転信号線とする。

メモリアレイMARYにおいて、書き込み選択線ＳW0〜Ｓ
W3ならびに読み出し選択線ＳRA0〜ＳRA7及びＳRB0〜ＳR
B7と書き込みデータ線DW0〜DW31ならびに読み出しデー
タ線RDA0〜RDA15及びRDB0〜RDB15との交点には、128個
のメモリセルMCが格子状に配置される。メモリセルMC
は、第１図に例示的に示されるように、その入力端子及
び出力端子が互いに交差接続されることでラッチ形態と
される２個のインバータ回路N1及びN2を基本構成とす
る。これらのインバータ回路は、特に制限されないが、
マイクロプロセッサMPUを構成するゲートアレイ集積回
路に含まれる標準的なインバータ回路セルによって構成
され、ほぼ同様な駆動能力を持つ。したがって、インバ
ータ回路N2の出力端子とインバータ回路N1の入力端子と
の間には、ＰチャンネルMOSFETQ1及びＮチャンネルMOSF
ETQ11からなる相補伝送ゲートが設けられる。この相補
伝送ゲートは、後述するように、対応するメモリセルMC
への書き込み動作が行われるとき選択的にオフ状態とさ
れ、入力時における動作の安定化が図られる。

各メモリセルMCのインバータ回路N1の入力端子は、Ｐ
チャンネルMOSFETQ2及びＮチャンネルMOSFETQ12からな
る相補伝送ゲートを介して、対応する書き込みデータ線
DW0〜DW15又はDW16〜DW31にそれぞれ共通結合される。
すわなち、メモリアレイMARYの第１ないし第４行に配置
されるメモリセルMCのインバータ回路N1の入力端子は、
対応する相補伝送ゲートを介して、対応する書き込みデ
ータ線DW0〜DW15にそれぞれ共通結合される。これによ
り、これらのメモリセルMCの入力径路が形成される。一
方、メモリアレイMARYの第５行ないし第８行に配置され
るメモリセルMCのインバータ回路N1の入力端子は、対応
する相補伝送ゲートを介して、対応する書き込みデータ
線DW16〜DW31にそれぞれ共通結合される。これにより、
これらのメモリセルMCの入力径路が形成される。

メモリアレイMARYの第１行ないし第４行に配置される
メモリセルMCのＰチャンネルMOSFETQ1及びＮチャンネル
MOSFETQ12のゲートは、対応する書き込み選択線ＳW0〜
ＳW3の非反転信号線にそれぞれ共通結合される。同様
に、これらのメモリセルMCのＮチャンネルMOSFETQ11及
びＰチャンネルMOSFETQ2のゲートは、対応する書き込み
選択線ＳW0〜ＳW3の反転信号線にそれぞれ共通結合され
る。一方、メモリアレイMARYの第５行ないし第８行に配
置されるメモリセルMCのＰチャンネルMOSFETQ1及びＮチ
ャンネルMOSFETQ12のゲートは、上記書き込み選択線ＳW
0〜ＳW3の非反転信号線にそれぞれ共通結合され、これ
らのメモリセルMCのＮチャンネルMOSFETQ11及びＰチャ
ンネルMOSFETQ2のゲートは、上記書き込み選択線ＳW0〜
ＳW3の反転信号線にそれぞれ共通結合される。書き込み
選択線ＳW0〜ＳW3と上記書き込みデータ線DW0〜DW31
は、このインストラクションレジスタIRの入力ポートPW
を構成する。

書き込み選択線ＳW0〜ＳW3は、通常論理“0"の非選択
状態とされ、後述するアドレスデコーダADによって択一
的に論理“1"の選択状態とされる。書き込み選択線ＳW0
〜ＳW3が論理“0"の非選択状態とされるとき、各書き込
み選択線の非反転信号線はロウレベルとされ、反転信号
線はハイレベルとされる。書き込み選択線ＳW0〜ＳW3が
論理“1"の選択状態のされるとき、各書き込み選択線の
非反転信号線はハイレベルとされ、反転信号線はロウレ
ベルとされる。

対応する書き込み選択線ＳW0〜ＳW3が論理“0"の非選
択状態とされるとき、各メモリセルMCのMOSFETQ1及びQ1
1がオン状態となり、MOSFETQ2及びQ12はオフ状態とな
る。したがって、これらのメモリセルMCは、データ保持
状態とされる。対応する書き込み選択線ＳW0〜ＳW3が択
一的に論理“1"の選択状態とされると、各メモリセルMC
のMOSFETQ1及びQ11はオフ状態となり、代わってMOSFETQ
2及びQ12がオン状態となる。これにより、これらのメモ
リセルMCは書き込み状態とされ、対応する書き込みデー
タ線DW0〜DW31を介して書き込みデータが入力される。

前述のように、メモリアレイMARYの第１行ないし第４
行に配置されるメモリセルMCの入力径路は、対応する書
き込みデータ線DW0〜DW15にそれぞれ共通結合され、メ
モリアレイMARYの第５行ないし第８行に配置されるメモ
リセルMCの入力径路は、対応する書き込みデータ線DW16
〜DW31にそれぞれ共通結合される。また、メモリアレイ
MARYの第１行ないし第４行に配置されるメモリセルMCの
選択制御端子は、対応する書き込み選択線ＳW0〜ＳW3に
それぞれ共通結合され、メモリアレイMARYの第５行ない
し第８行に配置されるメモリセルMCの選択制御端子は、
上記書き込み選択線ＳW0〜ＳW3にそれぞれ共通結合され
る。これらのことから、書き込みデータ線DW0〜DW31を
介して供給される32ビットの書き込みデータは、書き込
み選択線ＳW0〜ＳW3が択一的に選択状態とされること
で、メモリアレイMARYの対応する第１行ないし第４行及
び第５行ないし第８行に配置される32個のメモリセルMC
に一斉に書き込まれる。つまり、この実施例のインスト
ラクションレジスタIRのメモリアレイMARYは、書き込み
動作時において、４ワード×32ビット構成とされる。ラ
ンダム・アクセス・メモリRAMに格納される32ビットの
マイクロ命令MIは、第２図に示されるように、等価的に
２バイトすなわち16ビットずつ８個のブロックＡ〜Ｈに
分割される。これらのマイクロ命令MIは、前述のよう
に、内部バスを介して２ブロックすなわち32ビットずつ
インストラクションレジスタIRに転送され、さらに１ブ
ロックすなわち16ビットずつメモリアレイMARYの左側４
ワード又は右側４ワードに分散して格納されるものとな
る。

一方、メモリアレイMARYを構成する各メモリセルMCの
インバータ回路１の出力端子は、第１図に示されるよう
に、インバータ回路N3及びN4の入力端子に共通結合され
る。このうち、メモリアレイMARYの同一の列に配置され
る８個のメモリセルMCのインバータ回路N3の出力端子
は、ＰチャンネルMOSFETQ3及びＮチャンネルMOSFETQ13
からなる相補伝送ゲート介して、対応する読み出しデー
タ線DRA0〜DRA15にそれぞれ共通結合される。これによ
り、メモリセルMCの第１の出力経路が形成される。同様
に、メモリアレイMARYの同一の列に配置される８個のメ
モリセルMCのインバータ回路N4の出力端子は、Ｐチャン
ネルMOSFETQ4及びＮチャンネルMSFETQ14からなる相補伝
送ゲートを介して、対応する読み出しデータ線DWB0〜DR
B15にそれぞれ共通結合される。これにより、メモリセ
ルMCの第２の出力径路が形成される。

メモリアレイMARYの第１行ないし第８行に配置される
16個のメモリセルMCのMOSFETQ13及びQ3のゲートは、対
応する読み出し選択線ＳRA0〜ＳRA7の非反転及び反転信
号線にそれぞれ共通結合される。同様に、メモリアレイ
MARYの第１行ないし第８行に配置される16個のメモリセ
ルMCのMOSFETQ14及びQ4のゲートは、対応する読み出し
選択線ＳRB0〜ＳRB7の非反転信号線及び反転信号線にそ
れぞれ共通結合される。これらの読み出し選択線ＳRA0
〜ＳRA7と上記読み出しデータ線DRA0〜DRA15は、このイ
ンストラクションレジスタIRの第１の出力ポートPRAを
構成する。同様に、読み出し選択線ＳRB0〜ＳRB7と上記
読み出しデータ線DRB〜DRB15は、このインストラクショ
ンレジスタIRの第２の出力ポートPRBを構成する。

読み出し選択線ＳRA0〜ＳRA7及びＳRB0〜ＳRB7は、上
記書き込み選択線ＳW0〜ＳW3と同様に、通常論理“0"の
非選択状態とされ、アドレスデコーダADによってそれぞ
れ択一的に論理“1"の選択状態とされる。

読み出し選択線ＳRA0〜ＳRA7が択一的に選択状態とさ
れると、メモリアレイMARYの対応する行に配置される16
個のMOSFETQ3及びQ13が一斉にオン状態となる。これり
より、これらのメモリセルMCによって保持されるマイク
ロ命令MIの一部が、１ブロックすなわち16ビットずつ、
読み出しデータ線DRA0〜DRA15を介して出力される。同
様に、読み出し選択線ＳRB0〜ＳRB7が択一的に選択状態
のされると、メモリアレイMARYの対応する行に配置され
る16個のMOSFETQ4及びQ14が一斉にオン状態となる。こ
れにより、これらのメモリセルMCによって保持されるマ
イクロ命令MIの一部が、１ブロックすなわち16ビットず
つ、読み出しデータ線DRB0〜DRB15を介して出力され
る。つまり、この実施例のインストラクションレジスタ
IRでは、各出力ポートこどに、マイクロ命令MIの任意の
１ブロックすなわち16ビットを、任意の組み合わせでそ
れぞれ読み出すことができるものである。

第２図において、メモリアレイMARYの書き込み選択線
ＳW0〜ＳW3,読み出し選択線ＳRY0〜ＳRA7及びＳRB0〜Ｓ
RB7は、アドレスデコーダADに結合され、それぞれ択一
的に論理“1"の選択状態とされる。アドレスデコーダAD
には、特に制限されないが、図示されないインストラク
ションレジスタ制御ユニットから、アドレス信号aw0〜a
w1,ara0〜ara2及びarb0〜arb2が供給される。

アドレスデコーダADは、図示されないインストラクシ
ョンレジスタ制御ユニットから供給される所定のタイミ
ング信号に従って、選択的に動作状態となる。この動作
状態において、アドレスデコーダADは、上記２ビットの
アドレス信号aw0〜aw1をデコードし、対応する書き込み
選択線ＳW0〜ＳW3を択一的に論理“1"の選択状態とす
る。また、上記３ビットのアドレス信号ara0〜ara2及び
arb0〜arb2をそれぞれデコードし、対応する読み出し選
択線ＳRA0〜ＳA7及びＳRB0〜ＳRB7をそれぞれ択一的に
論理“1"の選択状態とする。

メモリアレイMARYの書き込みデータ線DW0〜DW31は、
入力バッファIBの対応する単位回路にそれぞれ結合され
る。入力バッファIBは、図示されないインストラクショ
ンレジスタ制御ユニットから供給される所定のタイミン
グ信号に従って、選択的に動作状態とされる。この動作
状態において、入力バッファIBは、ランダム・アクセス
・メモリRAMから内部バスを介して供給される32ビット
の書き込みデータを、メモリアレイMARYの対応する書き
込みデータ線DW0〜DW31に伝達する。

一方、メモリアレイMARYの読み出しデータ線DRA0〜DR
A15及びDRB0〜DRB15は、対応する出力バッファOBA及びO
BBの対応する単位回路にそれぞれ結合される。出力バッ
ファOBA及びOBBは、図示されないインストラクションレ
ジスタ制御ユニットから供給される所定のタイミング信
号に従って、それぞれ選択的に動作状態とされる。この
動作状態において、出力バッファOBA及びOBBは、メモリ
アレイMARYの選択されたメモリセルMCから出力される16
ビットの読み出し信号を、マイクロプロセッサMPUの算
術論理演算ユニットALU及びその他の制御ユニットに伝
達する。

以上のように、この実施例のインストラクションレジ
スタIRは、マイクロプログラム方式を採るマイクロプロ
セッサMPUに含まれ、それぞれ１個の入力径路と２個の
出力径路を有するメモリセルMCからなるメモリアレイMA
RYを基本構成とする128個のメモリセルMCは、16×８の
格子状に配置され、その２個の出力径路は、対応する読
み出し選択線ＳRA0〜ＳRA7及びＳRB0〜ＳRB7に従って選
択的に対応する読み出しデータ線DRA0〜DRA15及びDRB0
〜DRB15に結合される。一方、メモリアレイMARYの左側
４行に配置されるメモリセルMCの入力径路は、対応する
書き込み選択線ＳW0〜ＳW3に従って選択的に対応する書
き込みデータ線DW0〜DW15に結合され、またメモリアレ
イMARYの右側４行に配置されるメモリセルMCの入力径路
は、対応する上記書き込み選択線ＳW0〜ＳW3に従って選
択的に対応する書き込みデータ線DW16〜DW31に結合され
る。したがって、この実施例のインストラクションレジ
スタIRは、４ワード×32ビット構成とされる１個の入力
ポートPWと、８ワード×16ビット構成とされる２個の出
力ポートPRA及びPRBを持つものとされる。このため、こ
の実施例のインストラクションレジスタIRを含むマイク
ロプロセッサMPUは、ランダム・アクセス・メモリRAMに
格納されるマイクロ命令MIを、32ビット幅とされるシス
テム内部バスを介して高速にインストラクションレジス
タIRに転送できるとともに、インストラクションレジス
タIRに格納されるマイクロ命令MIを、２バイトすなわち
16ビット単位で任意の組み合わせで読み出し、算術論理
演算ユニットALU又はその他の制御ユニットに供給する
ことができる。これにより、マイクロ命令MIと転送速度
が高速化され、インストラクションレジスタIRを含むマ
イクロプロセッサMPUの処理能力が向上される。また、
マイクロ命令MIの処理単位が小さくされることで、命令
構成が最適化され、インストラクションレジスタIRやラ
ンダム・アクセス・メモリRAM及びその周辺回路のハー
ドウェアが簡略化される。これにより、インストラクシ
ョンレジスタIR等を含むマイクロプロセッサMPUの低コ
スト化を推進することができる。

以上の本実施例に示されるように、この発明をマイク
ロプログラム方式を採るマイクロプロセッサのインスト
ラクションレジスタ等に適用した場合、次のような効果
が得られる。すなわち、 （１）インストラクションレジスタ等の記憶装置を、１
個の入力径路とｎ個の出力径路を持つメモリセルが格子
状に配置されてなり１個の入力ポートとｎ個の出力ポー
トを持つメモリアレイによって構成し、入力ポートから
ｍバイト単位で記憶データを入力し、またｎ個の出力ポ
ートからそれぞれバイト単位で任意に組み合わされるm/
nバイトの記憶データを出力することで、インストラク
ションレジスタ等の入力ポートによる記憶データの書き
込み単位すなわちマイクロ命令等の転送単位を拡張しつ
つ、出力ポートによる読み出し単位すなわち命令制御部
の処理単位を小さくできるという効果が得られる。

（２）上記（１）項により、インストラクションレジス
タ等を含むマイクロプロセッサ等のスループットを大き
くし、その処理能力を高めることができるという効果が
得られる。

（３）上記（１）項により、インストラクションレジス
タ等を含むマイクロプロセッサ等のインストラクション
レジスタやランダム・アクセス・メモリ及びその周辺回
路等のハードウェアを簡略化し、これらを含むマイクロ
プロセッサ等の低コスト化を図ることができるという効
果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の実
施例において、メモリアレイMARYのメモリセルMCは、ゲ
ートアレイ集積回路の標準的なインバータ回路を用いる
ものではなく、例えば高抵抗負荷型のスタティック型の
メモリセルやCMOSセル等を用いるものであってもよい。
また、各メモリセルMCに設けられる伝送ゲートはＮチャ
ンネルMOSFET又はＰチャンネルMOSFETのみによって構成
されるものであってもよい。各インバータ回路や入力バ
ッファIBの駆動能力に所定の差を持たせることができれ
ば、MOSFETQ1及びQ11からなる相補伝送ゲートは必要な
い。書き込み選択線ＳW0〜ＳW3及び読み出し選択線ＳRA
0〜ＳRA7及びＳRB0〜ＳRB7は、メモリセルMCごとに信号
反転用のインバータ回路を設けることができるならば、
非反転信号又は反転信号のみとしてもよい。各メモリセ
ルMCの入力径路及び出力径路から入出力される書き込み
データ及び読み出しデータは、相補信号であってもよい
し、メモリセルMCの具体的な構成は、種々の実施形態を
採りうる。第２図の実施例において、インストラクショ
ンレジスタIRの出力ポートは１個でもよいし、また４個
設けることでマイクロ命令MIの処理単位を１バイトすな
わち８ビットとすることもよい。この場合、メモリアレ
イMARYの入力ポートPWを４ワード×32ビット構成とし、
４個の出力ポートPRをそれぞれ16ワート×８ビット構成
とする必要がある。インストラクションレジスタIRは、
例えばその入力ポートが複数個設けられることもよい
し、この実施例とは逆に、複数個の入力ポートと１個の
出力ポートを持つようにしてもよい。また、これらのポ
ートは、書き込み及び読み出しともに可能な入出力ポー
トとすることもよい。マイクロ命令MIが読み出されるラ
ンダム・アクセス・メモリRAMは、リード・オンリー・
メモリROMに置き換えることができる。インストラクシ
ョンレジスタIRのブロック構成は、種々の実施形態を採
りうる。

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロプログラ
ム方式を採るマイクロプロセッサのインストラクション
レジスタに適用した場合について説明したが、それに限
定されるものではなく、例えば、マイクロプロセッサの
汎用レジスタファイルやその他の一時記憶装置あるいは
その他のディジタル処理装置の同様な記憶装置等にも適
用できる。本発明は、少なくとも記憶データの書き込み
単位と読み出し単位の最適値が異なる記憶装置及びこの
ような記憶装置を含むディジタル集積回路装置に広く適
用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、インストラクションレジスタ等の記憶
装置を、１個の入力径路とｎ個の出力径路を持つメモリ
セルが格子状に配置されてなり１個の入力ポートとｎ個
の出力ポートを持つメモリアレイによって構成し、入力
ポートからｍバイト単位で記憶データを入力し、またｎ
個の出力ポートからそれぞれバイト単位で任意に組み合
わされるm/nバイトの記憶データを出力することで、入
力ポートによる記憶データの書き込み単位すなわちマイ
クロ命令等の転送単位を拡張しつつ、出力ポートによる
読み出し単位すなわち命令制御部の処理単位を小さくで
きるため、インストラクションレジスタ等を含むマイク
ロプロセッサ等の処理能力を高め、低コスト化を図るこ
とができるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたインストラクションレ
ジスタのメモリアレイの一実施例を示す回路図、 第２図は、第１図のメモリアレイを含むインストラクシ
ョンレジスタの一実施例を示すブロック図である。 MARY……メモリアレイ、MC……メモリセル、Q1〜Q4……
ＰチャンネルMOSFET、Q11〜Q14……ＮチャンネルMOSFE
T、N1〜N4……インバータ回路。 MPU……マイクロプロセッサ、RAM……ランダム・アクセ
ス・メモリ、MI……マイクロ命令、IR……インストラク
ションレジスタ、AD……アドレスデコーダ、IB……入力
バッファ、OBA,OBB……出力バッファ、PW……入力ポー
ト、PRA,PRB……出力ポート。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】マイクロプログラム方式のデータ処理装置
   に内蔵されてマイクロプログラムを取り込むインストラ
   クションレジスタであって、 複数バイトの単位でパラレルに複数回に分けて時系列的
   に入力されるマイクロ命令を取り込む入力バッファと、 書き込み入力端子と読み出し出力端子を持つようにされ
   た複数からなるメモリセルがマトリックス配置されてな
   るメモリアレイと、 上記入力バッファを介して時系列的に入力されるマイク
   ロ命令を２つのグループに分けて上記メモリアレイのメ
   モリセルに書き込むようにする書き込み用アドレス選択
   回路と、 上記メモリアレイのメモリセルに記憶されたマイクロ命
   令を上記２つのグループ毎に読み出させる読み出し用ア
   ドレス選択回路と、 上記２つのグループに対応して読み出されたそれぞれの
   マイクロ命令を出力させる２つの出力回路とを備えてな
   ることを特徴とするインストラクションレジスタ。