JPS6116088B2 - - Google Patents
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- JPS6116088B2 JPS6116088B2 JP56003382A JP338281A JPS6116088B2 JP S6116088 B2 JPS6116088 B2 JP S6116088B2 JP 56003382 A JP56003382 A JP 56003382A JP 338281 A JP338281 A JP 338281A JP S6116088 B2 JPS6116088 B2 JP S6116088B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
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- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
-
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/177—Initialisation or configuration control
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Information Transfer Systems (AREA)
- Microcomputers (AREA)
Description
本発明は信号送受信回路に関し、特に情報処理
装置（例えばマイクロコンピユータ）の入出力信
号転送部に適した送受信回路に関するものであ
る。 従来、マイクロコンピユータの様に制御能力を
持つた制御装置と、この制御装置によつて動作が
制御される被制御装置（例えば、表示装置や印字
装置等の周辺装置、あるいはメモリ等）とでは、
備えつけられる信号送受信回路（以下、入出力回
路という）の種類が異なつていた。制御装置側に
付加される入出力回路は第１図に示すように、信
号を一時的に保持するレジスタを含む入出力ポー
ト１及び５、そのレジスタに信号を書き込むか、
レジスタから信号を読み出すかを制御する書き込
み制御信号及び読み出し制御信号を自身
で発生するコントロール回路２、信号転送路とし
て用いられる内部データバス３及び外部データバ
ス４，４′から構成されている。この場合コント
ロール回路は及び信号を出力する機能だ
けを有している。一方、被制御装置側に付加され
る入出力回路は、第２図に示すように、信号を一
時保持するレジスタを含む入出力ポート７及び
９、制御装置側から出力される及び信号
を受信して、それに応じてレジスタに信号を書き
込むかあるいはレジスタから信号を読み出すかを
制御するコントロール回路６、及び内部データバ
ス１０と外部データバス８，８′とから構成され
る。 ここで入出力ポート１，５，７，９は夫々外部
及び内部バスに接続される信号転送用の端子を持
つており、各端子は入出力兼用端子として使用さ
れるものとする。又、各ポートは少なくとも１個
以上の信号を入出力する機能（端子）を有してい
る。尚、入出力ポートを２個づつ備えている理由
は、例えばセグメントデータとデイジツトデータ
の組、もしくはキースキヤンデータとキーデータ
の組等種類の異なるデータ群を高速で転送する時
に有利となるからである。従つて、このポートは
１個以上であれば何個あつてもよい。 しかしながら、上述した従来の入出力回路は制
御装置と被制御装置とでは夫々コントロール回路
部が異なつていることに起因する欠点が明らかに
されてきた。即ち、制御装置側の入出力回路は被
制御装置側の入出力回路をコントロールすること
はできても、他から制御されることはできないも
のである。従つて、高速処理、多量化処理として
利益の大きいマルチプロセツサシステムにおいて
は、あるマイクロプロセツサに対する信号の入出
力制御を他のマイクロプロセツサで簡敏に行なう
ことができないという欠点がある。更に、被制御
装置側から制御装置側へ直接信号を転送する制御
ができないため、複雑な手順を踏まえなければな
らないという時間的な労費も大きな問題であつ
た。加えて、コントロール回路から信号や
信号を入出力するための端子が別に必要であ
ること、特に被制御装置が複数個ある場合にはど
の被制御装置と通信するかを指示するための選択
信号を供給する端子も必要である。従つて、
端子数の制限が厳しい集積回路装置にあつては、
使用端子数を冗らに増加させることになり価格高
とともに装置の大型化という大きな欠点を伴うも
のであつた。 本発明の目的は少ない端子数でしかも制御及び
被制御の両機能をもつた信号送受信回路を提供す
ることである。 本発明は内部バス上の信号を第１の外部端子に
出力したり、第１の外部端子から入力される信号
を内部バスに転送する第１の信号送受信部と、前
記内部バス上の信号を第２の外部端子に出力した
り、第２の外部端子から入力される信号を前記内
部バスに転送する第２の信号送受信部とを有する
信号送受信回路において、前記第１の外部端子お
よび前記第２の外部端子を信号送受信用として使
用する制御モード、および前記第１の外部端子か
ら入力される信号に応答して前記第２の外部端子
の送受信状態を設定する非制御モードの切換えを
行なう制御回路を有することを特徴とする。 本発明によれば、制御モードにおいては第１お
よび第２の外部端子は内部で決定される送受信状
態で制御されるが、非制御モードでは第１の外部
端子から入力される制御信号に基いた送受信状態
で第２の外部端子が制御される。従つて、制御
（マスター）および非制御（スレーブ）の両機能
をもつ送受信回路を、少ない端子数で実現するこ
とができる。 以下、本発明の一実施例を図面を参照して詳細
に説明する。 第３図はその実施例のブロツク図で、外部バス
１６に接続される第１の入出力ポート１１、外部
バス１７に接続される第２の入出力ポート１２、
モードレジスタ１４及びポート制御回路１３を含
んでいる。入出力ポート１１と１２とは内部バス
１５に接続されており、内部バス１５の一部を介
してモードレジスタ１４に情報が供給される。更
に、入出力ポート制御回路１３は、モードレジス
タ１４からの信号と外部バス１７の一部から与え
られる信号とに応答して第１の入出力ポートへ制
御信号を送る。 かかる入出力回路の基本的な動作は、まずモー
ドレジスタ１４にセツトされた情報に応じて第２
の入出力ポート１２を入力状態にするか出力状態
にするかを決める。次に、第２の入出力ポート１
２が出力状態にセツトされると、そのポートを介
して他の装置（独立した制御装置でも被制御装置
でもよい）に対して書き込み制御信号及び読
み出し制御信号を出力することができる。即
ち、制御系として動作する。一方、第２の入出力
ポート１２が入力状態にセツトされると、このポ
ート１２に接続される外部バス１７を介して転送
される信号及び信号を入出力ポート制御
回路１３に入力し、その信号に応じて第１の入出
力ポート１１を入力状態にしたり、出力状態にし
たりする。即ち、被制御系として動作する。尚、
第２の入出力ポートはモードレジスタ１４が所定
の状態の時には、単にデータの入出力ポートとし
ても動作できる。ここで、第１及び第２の入出力
ポート１１，１２は夫々少なくとも１個の一時記
憶用レジスタ（最低１ビツト＝１信号）と転送方
向を制御する入力用及び出力用バツフアとを含む
ものとする。 この実施例によれば、モードレジスタの内容に
応じて制御系として動作しや信号を出力
することもできれば、被制御系として動作して外
部からや信号を入力することもできる。
更に、その入出力に対応して転送信号の入出力を
制御できるため、マルチプロセツサシステムにあ
つても有効にかつ確実に信号の送受信ができる。
しかも、及び信号は第２の入出力ポート
の端子を介して送受信できるので、専用の端子を
別に設ける必要はない。従つて、装置の小型化及
び価格低減化に対して大きな効果がある。 以下に、第３図に示したブロツク図の一部の回
路構成の一具体例を第４図に図示して詳述する。
第４図は第１の入出力ポートの一部と、第２の入
出力ポートの一部と、入出力ポート制御回路１３
及びモードレジスタ１４の各回路構成とそれらの
相互接続関係を示す図である。ここで、第１の入
出力ポート１１は１ビツトの信号を一時的に記憶
できるレジスタを１ブロツク内に各１個づつ有し
ており、このブロツクを外部バス１６の信号線の
数と等しく有している。更に、第２の入出力ポー
ト１２に関してもほぼ同様のブロツクを外部バス
１７の信号線の数に等しく有している。尚第１及
び第２の入出力ポートとも内部バス１５の各信号
線のうち対応するものに対して共通に結線されて
いる。今、外部バス１６に接続される第１の入出
力ポート１１の端子番号をPA0〜PAoとし、外部
バス１７に接続される第２の入出力ポート１２の
端子番号をPB0〜PBnとすると、第４図では第１
の入出力ポート１１の中で端子PA0を有する１ブ
ロツクと、第２の入出力ポート１２の中で端子
PB0〜PB3を有する４ブロツクとを抽出してその
詳細を示した。尚、上記ｎとｍとは任意の整数で
あり、両者は同じ値であつても、又異なつた値で
あつてもよい。 前述したように、第４図において、DB0，
DB1，DB2，DB3は内部データバス１５の一部で
あり、PA0，PA1は第１の入出力ポート１１の端
子群の一部であり、PB0（ALE），PB1（），
PB2（），PB3（）は第２の入出力ポート１
２の端子群の一部である。又、１８と１９はイン
ターフエースモード切替用のモードレジスタで、
第３図の１４に相当する。これらは命令によつて
発生されたクロツクφMODEが“０”から“１”に
変化する時に、データを読み出す。一方、２０，
２１，２２，２３は夫々第２の入出力ポート１２
の一部を構成するブロツク内の遅延型フリツプフ
ロツプ（DFF）であり、命令によつて発生され
たクロツクφPBが“０”から“１”に変化する時
に、それぞれバスDB0，DB1，DB2，DB3から入力
したデータを出力する。このデータはスリーステ
ートバツフア２４〜２７を介して対応する端子
PB0〜PB3から外部バス１７へ読み出される。
尚、これらのバツフア２４〜２７はモードレジス
タ１９の内容によつて制御され、１９の出力が
“０”の時は全てフローテイング状態となり出力
を禁止する。従つてこの時は端子PB0〜PB3は入
力端子として使用できる。 一方、モードレジスタ１９の内容が“１”の時
は、フリツプ・フロツプ２０〜２３にセツトされ
ているデータが、各々端子PB0（ALE），PB1
（），PB2（），PB3（）から出力され
る。即ち、各端子は出力端子として使用される。
ここで、端子PB0〜PB3が入力端子として使用さ
れる時は、入力段のバツフア３５〜３８が命令
（PB→DB）によつて駆動された時のみ、内部バ
スDB0〜DB3へデータが転送される。 一方、第１の入出力ポートに関してはブロツク
４７にその１ビツト分の詳細が示されているよう
に、１ビツト分の信号を一時記憶保持できるレジ
スタ（遅延型フリツプ・フロツプ）４４と、端子
PA0にレジスタ４４の内容を出力するバツフア４
５及び内部バスDB0にレジスタ４４の内容を出力
するバツフア４６とを有する。バツフア４５の駆
動状態はORゲート４１の出力によつて制御さ
れ、バツフア４６の駆動状態は命令（PA→DB）
によつて制御される。尚、同様の回路要素を有す
るブロツク４８が端子PA1と内部バスDB1との間
にも設けられていると想定することができる。 次に、入出力ポート制御回路１３の詳細につい
て説明する。インバータ２８はモードレジスタ１
９の内容に応じて、エンハンスメント型の絶縁ゲ
ート型電界効果トランジスタ（以下、IGFETと
いう）Q1のゲート電極及び同じくエンハンスメ
ント形IGFETQ3のゲート電極とに共通に信号を
供給する。更に、エンハンスメント形IGFETQ2
及びQ4の各ゲート電極にはモードレジスタ１９
の出力信号が直接印加される。これら４つの
IGFETは転送ゲートとして使用されるものでQ1
のソース電極は端子PB2（）と接続され、Q1
のソース電極は端子PB1（）と接続され、Q1
及びQ2のドレイン電極は共通にNORゲート３０
の入力端に接続される。一方、Q3のソース電極
は端子PB1（）に接続され、Q4のソース電極
は端子PB2（）に接続され、Q3及びQ4の各ド
レイン電極は共通にNORゲート４０の入力端に
接続される。従つて、モードレジスタ１９の内容
が“０”であれば、Q2，Q4はオフし、Q1，Q3は
オンする。従つて、NORゲート３０からは端子
PB2（）から入力された情報が出力され、
NORゲート４０からは端子PB1（）から入力
された情報が出力される。これとは逆にモードレ
ジスタ１９の内容が“１”であれば、Q2，Q4は
オンし、Q1，Q3はオフする。従つて、NORゲー
ト３０からは端子PB1（）から入力された情
報が出力され、NORゲート４０からは端子PB2
（）から入力された情報が出力される。更
に、モードレジスタ１８（遅延型フリツプフロツ
プ）からの出力信号はインバータ２９とANDゲ
ート３９とに入力され、インバーター２９の出力
信号はNORゲート３０、NORゲート４０及びOR
ゲート４１に夫々共通に供給される。ANDゲー
ト３９とNORゲート４０の各出力端はORゲート
４１の入力端に接続され、ORゲート４１の出力
信号は第１の入出力ポート１１の出力段バツフア
４５の制御端子に印加される。尚、この信号は第
１の入出力ポート１１に含まれる全ての出力段バ
ツフアに共通に印加される。 一方、NORゲート３０の出力信号はORゲート
３１と遅延用のインバータ３２に供給される。イ
ンバータ３２には同じく遅延用のインバータ３３
及び３４が接続される。インバータ３３の出力信
号はエンハンスメント型のIGFETQ5のゲート電
極に供給され、インバータ３４の出力信号はエン
ハンスメント型のIGFETQ6のゲート電極に供給
される。ここで、Q5のソース電極は端子PA0に接
続され、Q6のソース電極は内部データバスDB0に
接続される。又、Q5及びQ6の各ドレイン電極は
第１の入出力ポートのレジスタ（ラツチ回路）４
４のＤ入力端に接続される。レジスタ４４におい
ては、命令（DB→PA）によつてORゲート３１
から出力される制御信号によつてその入力状態が
決定される。レジスタ４４のＱ出力信号はスリー
ステートバツフア４５及び４６に入力される。 ここで、第４図中のPA→DB、DB→PA、PB→
DBは、夫々命令（例えばROMから読み出された
マイクロ命令等）を解読することによつて発生さ
れるタイミング制御信号で、PA→DBはレジスタ
４４の出力信号を内部バスDBに転送する命令を
実行する時に発生される。DB→PAは内部バス
DB上の信号をレジスタ４４に転送する命令を実
行する時に発生される。PB−DBは端子PBから入
力される信号を内部バスDBに転送する命令を実
行する時に発生される。これら各命令は決められ
たマシンサイクル内で実行される。又、端子PB0
〜PB3は内部バスDB0〜DB3上の信号を外部に出
力したり、あるいは外部からの信号を内部バスに
転送するために入力したりする役目を有する他、
夫々ALE（アドレスラツチイネーブル）信号、
（読み出し制御）信号、（書き込み制
御）信号及び（選択）信号を入出力する端子
としても使用される。 今、モードレジスタ１９の内容が“０”であれ
ばスリーステートバツフア２４，２５，２６，２
７は出力禁止状態（フローテイング）になり、端
子PB0，PB1，PB2，PB3は全て入力端子として動
作する。更に、モードレジスタ１８の内容が
“０”であればインバータ２９を介して反転され
た信号“１”がORゲート４１に入力され、その
出力は“１”となる。従つて、スリーステートバ
ツフア４５はアクテイブとなり端子PA0（及びこ
れと同系統のPA端子群）は出力状態となる。つ
まり第３図において第１の入出力ポート１１は出
力状態となり、第２の入出力ポート１２は入力状
態に設定される。例えば、この状態（すなわちモ
ードレジスタ１８，１９がともに“０”）でDB→
PA命令が実行されれば、ORゲート３１からは
“１”がレジスタ４４に印加され、一方NORゲー
ト３０はインバータ２９の出力“１”をうけてい
るため出力は“０”となりこれがインバータ３
２，３３，３４を介して“１”信号としてスイツ
チングトランジスタQ6に与えられ、Q6をオンに
する。この結果、データバスDB0上の信号がレジ
スタ４４に一旦書き込まれ、次いでＱ出力端から
読み出されて、バツフア４５を通して端子PA0に
出力される。更に、端子PB0，PB1，PB2，PB3は
入力端子として準備されているので、PB→DB命
令によつて入力段バツフア３５，３６，３７，３
８が駆動され、内部バスDBに信号が転送され
る。しかしながら、モードレジスタ１８の内容が
“１”であればインバータ２９の出力は“０”に
なる。更にインバータ２８の出力が“１”である
から、Q1とQ3はオンされる。この状態（モード
レジスタ１８，１９が夫々“１”“０”）の時に端
子PB1及びPB3から及び信号（，はロ
ーアクテイブの信号を示す）が夫々“０”信号と
して入力されると、NORゲート４０の入力端は
いずれも“０”となるので、その出力は“１”と
なり、これをうける出力段バツフア４５はアクテ
イブ、すなわち出力モードとなる。従つて、レジ
スタ４４に以前に格納されていた信号が端子PA0
を介して外部に出力される。読み出された信号
は、RD信号を送信したプロセツサがアドレス指
定した装置に転送される。一方、端子PB2とPB3
から“０”が入力されるとNORゲート３０から
は“１”が出力され、IGFETQ5がオンするとと
もに、レジスタ４４は書き込み状態にセツトされ
る。この結果、端子PA0から入力される信号がレ
ジスタ４４に書き込まれる。書き込まれた信号は
PA→DB命令を実行することにより入力段バツフ
ア４６を介して内部バスDB0に転送される。以上
の様に、モードレジスタ１８，１９の内容が夫々
“１”、“０”であれば、第２の入出力ポート（第
３図の１２）は入力状態となり、その端子から入
力される制御信号によつて第１の入出力ポート
（第３図の１１）の入出力状態が制御される。こ
の動作は、第４図の入出力回路を具備するマイク
ロプロセツサが外部のプロセツサ等から制御され
る動作である。この様子は第５図に示すシステム
図と等しい。即ち、第４図の入出力回路を有する
プロセツサ５２が他のプロセツサ４９から制御さ
れる被制御系として動作する。尚、第５図におい
て、５１はプロセツサ４９と５２とを相互に接続
する外部バスである。又、信号はメモリシス
テムにおけるチツプセレクト信号と同様の働きを
するコントロール信号であり、当該プロセツサ５
２を選択するためのデータがデコーダ５０で解読
されることによつて発生される。従つて、第４図
の端子PB3から“１”が入力されるとNORゲート
３０と４０とは夫々“０”を出力することにな
り、端子PB1，PB3から，（“０”）信号が
入力されても第１の入出力ポート（ブロツク４
７，４８，………）はそれによつて何等制御を受
けない。 次に、モードレジスタ１８の内容が“０”でか
つモードレジスタ１９の内容が“１”の場合に
は、インバータ２９の出力及びORゲート４１の
出力が共に“１”になりバツフア４５は駆動状態
になる。従つて、レジスタ４４にセツトされてい
る信号がバツフア４５を通して端子PA0から出力
される。これは第３図で示す入出力ポート１１が
出力状態であることを示す。一方、NORゲート
３０からは“０”が出力されるので、Q6はオン
して内部バスDB0上の信号がQ6を通してレジスタ
４４にセツトされる。この時はDB→PA命令が実
行され、レジスタ４４はラツチ動作を実行する。 尚、レジスタ１９の内容は“１”にセツトされ
ているので出力段バツフア２４，２５，２６，２
７は駆動状態となり、フリツプ・フロツプ２０，
２１，２２，２３からＱ出力が端子PB0〜PB3に
転送される。即ち、第３図で示す入出力ポート１
２も出力状態となる。 次に、モードレジスタ１８及び１９の内容がい
づれも“１”である場合には、出力段バツフア２
４，２５，２６，２７は駆動され、端子PB0〜
PB3は出力端子として使用される。この時エンハ
ンスメント形IGFETQ2とQ4は共にオンし、バツ
フア２６からの出力はQ4を通してNORゲート４
０に入力される。フリツプフロツプ２０，２１，
２２，２３はマイクロ命令によりクロツク信号φ
PBが“０”から“１”になる時にそれぞれ内部バ
スDB0〜DB3上の信号をラツチして出力する。こ
の時、端子PB0に“１”を出力する事により、
ANDゲート３９の出力は“１”になり、これに
よつてレジスタ４４にセツトされていた信号が端
子PA0から出力される。つまりPB0（ALE）に
“１”を出力する事により、第３図で示した入出
力ポート１１は出力状態になる。この状態は第６
図に示すように第４図の入出力回路を有するプロ
セツサ５３を制御系として用いて周辺デバイス５
５（含、プロセツサ、メモリ等）を被制御系とし
て使用するシステムを意味する。詳しくはプロセ
ツサ５３が端子PB0から“１”を出力することに
よつて端子PAをアドレス出力用の端子として用
いて、外部バス５４にアドレスデータを転送す
る。周辺デバイス５５は該アドレスを受信し、端
子PB0（ALE）が“０”になつたと同時にその受
信を終了する。この場合プロセツサ５３において
は第４図のORゲート４１の出力が“０”になる
ため端子PAは入力状態になる。一方、第４図の
PB1（）が“１”で、PB2（）とPB3
（）とから“０”を出力することにより出力段
バツフア４５はアクテイブになり、マイクロ命令
DB→PAによつてラツチされた信号が端子PAか
ら転送される。これは第６図の外部バス５４に出
力され周辺デバイス５５の端子DBに送られる。
ここで第４図で示す端子PB2（）からの出力
が“１”になると周辺デバイス５５に対する書き
込み制御は終了する。そして端子PAは再び入力
状態になる。また端子PB2から“１”を、端子
PB1，PB0，PB3から“０”を出力するとNORゲ
ート４０は“０”になり出力段バツフア４５はフ
ローテイング状態になる。つまり第３図に示す第
１の入出力ポート１１は入力状態になる。この結
果、周辺デバイス（第６図の５５）から送られる
信号がデータバス５４を通してレジスタ４４にセ
ツトされる。 以上のように、モードレジスタ１８，１９を２
個用意することにより４種類のインターフエース
モードを設定することができる。これを第１表に
示す。
装置（例えばマイクロコンピユータ）の入出力信
号転送部に適した送受信回路に関するものであ
る。 従来、マイクロコンピユータの様に制御能力を
持つた制御装置と、この制御装置によつて動作が
制御される被制御装置（例えば、表示装置や印字
装置等の周辺装置、あるいはメモリ等）とでは、
備えつけられる信号送受信回路（以下、入出力回
路という）の種類が異なつていた。制御装置側に
付加される入出力回路は第１図に示すように、信
号を一時的に保持するレジスタを含む入出力ポー
ト１及び５、そのレジスタに信号を書き込むか、
レジスタから信号を読み出すかを制御する書き込
み制御信号及び読み出し制御信号を自身
で発生するコントロール回路２、信号転送路とし
て用いられる内部データバス３及び外部データバ
ス４，４′から構成されている。この場合コント
ロール回路は及び信号を出力する機能だ
けを有している。一方、被制御装置側に付加され
る入出力回路は、第２図に示すように、信号を一
時保持するレジスタを含む入出力ポート７及び
９、制御装置側から出力される及び信号
を受信して、それに応じてレジスタに信号を書き
込むかあるいはレジスタから信号を読み出すかを
制御するコントロール回路６、及び内部データバ
ス１０と外部データバス８，８′とから構成され
る。 ここで入出力ポート１，５，７，９は夫々外部
及び内部バスに接続される信号転送用の端子を持
つており、各端子は入出力兼用端子として使用さ
れるものとする。又、各ポートは少なくとも１個
以上の信号を入出力する機能（端子）を有してい
る。尚、入出力ポートを２個づつ備えている理由
は、例えばセグメントデータとデイジツトデータ
の組、もしくはキースキヤンデータとキーデータ
の組等種類の異なるデータ群を高速で転送する時
に有利となるからである。従つて、このポートは
１個以上であれば何個あつてもよい。 しかしながら、上述した従来の入出力回路は制
御装置と被制御装置とでは夫々コントロール回路
部が異なつていることに起因する欠点が明らかに
されてきた。即ち、制御装置側の入出力回路は被
制御装置側の入出力回路をコントロールすること
はできても、他から制御されることはできないも
のである。従つて、高速処理、多量化処理として
利益の大きいマルチプロセツサシステムにおいて
は、あるマイクロプロセツサに対する信号の入出
力制御を他のマイクロプロセツサで簡敏に行なう
ことができないという欠点がある。更に、被制御
装置側から制御装置側へ直接信号を転送する制御
ができないため、複雑な手順を踏まえなければな
らないという時間的な労費も大きな問題であつ
た。加えて、コントロール回路から信号や
信号を入出力するための端子が別に必要であ
ること、特に被制御装置が複数個ある場合にはど
の被制御装置と通信するかを指示するための選択
信号を供給する端子も必要である。従つて、
端子数の制限が厳しい集積回路装置にあつては、
使用端子数を冗らに増加させることになり価格高
とともに装置の大型化という大きな欠点を伴うも
のであつた。 本発明の目的は少ない端子数でしかも制御及び
被制御の両機能をもつた信号送受信回路を提供す
ることである。 本発明は内部バス上の信号を第１の外部端子に
出力したり、第１の外部端子から入力される信号
を内部バスに転送する第１の信号送受信部と、前
記内部バス上の信号を第２の外部端子に出力した
り、第２の外部端子から入力される信号を前記内
部バスに転送する第２の信号送受信部とを有する
信号送受信回路において、前記第１の外部端子お
よび前記第２の外部端子を信号送受信用として使
用する制御モード、および前記第１の外部端子か
ら入力される信号に応答して前記第２の外部端子
の送受信状態を設定する非制御モードの切換えを
行なう制御回路を有することを特徴とする。 本発明によれば、制御モードにおいては第１お
よび第２の外部端子は内部で決定される送受信状
態で制御されるが、非制御モードでは第１の外部
端子から入力される制御信号に基いた送受信状態
で第２の外部端子が制御される。従つて、制御
（マスター）および非制御（スレーブ）の両機能
をもつ送受信回路を、少ない端子数で実現するこ
とができる。 以下、本発明の一実施例を図面を参照して詳細
に説明する。 第３図はその実施例のブロツク図で、外部バス
１６に接続される第１の入出力ポート１１、外部
バス１７に接続される第２の入出力ポート１２、
モードレジスタ１４及びポート制御回路１３を含
んでいる。入出力ポート１１と１２とは内部バス
１５に接続されており、内部バス１５の一部を介
してモードレジスタ１４に情報が供給される。更
に、入出力ポート制御回路１３は、モードレジス
タ１４からの信号と外部バス１７の一部から与え
られる信号とに応答して第１の入出力ポートへ制
御信号を送る。 かかる入出力回路の基本的な動作は、まずモー
ドレジスタ１４にセツトされた情報に応じて第２
の入出力ポート１２を入力状態にするか出力状態
にするかを決める。次に、第２の入出力ポート１
２が出力状態にセツトされると、そのポートを介
して他の装置（独立した制御装置でも被制御装置
でもよい）に対して書き込み制御信号及び読
み出し制御信号を出力することができる。即
ち、制御系として動作する。一方、第２の入出力
ポート１２が入力状態にセツトされると、このポ
ート１２に接続される外部バス１７を介して転送
される信号及び信号を入出力ポート制御
回路１３に入力し、その信号に応じて第１の入出
力ポート１１を入力状態にしたり、出力状態にし
たりする。即ち、被制御系として動作する。尚、
第２の入出力ポートはモードレジスタ１４が所定
の状態の時には、単にデータの入出力ポートとし
ても動作できる。ここで、第１及び第２の入出力
ポート１１，１２は夫々少なくとも１個の一時記
憶用レジスタ（最低１ビツト＝１信号）と転送方
向を制御する入力用及び出力用バツフアとを含む
ものとする。 この実施例によれば、モードレジスタの内容に
応じて制御系として動作しや信号を出力
することもできれば、被制御系として動作して外
部からや信号を入力することもできる。
更に、その入出力に対応して転送信号の入出力を
制御できるため、マルチプロセツサシステムにあ
つても有効にかつ確実に信号の送受信ができる。
しかも、及び信号は第２の入出力ポート
の端子を介して送受信できるので、専用の端子を
別に設ける必要はない。従つて、装置の小型化及
び価格低減化に対して大きな効果がある。 以下に、第３図に示したブロツク図の一部の回
路構成の一具体例を第４図に図示して詳述する。
第４図は第１の入出力ポートの一部と、第２の入
出力ポートの一部と、入出力ポート制御回路１３
及びモードレジスタ１４の各回路構成とそれらの
相互接続関係を示す図である。ここで、第１の入
出力ポート１１は１ビツトの信号を一時的に記憶
できるレジスタを１ブロツク内に各１個づつ有し
ており、このブロツクを外部バス１６の信号線の
数と等しく有している。更に、第２の入出力ポー
ト１２に関してもほぼ同様のブロツクを外部バス
１７の信号線の数に等しく有している。尚第１及
び第２の入出力ポートとも内部バス１５の各信号
線のうち対応するものに対して共通に結線されて
いる。今、外部バス１６に接続される第１の入出
力ポート１１の端子番号をPA0〜PAoとし、外部
バス１７に接続される第２の入出力ポート１２の
端子番号をPB0〜PBnとすると、第４図では第１
の入出力ポート１１の中で端子PA0を有する１ブ
ロツクと、第２の入出力ポート１２の中で端子
PB0〜PB3を有する４ブロツクとを抽出してその
詳細を示した。尚、上記ｎとｍとは任意の整数で
あり、両者は同じ値であつても、又異なつた値で
あつてもよい。 前述したように、第４図において、DB0，
DB1，DB2，DB3は内部データバス１５の一部で
あり、PA0，PA1は第１の入出力ポート１１の端
子群の一部であり、PB0（ALE），PB1（），
PB2（），PB3（）は第２の入出力ポート１
２の端子群の一部である。又、１８と１９はイン
ターフエースモード切替用のモードレジスタで、
第３図の１４に相当する。これらは命令によつて
発生されたクロツクφMODEが“０”から“１”に
変化する時に、データを読み出す。一方、２０，
２１，２２，２３は夫々第２の入出力ポート１２
の一部を構成するブロツク内の遅延型フリツプフ
ロツプ（DFF）であり、命令によつて発生され
たクロツクφPBが“０”から“１”に変化する時
に、それぞれバスDB0，DB1，DB2，DB3から入力
したデータを出力する。このデータはスリーステ
ートバツフア２４〜２７を介して対応する端子
PB0〜PB3から外部バス１７へ読み出される。
尚、これらのバツフア２４〜２７はモードレジス
タ１９の内容によつて制御され、１９の出力が
“０”の時は全てフローテイング状態となり出力
を禁止する。従つてこの時は端子PB0〜PB3は入
力端子として使用できる。 一方、モードレジスタ１９の内容が“１”の時
は、フリツプ・フロツプ２０〜２３にセツトされ
ているデータが、各々端子PB0（ALE），PB1
（），PB2（），PB3（）から出力され
る。即ち、各端子は出力端子として使用される。
ここで、端子PB0〜PB3が入力端子として使用さ
れる時は、入力段のバツフア３５〜３８が命令
（PB→DB）によつて駆動された時のみ、内部バ
スDB0〜DB3へデータが転送される。 一方、第１の入出力ポートに関してはブロツク
４７にその１ビツト分の詳細が示されているよう
に、１ビツト分の信号を一時記憶保持できるレジ
スタ（遅延型フリツプ・フロツプ）４４と、端子
PA0にレジスタ４４の内容を出力するバツフア４
５及び内部バスDB0にレジスタ４４の内容を出力
するバツフア４６とを有する。バツフア４５の駆
動状態はORゲート４１の出力によつて制御さ
れ、バツフア４６の駆動状態は命令（PA→DB）
によつて制御される。尚、同様の回路要素を有す
るブロツク４８が端子PA1と内部バスDB1との間
にも設けられていると想定することができる。 次に、入出力ポート制御回路１３の詳細につい
て説明する。インバータ２８はモードレジスタ１
９の内容に応じて、エンハンスメント型の絶縁ゲ
ート型電界効果トランジスタ（以下、IGFETと
いう）Q1のゲート電極及び同じくエンハンスメ
ント形IGFETQ3のゲート電極とに共通に信号を
供給する。更に、エンハンスメント形IGFETQ2
及びQ4の各ゲート電極にはモードレジスタ１９
の出力信号が直接印加される。これら４つの
IGFETは転送ゲートとして使用されるものでQ1
のソース電極は端子PB2（）と接続され、Q1
のソース電極は端子PB1（）と接続され、Q1
及びQ2のドレイン電極は共通にNORゲート３０
の入力端に接続される。一方、Q3のソース電極
は端子PB1（）に接続され、Q4のソース電極
は端子PB2（）に接続され、Q3及びQ4の各ド
レイン電極は共通にNORゲート４０の入力端に
接続される。従つて、モードレジスタ１９の内容
が“０”であれば、Q2，Q4はオフし、Q1，Q3は
オンする。従つて、NORゲート３０からは端子
PB2（）から入力された情報が出力され、
NORゲート４０からは端子PB1（）から入力
された情報が出力される。これとは逆にモードレ
ジスタ１９の内容が“１”であれば、Q2，Q4は
オンし、Q1，Q3はオフする。従つて、NORゲー
ト３０からは端子PB1（）から入力された情
報が出力され、NORゲート４０からは端子PB2
（）から入力された情報が出力される。更
に、モードレジスタ１８（遅延型フリツプフロツ
プ）からの出力信号はインバータ２９とANDゲ
ート３９とに入力され、インバーター２９の出力
信号はNORゲート３０、NORゲート４０及びOR
ゲート４１に夫々共通に供給される。ANDゲー
ト３９とNORゲート４０の各出力端はORゲート
４１の入力端に接続され、ORゲート４１の出力
信号は第１の入出力ポート１１の出力段バツフア
４５の制御端子に印加される。尚、この信号は第
１の入出力ポート１１に含まれる全ての出力段バ
ツフアに共通に印加される。 一方、NORゲート３０の出力信号はORゲート
３１と遅延用のインバータ３２に供給される。イ
ンバータ３２には同じく遅延用のインバータ３３
及び３４が接続される。インバータ３３の出力信
号はエンハンスメント型のIGFETQ5のゲート電
極に供給され、インバータ３４の出力信号はエン
ハンスメント型のIGFETQ6のゲート電極に供給
される。ここで、Q5のソース電極は端子PA0に接
続され、Q6のソース電極は内部データバスDB0に
接続される。又、Q5及びQ6の各ドレイン電極は
第１の入出力ポートのレジスタ（ラツチ回路）４
４のＤ入力端に接続される。レジスタ４４におい
ては、命令（DB→PA）によつてORゲート３１
から出力される制御信号によつてその入力状態が
決定される。レジスタ４４のＱ出力信号はスリー
ステートバツフア４５及び４６に入力される。 ここで、第４図中のPA→DB、DB→PA、PB→
DBは、夫々命令（例えばROMから読み出された
マイクロ命令等）を解読することによつて発生さ
れるタイミング制御信号で、PA→DBはレジスタ
４４の出力信号を内部バスDBに転送する命令を
実行する時に発生される。DB→PAは内部バス
DB上の信号をレジスタ４４に転送する命令を実
行する時に発生される。PB−DBは端子PBから入
力される信号を内部バスDBに転送する命令を実
行する時に発生される。これら各命令は決められ
たマシンサイクル内で実行される。又、端子PB0
〜PB3は内部バスDB0〜DB3上の信号を外部に出
力したり、あるいは外部からの信号を内部バスに
転送するために入力したりする役目を有する他、
夫々ALE（アドレスラツチイネーブル）信号、
（読み出し制御）信号、（書き込み制
御）信号及び（選択）信号を入出力する端子
としても使用される。 今、モードレジスタ１９の内容が“０”であれ
ばスリーステートバツフア２４，２５，２６，２
７は出力禁止状態（フローテイング）になり、端
子PB0，PB1，PB2，PB3は全て入力端子として動
作する。更に、モードレジスタ１８の内容が
“０”であればインバータ２９を介して反転され
た信号“１”がORゲート４１に入力され、その
出力は“１”となる。従つて、スリーステートバ
ツフア４５はアクテイブとなり端子PA0（及びこ
れと同系統のPA端子群）は出力状態となる。つ
まり第３図において第１の入出力ポート１１は出
力状態となり、第２の入出力ポート１２は入力状
態に設定される。例えば、この状態（すなわちモ
ードレジスタ１８，１９がともに“０”）でDB→
PA命令が実行されれば、ORゲート３１からは
“１”がレジスタ４４に印加され、一方NORゲー
ト３０はインバータ２９の出力“１”をうけてい
るため出力は“０”となりこれがインバータ３
２，３３，３４を介して“１”信号としてスイツ
チングトランジスタQ6に与えられ、Q6をオンに
する。この結果、データバスDB0上の信号がレジ
スタ４４に一旦書き込まれ、次いでＱ出力端から
読み出されて、バツフア４５を通して端子PA0に
出力される。更に、端子PB0，PB1，PB2，PB3は
入力端子として準備されているので、PB→DB命
令によつて入力段バツフア３５，３６，３７，３
８が駆動され、内部バスDBに信号が転送され
る。しかしながら、モードレジスタ１８の内容が
“１”であればインバータ２９の出力は“０”に
なる。更にインバータ２８の出力が“１”である
から、Q1とQ3はオンされる。この状態（モード
レジスタ１８，１９が夫々“１”“０”）の時に端
子PB1及びPB3から及び信号（，はロ
ーアクテイブの信号を示す）が夫々“０”信号と
して入力されると、NORゲート４０の入力端は
いずれも“０”となるので、その出力は“１”と
なり、これをうける出力段バツフア４５はアクテ
イブ、すなわち出力モードとなる。従つて、レジ
スタ４４に以前に格納されていた信号が端子PA0
を介して外部に出力される。読み出された信号
は、RD信号を送信したプロセツサがアドレス指
定した装置に転送される。一方、端子PB2とPB3
から“０”が入力されるとNORゲート３０から
は“１”が出力され、IGFETQ5がオンするとと
もに、レジスタ４４は書き込み状態にセツトされ
る。この結果、端子PA0から入力される信号がレ
ジスタ４４に書き込まれる。書き込まれた信号は
PA→DB命令を実行することにより入力段バツフ
ア４６を介して内部バスDB0に転送される。以上
の様に、モードレジスタ１８，１９の内容が夫々
“１”、“０”であれば、第２の入出力ポート（第
３図の１２）は入力状態となり、その端子から入
力される制御信号によつて第１の入出力ポート
（第３図の１１）の入出力状態が制御される。こ
の動作は、第４図の入出力回路を具備するマイク
ロプロセツサが外部のプロセツサ等から制御され
る動作である。この様子は第５図に示すシステム
図と等しい。即ち、第４図の入出力回路を有する
プロセツサ５２が他のプロセツサ４９から制御さ
れる被制御系として動作する。尚、第５図におい
て、５１はプロセツサ４９と５２とを相互に接続
する外部バスである。又、信号はメモリシス
テムにおけるチツプセレクト信号と同様の働きを
するコントロール信号であり、当該プロセツサ５
２を選択するためのデータがデコーダ５０で解読
されることによつて発生される。従つて、第４図
の端子PB3から“１”が入力されるとNORゲート
３０と４０とは夫々“０”を出力することにな
り、端子PB1，PB3から，（“０”）信号が
入力されても第１の入出力ポート（ブロツク４
７，４８，………）はそれによつて何等制御を受
けない。 次に、モードレジスタ１８の内容が“０”でか
つモードレジスタ１９の内容が“１”の場合に
は、インバータ２９の出力及びORゲート４１の
出力が共に“１”になりバツフア４５は駆動状態
になる。従つて、レジスタ４４にセツトされてい
る信号がバツフア４５を通して端子PA0から出力
される。これは第３図で示す入出力ポート１１が
出力状態であることを示す。一方、NORゲート
３０からは“０”が出力されるので、Q6はオン
して内部バスDB0上の信号がQ6を通してレジスタ
４４にセツトされる。この時はDB→PA命令が実
行され、レジスタ４４はラツチ動作を実行する。 尚、レジスタ１９の内容は“１”にセツトされ
ているので出力段バツフア２４，２５，２６，２
７は駆動状態となり、フリツプ・フロツプ２０，
２１，２２，２３からＱ出力が端子PB0〜PB3に
転送される。即ち、第３図で示す入出力ポート１
２も出力状態となる。 次に、モードレジスタ１８及び１９の内容がい
づれも“１”である場合には、出力段バツフア２
４，２５，２６，２７は駆動され、端子PB0〜
PB3は出力端子として使用される。この時エンハ
ンスメント形IGFETQ2とQ4は共にオンし、バツ
フア２６からの出力はQ4を通してNORゲート４
０に入力される。フリツプフロツプ２０，２１，
２２，２３はマイクロ命令によりクロツク信号φ
PBが“０”から“１”になる時にそれぞれ内部バ
スDB0〜DB3上の信号をラツチして出力する。こ
の時、端子PB0に“１”を出力する事により、
ANDゲート３９の出力は“１”になり、これに
よつてレジスタ４４にセツトされていた信号が端
子PA0から出力される。つまりPB0（ALE）に
“１”を出力する事により、第３図で示した入出
力ポート１１は出力状態になる。この状態は第６
図に示すように第４図の入出力回路を有するプロ
セツサ５３を制御系として用いて周辺デバイス５
５（含、プロセツサ、メモリ等）を被制御系とし
て使用するシステムを意味する。詳しくはプロセ
ツサ５３が端子PB0から“１”を出力することに
よつて端子PAをアドレス出力用の端子として用
いて、外部バス５４にアドレスデータを転送す
る。周辺デバイス５５は該アドレスを受信し、端
子PB0（ALE）が“０”になつたと同時にその受
信を終了する。この場合プロセツサ５３において
は第４図のORゲート４１の出力が“０”になる
ため端子PAは入力状態になる。一方、第４図の
PB1（）が“１”で、PB2（）とPB3
（）とから“０”を出力することにより出力段
バツフア４５はアクテイブになり、マイクロ命令
DB→PAによつてラツチされた信号が端子PAか
ら転送される。これは第６図の外部バス５４に出
力され周辺デバイス５５の端子DBに送られる。
ここで第４図で示す端子PB2（）からの出力
が“１”になると周辺デバイス５５に対する書き
込み制御は終了する。そして端子PAは再び入力
状態になる。また端子PB2から“１”を、端子
PB1，PB0，PB3から“０”を出力するとNORゲ
ート４０は“０”になり出力段バツフア４５はフ
ローテイング状態になる。つまり第３図に示す第
１の入出力ポート１１は入力状態になる。この結
果、周辺デバイス（第６図の５５）から送られる
信号がデータバス５４を通してレジスタ４４にセ
ツトされる。 以上のように、モードレジスタ１８，１９を２
個用意することにより４種類のインターフエース
モードを設定することができる。これを第１表に
示す。
【表】
以上のように本発明によれば制御系としても又
被制御系としても自由に切り替えて駆動させるこ
とができるので、マルチプロセツサシステムにお
いては特に有効である。しかも，信号の
入出力端子を他の信号の入出力端子と共用するこ
とができるので、端子数節約や装置の小型化に大
きく寄与できる。 尚、第４図の端子PBにフルアツプ抵抗を追加
しても前述した動作は可能であり同様の効果を得
ることができる。更に、本発明の入出力回路はマ
イクロプロセツサチツプやメモリチップと同一チ
ツプ内に形成してもよいし、独立のチツプで形成
してもよい。これはデータ転送用の制御機器とし
てあらゆるシステムに適用することができる。 又、通常データの入出力用として用いられる端
子を制御信号（RD，WR等）の入出力用として
も用いることにより使用端子数の減少を計る本発
明の思想に基づけば、制御信号を入出力する第２
の入出力ポートの入出力状態を指定するモードレ
ジスタを省略し、制御信号と通常のデータとを区
別する（例えば、双方の論理振巾を変えたり、信
号とデータとを区別するコードを付加したりす
る）ことにより第１の入出力ポートの入出力状態
を制御することも可能である。更に、モードレジ
スタの内容に応じて第２の入出力ポートを入力状
態にし、その時入力される制御信号のみで第１の
入出力ポートの入出力状態を制御したり、あるい
は上記制御信号とモードレジスタの内容との協動
により第１の入出力ポートの入出力状態を制御し
たりしてもよい。
被制御系としても自由に切り替えて駆動させるこ
とができるので、マルチプロセツサシステムにお
いては特に有効である。しかも，信号の
入出力端子を他の信号の入出力端子と共用するこ
とができるので、端子数節約や装置の小型化に大
きく寄与できる。 尚、第４図の端子PBにフルアツプ抵抗を追加
しても前述した動作は可能であり同様の効果を得
ることができる。更に、本発明の入出力回路はマ
イクロプロセツサチツプやメモリチップと同一チ
ツプ内に形成してもよいし、独立のチツプで形成
してもよい。これはデータ転送用の制御機器とし
てあらゆるシステムに適用することができる。 又、通常データの入出力用として用いられる端
子を制御信号（RD，WR等）の入出力用として
も用いることにより使用端子数の減少を計る本発
明の思想に基づけば、制御信号を入出力する第２
の入出力ポートの入出力状態を指定するモードレ
ジスタを省略し、制御信号と通常のデータとを区
別する（例えば、双方の論理振巾を変えたり、信
号とデータとを区別するコードを付加したりす
る）ことにより第１の入出力ポートの入出力状態
を制御することも可能である。更に、モードレジ
スタの内容に応じて第２の入出力ポートを入力状
態にし、その時入力される制御信号のみで第１の
入出力ポートの入出力状態を制御したり、あるい
は上記制御信号とモードレジスタの内容との協動
により第１の入出力ポートの入出力状態を制御し
たりしてもよい。
第１図及び第２図は夫々従来の入出力回路を用
いたシステムの構成図、第３図は本発明の一実施
例による入出力回路ブロツク図、第４図は本発明
の一実施例を示す入出力回路の要部回路図、第５
図及び第６図は夫々本発明を適用したシステム構
成図である。 １，７，１１……第１の入出力ポート、５，
９，１２……第２の入出力ポート、３，１０，１
５……内部データバス、２，６……リードライト
コントロール回路、４，４′，８，８′，１６，５
１，５４……外部データバス、１４，１８，１９
……インターフエースモード切替えフリツプフロ
ツプ、１３……リード・ライトコントロール回
路、１７……入出力ポート線、２０，２１，２
２，２３……入出力ポートのフリツプフロツプ、
２４，２５，２６，２７，４５，４６，３５，３
６，３７，３８……スリーステートバツフア、２
８，２９，３２，３３，３４……インバータ、３
０，４０……ノアゲート、３９……アンドゲー
ト、３１，４１……オアゲート、４４……ラツ
チ、４７，４８……入出力ポートの一部、Q1，
Q2，Q3，Q4，Q5，Q6……エンハンスメント形
IGFET、PA0，PA1……入出力ポート端子、PB0
（ALE），PB1（），PB2（），PB3（）…
…入出力ポート端子、DB→PA，PB→DB，PA→
DB……マイクロ命令信号、DB1，DB2，DB0，
DB3……内部データバスの一部、５２，５３……
本発明の入出力回路を含むマイクロコンピユー
タ、４９……他のマイクロコンピユータ、５５…
…周辺デバイス。
いたシステムの構成図、第３図は本発明の一実施
例による入出力回路ブロツク図、第４図は本発明
の一実施例を示す入出力回路の要部回路図、第５
図及び第６図は夫々本発明を適用したシステム構
成図である。 １，７，１１……第１の入出力ポート、５，
９，１２……第２の入出力ポート、３，１０，１
５……内部データバス、２，６……リードライト
コントロール回路、４，４′，８，８′，１６，５
１，５４……外部データバス、１４，１８，１９
……インターフエースモード切替えフリツプフロ
ツプ、１３……リード・ライトコントロール回
路、１７……入出力ポート線、２０，２１，２
２，２３……入出力ポートのフリツプフロツプ、
２４，２５，２６，２７，４５，４６，３５，３
６，３７，３８……スリーステートバツフア、２
８，２９，３２，３３，３４……インバータ、３
０，４０……ノアゲート、３９……アンドゲー
ト、３１，４１……オアゲート、４４……ラツ
チ、４７，４８……入出力ポートの一部、Q1，
Q2，Q3，Q4，Q5，Q6……エンハンスメント形
IGFET、PA0，PA1……入出力ポート端子、PB0
（ALE），PB1（），PB2（），PB3（）…
…入出力ポート端子、DB→PA，PB→DB，PA→
DB……マイクロ命令信号、DB1，DB2，DB0，
DB3……内部データバスの一部、５２，５３……
本発明の入出力回路を含むマイクロコンピユー
タ、４９……他のマイクロコンピユータ、５５…
…周辺デバイス。
Claims (1)
- １ 内部バスと第１の外部端子との間で信号の送
受信を制御する第１の信号送受信部と、前記内部
バスと第２の外部端子との間で信号の送受信を制
御する第２の信号送受信部とを有する信号送受信
回路において、前記第１および第２の外部端子の
送受信状態を内部にて決定する制御モードと、前
記第１の外部端子から入力される制御信号に応答
して前記第２の外部端子の送受信状態が決定され
る被制御モードとの切り替えを制御する制御回路
を有す。ことを特徴とする信号送受信回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56003382A JPS57117027A (en) | 1981-01-13 | 1981-01-13 | Signal sending and receiving circuit |
| DE8282300157T DE3265920D1 (en) | 1981-01-13 | 1982-01-12 | Information processing unit |
| EP82300157A EP0057511B1 (en) | 1981-01-13 | 1982-01-12 | Information processing unit |
| US06/339,223 US4470113A (en) | 1981-01-13 | 1982-01-13 | Information processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56003382A JPS57117027A (en) | 1981-01-13 | 1981-01-13 | Signal sending and receiving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57117027A JPS57117027A (en) | 1982-07-21 |
| JPS6116088B2 true JPS6116088B2 (ja) | 1986-04-28 |
Family
ID=11555798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56003382A Granted JPS57117027A (en) | 1981-01-13 | 1981-01-13 | Signal sending and receiving circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4470113A (ja) |
| EP (1) | EP0057511B1 (ja) |
| JP (1) | JPS57117027A (ja) |
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-
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-
1982
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- 1982-01-13 US US06/339,223 patent/US4470113A/en not_active Expired - Lifetime
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