JP2712125B2 - 半導体記憶装置 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関するもので、例え
ば、コンピュータ等の一時記憶装置として用いられる多
ポートメモリ等に利用して有効な技術に関するものであ
る。 〔従来の技術〕 複数の入出力ポートを有する多ポートメモリがある。
また、これらの多ポートメモリを、例えばレジスタファ
イルのような一時記憶装置として用いるコンピュータ等
のディジタル処理装置がある。このようなディジタル処
理装置において、例えば演算に必要な複数のデータは、
上記多ポートメモリから同時に読み出され、論理演算ユ
ニットに供給される。これにより、ディジタル処理装置
の演算速度が高速化され、その処理能力の向上が図られ
る。 多ポートメモリについては、例えば、『アイ・イー・
イー・イー（IEEE）1987、シー・アイ・シー・シー（CI
CC;Custom Integrated Circuits Conference）資料』第
195頁〜第198頁に記載されている。 〔発明が解決しようとする問題点〕 上記に記載されるような多ポートメモリは、例えばス
タティック型メモリセルが格子状に配置されてなるメモ
リアレイを基本構成とする。メモリアレイには、さらに
各入出力ポートに対応して、複数組のワード線及びデー
タ線が設けられる。各メモリセルの入出力ノードは、対
応する伝送ゲートMOSFETを介して、各ポートのワード線
及びデータ線にそれぞれ結合される。 このため、上記のような多ポートメモリでは、単一ポ
ートのメモリに比較して、メモリセル自体のMOSFET数は
ポートごとに設けられる伝送ゲートMOSFETの増加分多く
なるだけで済むが、ワード線及びデータ線がポートごと
に設けられることでメモリアレイのレイアウト所要面積
が約２倍程度に増大する。このことは、多ポートメモリ
のコスト上昇を招くとともに、多ポートメモリを含むデ
ィジタル処理装置の低コスト化を妨げる。言い換える
と、低コストのディジタル処理装置では、多ポートメモ
リの効果が予測できたとしてても、コストの面で採用し
にくくなり、多ポートメモリの普及が制限される。 この発明の目的は、低コスト化を図った多ポートメモ
リを提供することにある。この発明の他の目的は、低コ
ストシステムに対する多ポートメモリの普及を促進し、
その処理能力の向上を図ることにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
多ポートメモリのメモリアレイを単一ポートメモリ用の
メモリアレイで構成し、複数の入出力ポートに対応して
アドレスデコーダと入出力データを保持するためのデー
タラッチとを設け、また上記複数のアドレスデコーダの
出力信号を上記メモリアレイに選択的に伝達する選択信
号切り換え回路を設けるものである。 〔作用〕 上記した手段によれば、単一ポートメモリ用のメモリ
アレイを複数のポートによって時系列的にアクセスする
ことができ、等価的に多ポートメモリを実現できる。こ
れにより、低コスト化を図った多ポートメモリを提供で
き、多ポートメモリを含むディジタル処理装置等の低コ
スト化を図ることができる。言い換えると、低コストシ
ステムに対する多ポートメモリの普及を図り、その処理
能力を高めることができる。 〔実施例〕 第３図には、この発明が適用された多ポートメモリの
一実施例を示すブロック図が示されている。また、第１
図及び第２図には、第３図の多ポートメモリのメモリア
レイとライト・リードアンプ及びデータラッチならびに
アドレスデコーダの一実施例の回路図が示されている。
この実施例の多ポートメモリは、特に制限されないが、
１チップ型のマイクロコンピュータに内蔵され、演算デ
ータ等を一時的に格納するためのレジスタファイルとし
て用いられる。なお、第１図ないし第３図の各ブロック
を構成する回路素子は、マイクロコンピュータの図示さ
れない他の回路素子とともに、特に制限されないが、単
結晶シリコンのような１個の半導体基板上に形成され
る。 この実施例の多ポートメモリは、アドレスバスAA0〜A
AiとデータバスDA0〜DAnならびにイネーブル信号線ENA
及びリードライト信号線R/Wを介して、マイクロコンピ
ュータの図示されない第１のメモリ制御回路に結合さ
れ、また、アドレスバスAB0〜ABiとデータバスDB0〜DBn
及びイネーブル信号線ENBを介して、マイクロコンピュ
ータの図示されない第２のメモリ制御回路に結合され
る。これにより、この実施例の多ポートメモリは、上記
第１及び第２のメモリ制御回路を介してそれぞれ独立に
アクセス可能なデュアルポートメモリとして機能する。
このうち、第１のメモリ制御回路に結合されるポートＡ
は、特に制限されないが、書き込み動作及び読み出し動
作が可能な入出力両用ポートとされ、第２のメモリ制御
回路に結合されるポートＢは、読み出し専用ポートとさ
れる。ポートＡの動作モードは、リードライト信号R/W
によって指定される。マイクロコンピュータが所定の演
算モードとされるとき、ポートＡおよびポートＢはとも
に読み出しモードとされ、両ポートの読み出しデータ
は、対応するデータバスを介して、マイクロコンピュー
タの図示されない論理演算ユニットに供給される。これ
により、１回のメモリアクセスで、演算に必要な二つの
データが同時に論理演算ユニットに読み出され、マイク
ロコンピュータの演算速度の高速化が図られる。 さらに、この実施例の多ポートメモリは、後述するよ
うに、単一ポートメモリ用のメモリアレイMARY0及びMAR
Y1を基本構成とする。多ポートメモリには、ポートＡ及
びポートＢに対応して、アドレスバッファABA及びABBが
設けられ、アドレスデコーダADは、各ポートに対応して
設けられる単位デコーダゲートと選択信号切り換え回路
とを含む。多ポートメモリは、特に制限されないが、マ
イクロコンピュータの図示されないクロック発生回路か
ら供給されるクロック信号CP1及びCP2に従って、同期動
作される。アドレスデコーダADは、各クロック周期の前
半においてポートＡにより指定されるアドレスを選択
し、その後半においてポートＢにより指定されるアドレ
スを選択する。メモリアレイMARY0及びMARY1から出力さ
れる読み出しデータは、各ポートに対応して設けられる
データラッチDL0A,DL0B,DL1A及びDL1Bに保持され、対応
するデータ出力バッファDOBA及びDOBBを介してそれぞれ
送出される。これにより、メモリアレイMARY0及びMARY1
は、両ポートによって時系列的にアクセスされ、等価的
に多ポートメモリが実現される。 第３図において、多ポートメモリは、特に制限されな
いが、スタティック型メモリセルが格子状に配置されて
なるメモリアレイMARY0及びMARY1を基本構成とする。 メモリアレイMARY0及びMARY1は、第１図に例示的に示
されるように、水平方向に平行して配置されるワード線
W0〜Wmと、垂直方向に平行して配置される相補データ線
D0・▲▼〜Dn・▲▼及びこれらのワード線と相
補データ線の交点に格子状に配置される（ｍ＋１）×
（ｎ＋１）個のメモリセルMCとをそれぞれ含む。 メモリアレイMARY0及びMARY1の各メモリセルMCは、第
１図に例示的に示されるように、その入力端子及び出力
端子が互いに交差接続される２個のCMOSインバータ回路
N1及びN2をそれぞれ含む。これらのインバータ回路は、
メモリセルMCの記憶素子となるラッチを構成する。各メ
モリアレイの同一の列に配置されるｍ＋１個のメモリセ
ルMCのラッチの入出力ノードは、Ｎチャンネル型の伝送
ゲートMOSFETQ1及びQ2を介して、対応する相補データ線
D0・▲▼〜Dn・▲▼の非反転信号線及び反転信
号線にそれぞれ共通結合される。一方、各メモリアレイ
の同一の行に配置されるｎ＋１個のメモリセルMCの上記
伝送ゲートMOSFETQ1及びQ2のゲートは、対応するワード
線W0〜Wmにそれぞれ共通結合される。 メモリアレイMARY0及びMARY1のワード線W0〜Wmは、ア
ドレスデコーダADに結合され、択一的に選択状態とされ
る。 アドレスデコーダADには、後述するアドレスバッファ
ABA及びABBから、それぞれｉ＋１ビットのアドレス信号
aa0〜aai及びab0〜abiが供給される。また、後述するタ
イミング発生回路TGから、タイミング信号φaa及びφab
が供給される。 アドレスデコーダADは、第２図に示されるように、メ
モリアレイMARY0及びMARY1のワード線W0〜Wmに対応して
設けられｍ＋１個の単位アドレスデコーダUADを含む。
これらの単位アドレスデコーダUADは、特に制限されな
いが、２個のｉ入力のノアゲート回路NOG1及びNOG2をそ
れぞれ含む。このうち、ノアゲート回路NOG1の入力端子
には、アドレスバッファABAから供給されるアドレス信
号aa0〜aai−１の非反転信号又は反転信号が所定の組み
合わせをもってそれぞれ供給される。同様に、ノアゲー
ト回路NOG2の入力端子には、アドレスバッファABBから
供給されるアドレス信号ab0〜abi−１の非反転信号又は
反転信号が所定の組み合わせをもってそれぞれ供給され
る。 各単位アドレスデコーダUADのノアゲート回路NOG1の
出力信号は、対応するクロックドインバータ回路CN1の
入力端子にそれぞれ供給される。同様に、各単位アドレ
スデコーダUADのノアゲート回路NOG2の出力信号は、対
応するクロックドインバータ回路CN2の入力端子にそれ
ぞれ供給される。各単位アドレスデコーダUADのクロッ
クドインバータ回路CN1及びCN2の出力端子は、それぞれ
共通結合され、さらに対応するワード線駆動回路WD1及
びWD2の入力端子に共通結合される。これらのワード線
駆動回路WD1及びWD2の出力端子は、メモリアレイMARY0
及びMARY1の対応するワード線W0〜Wmにそれぞれ結合さ
れる。アドレスデコーダADのすべての単位アドレスデコ
ーダUADのクロックドインバータ回路CN1及びCN2のクロ
ック入力端子はそれぞれ共通結合され、上記タイミング
信号φaa及びφabがそれぞれ供給される。ここで、タイ
ミング信号φaa及びφabは、ポートＡ及びポートＢがと
もに読み出しモードで同時に選択状態とされるとき、後
述するように、クロック周期の前半及び後半においてそ
れぞれ一時的にハイレベルとされる。 これらのことから、アドレスデコーダADの各単位アド
レスデコーダUADのノアゲート回路NOG1の出力信号は、
対応するアドレス信号aa0〜aai−１の非反転信号又は反
転信号がすべてロウレベルとされるとき、選択的にハイ
レベルとされる。これらの出力信号は、タイミング信号
φaaがハイレベルとされることで選択的にクロックドイ
ンバータ回路CN1によって伝達され、メモリアレイMARY0
及びMARY1の対応するワード線W0〜Wmを択一的にハイレ
ベルの選択状態とする。同様に、アドレスデコーダADの
各単位アドレスデコーダUADのノアゲート回路NOG2の出
力信号は、対応するアドレス信号ab0〜abi−１の非反転
信号又は反転信号がすべてロウレベルとされるとき、選
択的にハイレベルとされる。これらの出力信号は、タイ
ミング信号φabがハイレベルとされることで選択的にク
ロックドインバータ回路CN2によって伝達され、メモリ
アレイMARY0及びMARY1の対応するワード線W0〜Wmを択一
的にハイレベルの選択状態とする。つまり、アドレスデ
コーダADにおいて、クロックドインバータ回路CN1及びC
N2は選択信号切り換え回路として機能し、ノアゲート回
路NOG1及びNOG2は、単位デコーダゲート言い換えるとポ
ートＡ及びポートＢに対応して設けられる２個のアドレ
スデコーダとして機能する。したがって、メモリアレイ
MARY0及びMARY1では、クロック周期の前半においてポー
トＡすなわちアドレス信号aa0〜aai−１により指定され
るワード線が選択され、またクロック周期の後半におい
てポートＢすなわちアドレス信号ab0〜abi−１により指
定されるワード線が選択される。 アドレスバッファABAは、マイクロコンピュータの図
示されない第１のメモリ制御回路からアドレスバスAA0
〜AAiを介して供給されるアドレス信号aa0〜aaiを取り
込み、保持する。このうち、最上位ビットを除くアドレ
ス信号aa0〜aai−１は、上記アドレスデコーダADに供給
され、最上位ビットのアドレス信号aaiは、タイミング
発生回路TGに供給される。同様に、アドレスバッファAB
Bは、マイクロコンピュータの図示されない第２のメモ
リ制御回路からアドレスバスAB0〜ABiを介して供給され
るアドレス信号ab0〜abiを取り込み、保持する。このう
ち、最上位ビットを除くアドレス信号ab0〜abi−１は、
上記アドレスデコーダADに供給され、最上位ビットのア
ドレス信号abiは、タイミング発生回路TGに供給され
る。 一方、第３図において、メモリアレイMARY0及びMARY1
の相補データ線D0・▲▼〜Dn・▲▼は、その一
方において、対応するプリチャージ回路PC0及びPC1にそ
れぞれ結合され、またその他方において、対応するライ
ト・リードアンプWA0/RA0及びWA1/RA1の対応する単位回
路にそれぞれ結合される。 プリチャージ回路PC0及びPC1は、特に制限されない
が、メモリアレイMARY0及びMARY1の相補データ線D0・▲
▼〜Dn・▲▼に対応して設けられるｎ＋１対の
スイッチMOSFETを含む。これらのスイッチMOSFET対の他
方は、共通結合され、所定のプリチャージ電圧が供給さ
れる。これらのスイッチMOSFET対のゲートには、タイミ
ング発生回路TGからタイミング信号φpcが共通に供給さ
れる。 プリチャージ回路PC0及びPC1の各スイッチMOSFET対
は、タイミング信号φpcがハイレベルとされることで選
択的にオン状態とされ、メモリアレイMARY0及びMARY1の
対応する相補データ線D0・▲▼〜Dn・▲▼を、
所定のプリチャージ電圧とする。これにより、相補デー
タ線D0・▲▼〜Dn・▲▼の読み出し動作時にお
ける中心レベルが設定される。 ライト・リードアンプWA0/RA0及びWA1/RA1は、第１図
に例示的に示されるように、それぞれｎ＋１個の単位ラ
イトアンプUWA及び単位リードアンプURAを含む。 このうち、各単位ライトアンプUWAの入力端子は、デ
ータ入力バッファDIBAの対応するビットに結合され、対
応する書き込みデータwd0〜wdnがそれぞれ供給される。
また、各単位ライトアンプUWAの出力端子は、メモリア
レイMARY0及びMARY1の対応する相補データ線D0・▲
▼〜Dn・▲▼にそれぞれ結合される。ライト・リー
ドアンプWA0/RA0のｎ＋１個の単位ライトアンプUWAの制
御端子には、タイミング発生回路TGからタイミング信号
φw0が共通に供給される。同様に、ライト・リードアン
プWA1/RA1のｎ＋１個の単位ライトアンプUWAの制御端子
には、タイミング発生回路TGからタイミング信号φw1が
共通に供給される。ここで、タイミング信号φw0及びφ
w1は、最上位ビットのアドレス信号aaiに従って、選択
的に形成される。 これらのことから、ライト・リードアンプWA0/RA0の
単位ライトアンプUWAは、上記タイミング信号φw0がハ
イレベルとされることで、一斉に動作状態とされる。こ
の動作状態において、ライト・リードアンプWA0/RA0の
各単位ライトアンプUWAは、データ入力バッファDIBAか
ら供給される書き込みデータwd0〜wdnに従った相補書き
込み信号を形成し、メモリアレイMARY0に対応する相補
データ線D0・▲▼〜Dn・▲▼にそれぞれ供給す
る。同様に、ライト・リードアンプWA1/RA1の単位ライ
トアンプUWAは、上記タイミング信号φw1がハイレベル
とされることで一斉に動作状態とされ、データ入力バッ
ファDIBAから供給される書き込みデータwd0〜wdnに従っ
た相補書き込み信号を形成して、メモリアレイMARY1の
対応する相補データ線D0・▲▼〜Dn・▲▼にそ
れぞれ供給する。つまり、多ポートメモリの書き込みモ
ードにおいて、データ入力バッファDIBAを介して供給さ
れる書き込みデータwd0〜wdnは、最上位ビットのアドレ
ス信号aaiにより選択的に形成されるタイミング信号φw
0及びφw1に従って、選択的にメモリアレイMARY0又はMA
RY1の選択されたメモリセルMCに伝達されるものとな
る。 データ入力バッファDIBAは、ｎ＋１個の単位回路を含
む。これらの単位回路は、データバスDA0〜DAnを介して
供給されるｎ＋１ビットの書き込みデータwd0〜wdnを保
持するとともに、ライト・リードアンプWA0/RA0及びWA1
/RA1の対応する単位ライトアンプUWAにそれぞれ伝達す
る。 一方、ライト・リードアンプWA0/RA0及びWA1/RA1の単
位リードアンプURAの入力端子は、対応するメモリアレ
イMARY0及びMARY1の対応する相補データ線D0・▲▼
〜Dn・▲▼にそれぞれ結合される。また、これらの
単位リードアンプURAの出力端子は、後述するデータラ
ッチDL0A,DL0B又はDL1A,DL1Bの対応する単位回路にそれ
ぞれ結合される。ライト・リードアンプWA0/RA0及びWA1
/RA1の単位リードアンプURAの制御端子はすべて共通結
合され、タイミング発生回路TGからタイミング信号φsa
が供給される。 ライト・リードアンプWA0/RA0及びWA1/RA1の単位リー
ドアンプURAは、上記タイミング信号φsaがハイレベル
とされることで、一斉に動作状態とされる。この動作状
態において、各単位リードアンプURAは、対応するメモ
リアレイMARY0及びMARY1の選択されたメモリセルMCから
対応する相補データ線D0・▲▼〜Dn・▲▼を介
して出力される読み出し信号を増幅する。これらの読み
出し信号は、さらに読みだしデータr00〜r0n又はr10〜r
1nとして、データラッチDL0A,DL0B又はDL1A,DL1Bの対応
する単位回路にそれぞれ共通に供給される。 データラッチDL0A,DL0B及びDL1A,DL1Bは、第１図に例
示的に示されるように、ｎ＋１個の単位データラッチUD
Lをそれぞれ含む。これらの単位データラッチUDLは、特
に制限されないが、その入力端子と出力端子が互いに交
差接続されることによってラッチ形態とされる２個のCM
OSインバータ回路N3及びN4を基本構成とする。各ラッチ
の入力端子は、対応するクロックドインバータ回路CN3
を介して、対応するライト・リードアンプWA0/RA0又はW
A1/RA1の対応する単位リードアンプURAの出力端子にそ
れぞれ結合される。データラッチDL0A及びDL1Aを構成す
るすべてのクロックドインバータ回路CN3のクロック入
力端子には、タイミング発生回路TGからタイミング信号
φdaが共通に供給される。同様に、データラッチDL0B及
びDL1Bを構成するすべてのクロックドインバータ回路CN
3のクロック入力端子には、タイミング発生回路TGから
タイミング信号φdbが共通に供給される。 これらのことから、メモリアレイMARY0及びMARY1の選
択されたメモリセルMCから出力され、ライト・リードア
ンプWA0/RA0及びWA1/RA1の対応する単位リードアンプUR
Aによって増幅されたｎ＋１ビットの読み出しデータr00
〜r0n及びr10〜r1nは、上記タイミング信号φdaがハイ
レベルとされることで、データラッチDL0A及びDL1Aの対
応する単位データラッチUDLに取り込まれ、保持され
る。また、上記タイミング信号φdbがハイレベルとされ
ることで、データラッチDL0B及びDL1Bの対応する単位デ
ータラッチUDLに取り込まれ、保持される。 データラッチDL0A,DL0B及びDL1A,DL1Bの各単位データ
ラッチUDLの出力端子は、データ選択回路DS0A,DS0B及び
DS1A,DS1Bの対応する相補伝送ゲートを介して、データ
出力バッファDOBA又はDOBBの対応する単位回路にそれぞ
れ結合される。 データ選択回路DS0A,DS0B及びDS1A,DS1Bは、第１図に
例示的に示されるように、ＮチャンネルMOSFETQ3及びＰ
チャンネルMOSFETQ11からなるｎ＋１対の相補伝送ゲー
トをそれぞれ含む。このうち、データ選択回路DS1A及び
DS0Bの各相補伝送ゲートを構成するＮチャンネルMOSFET
のゲートには、タイミング発生回路TGからタイミング信
号φr0a又はφr0bがそれぞれ共通に供給される。また、
これらの伝送ゲートを構成するＰチャンネルMOSFETのゲ
ートには、上記タイミング信号φr0のインバータ回路N5
又はN6による反転信号すなわち反転タイミング信号▲
▼又は▲▼がそれぞれ共通に供給され
る。同様に、データ選択回路DS1A及びDS1Bの各相補伝送
ゲートを構成するＮチャンネルMOSFETのゲートには、タ
イミング発生回路TGからタイミング信号φr1a又はφr1b
がそれぞれ共通に供給される。また、これらの伝送ゲー
トを構成するＰチャンネルMOSFETのゲートには、上記タ
イミング信号φr1a又はφr1bの反転信号すなわち反転タ
イミング信号▲▼又は▲▼がそれぞれ
共通に供給される。上記タイミング信号φr1a,φr0b及
びφr1a,φr1bは、特に制限されないが、最上位ビット
のアドレス信号aai又はabiに従って選択的に形成され
る。 これらのことから、上記タイミング信号φr0a又はφr
0bがハイレベルとされるとき、データラッチDL0A又はDL
0Bに保持されるデータが、読み出しデータra0〜ran又は
rb0〜rbnとして、データ出力バッファDOBA又はDOBBの対
応する単位回路に伝達される。同様に、上記タイミング
信号φr1a又はφr1bがハイレベルとされるとき、データ
ラッチDL1A又はDL1Bに保持されるデータが、読み出しデ
ータra0〜ran又はrb0〜rbnとして、データ出力バッファ
DOBA又はDOBBの対応する単位回路に伝達される。つま
り、メモリアレイMARY0及びMARY1から出力された読み出
しデータは、最上位ビットのアドレス信号aai又はabiに
より選択的に形成されるタイミング信号φr0a,φr0b及
びφr1a,φr1bに従って、選択的にデータ出力バッファD
OBA及びDOBBに伝達されるものとなる。 データ出力バッファDOBA及びDOBBは、ｎ＋１個の出力
回路をそれぞれ含む。これらの出力回路は、特に制限さ
れないが、出力データを保持するためのラッチをそれぞ
れ含む。データ出力バッファDOBAの各出力回路には、タ
イミング発生回路TGからタイミング回路φoaが制御信号
として共通に供給される。同様に、データ出力バッファ
DOBBの各出力回路には、タイミング発生回路TGからタイ
ミング信号φobが制御信号として共通に供給される。 データ出力バッファDOBAの各出力回路は、上記タイミ
ング信号φoaがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、データ出力バ
ッファDOBAの各出力回路は、データ選択回路DS0A又はDL
1Aの対応する伝送ゲートを介して伝達される読み出しデ
ータra0〜ranを取り込む。これらの読み出しデータは、
特に制限されないが、クロック信号CP1の１周期間だ
け、対応するデータバスDA0〜DAnに送出される。同様
に、データ出力バッファDOBBの各出力回路は、上記タイ
ミング信号φobがハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、データ出力
バッファDOBBの各出力回路は、データ選択回路DS0B又は
DL1Bの対応する伝送ゲートを介して伝達される読み出し
データrb0〜rbnを取り込む。これらの読み出しデータ
は、特に制限されないが、ポートＢが単独に読み出しモ
ードで選択状態とされるとき、クロック信号CP1の１周
期間だけ、対応するデータバスDB0〜DBnに送出される。
特に制限されないが、ポートＢがポートＡとともに同時
に読み出しモードで選択状態とされるとき、データ出力
バッファDOBBは、上記読み出しデータを、クロック信号
CP2の１周期間だけ、対応するデータバスDB0〜DBnに送
出する。 タイミング発生回路TGには、マイクロコンピュータの
図示されない第１のメモリ制御回路からイネーブル信号
ENA及びリードライト信号R/Wが供給され、同様に図示さ
れない第２のメモリ制御回路からイネーブル信号ENBが
供給される。また、マイクロコンピュータの図示されな
いクロック発生回路から、クロック信号CP1及びCP2が供
給される。タイミング発生回路TGには、さらに上述のア
ドレスバッファABA及びABBから、最上位ビットのアドレ
ス信号aai及びabiが供給される。タイミング発生回路TG
は、これらの制御信号やアドレス信号をもとに、上記各
種のタイミング信号を形成し、多ポートメモリの各回路
に供給する。 第４図には、第３図の多ポートメモリの一実施例のタ
イミング図が示されている。この実施例において、多ポ
ートメモリのポートＡ及びポートＢはともに読み出しモ
ードとされ、マイクロコンピュータの図示されない論理
演算ユニットでは、両ポートから出力される二つの読み
出しデータに対する所定の演算処理が行われる。この実
施例において、ポートＡ及びポートＢを介して供給され
る。最上位ビットのアドレス信号aai及びabiはともに論
理“0"とされ、いずれもメモリアレイMARY0が指定され
る。以下、第４図により、この実施例の多ポートメモリ
の同時読み出し動作の概要を説明する。 第４図において、多ポートメモリのポートＡ及びポー
トＢは、イネーブル信号ENA及びENBがロウレベルとされ
ることで非選択状態とされる。このとき、多ポートメモ
リでは、タイミング信号φpcがハイレベルとされ、メモ
リアレイMARY0及びMARY1の相補データ線D0・▲▼〜
Dn・▲▼のプリチャージ動作が行われる。これによ
り、各相補データ線は、所定のプリチャージ電圧とさ
れ、読み出し動作時における相補データ線の中心レベル
が設定される。 多ポートメモリのポートＡ及びポートＢは、特に制限
されないが、クロック信号CP1の立ち上がりエッジにお
いてイネーブル信号ENA及びENBがハイレベルとされるこ
とで、それぞれ選択状態とされる。ポートＡでは、イネ
ーブル信号ENAがハイレベルに変化されると同時に、リ
ードライト信号R/Wがハイレベルとされ、アドレス信号A
A0〜AAiがアドレス“aa"を指定する組み合わせで供給さ
れる。クロック信号CP1の立ち上がりエッジにおいてリ
ードライト信号R/Wがハイレベルとされることで、ポー
トＡの動作モードは読み出しモードとされる。ポートＢ
では、イネーブル信号ENBがハイレベルとされると同時
に、アドレス信号AB0〜ABiがアドレス“ab"を指定する
組み合わせで供給される。ポートＢの動作モードは、前
述のように、常に読み出しモードとされる。 クロック信号CP1及びCP2は、特に制限されないが、同
時にハイレベルとなることのない２相のクロック信号と
される。 ポートＡ及びポートＢがともに読み出しモードで選択
状態とされることで、多ポートメモリでは、まずアドレ
ス信号aa0〜aai及びab0〜abiがアドレスバッファABA及
びABBに取り込まれる。このうち、最上位ビットのアド
レス信号aai及びabiはタイミング発生回路TGに供給さ
れ、後刻これらのアドレス信号に従ってタイミング信号
φw0,φw1ならびにφr0a,φr0b及びφr1a,φr1bが選択
的に形成される。最上位ビットを除くアドレス信号aa0
〜aai−１及びab0〜abi−１は、アドレスデコーダADに
供給され、デコード処理が開始される。タイミング発生
回路TGでは、まずタイミング信号φpcがロウレベルとさ
れ、続いてタイミング信号φaa及びφsaが少しずつ遅れ
てハイレベルとされる。また、タイミング信号φda及び
φoaが少しずつ遅れて一時的にハイレベルとされる。さ
らに、上記アドレスバッファABAから最上位ビットのア
ドレス信号aaiが伝達された時点で、タイミング信号φr
0a又はφr0bがハイレベルとされる。 多ポートメモリのプリチャージ回路PC0及びPC1では、
上記タイミング信号φpcがロウレベルとされることで、
すべてのスイッチMOSFET対がオフ状態となり、メモリア
レイMARY0及びMARY1の相補データ線D0・▲▼〜Dn・
▲▼のプリチャージ動作が停止される。 アドレスデコーダADでは、タイミング信号φaaがハイ
レベルとされることで、ポートＡにより指定されるアド
レス“aa"が有効とされ、メモリアレイMARY0及びMARY1
の対応するワード線W0〜Wmが択一的にハイレベルの選択
状態とされる。これにより、各メモリアレイの選択され
たワード線に結合されるｎ＋１個のメモリセルMCの記憶
データに従った読み出し信号が、対応する相補データ線
D0・▲▼〜Dn・▲▼を介して、ライト・リード
アンプWA0/RA0及びWA1/RA1の対応する単位リードアンプ
UARに供給される。 ライト・リードアンプWA0/RA0及びWA1/RA1では、タイ
ミング信号φsaがハイレベルとされることで、すべての
単位リードアンプURAが一斉に動作状態とされる。これ
により、各メモリアレイの選択されたメモリセルMCから
相補データ線D0・▲▼〜Dn・▲▼を介して伝達
される微小な読み出し信号が、対応する単位リードアン
プURAによって増幅され、各データラッチに伝達され
る。 タイミング信号φdaが一時的にハイレベルとされる
と、ライト・リードアンプWA0/RA0及びWA1/RA1の各単位
リードアンプURAから出力された読み出しデータr00〜r0
n及びr10〜r1nが、データラッチDL0A及びDL1Aの対応す
る単位データラッチUDLに取り込まれる。前述のよう
に、タイミング信号φr0aがすでにハイレベルとされて
いるため、データラッチDL0Aに保持される読み出しデー
タr00〜r1nは、読み出しデータra0〜ranとして、データ
出力バッファDOBAに伝達される。これらの読み出しデー
タは、タイミング信号φoaが一時的にハイレベルとされ
ることで、データ出力バッファDOBAの対応する単位回路
に取り込まれ、特に制限されないが、クロック信号CP1
の１周期間だけ、対応するデータバスDA0〜DAnに送出さ
れる。 タイミング信号φdaが一時的にハイレベルとされ、デ
ータラッチDL0Aの対応する各単位データラッチUDLに対
する転送動作が終了してから所定の時間が経過すると、
上記タイミング信号φaa及びφsaがロウレベルとされ、
代わってタイミング信号φpcがハイレベルとされる。こ
れにより、プリチャージ回路PC0及びPC1では、再び相補
データ線のプリチャージ動作が開始される。ここで、プ
リチャージ動作の直前に行われた多ポートメモリの動作
は読み出し動作であるため、各メモリアレイの相補デー
タ線のプリチャージ動作は短時間で終了できる。 次にクロック信号CP2の立ち上がりエッジにおいてイ
ネーブル信号ENBがハイレベルであることから、多ポー
トメモリのポートＢによる読み出し動作が開始される。
多ポートメモリのタイミング発生回路TGでは、まずタイ
ミング信号φpcがロウレベルとされ、続いてタイミング
信号φab及びφsaが少しずつ遅れてハイレベルとされ
る。また、タイミング信号φdb及びφobが、少しずつ遅
れて一時的にハイレベルとされる。前述のように、アド
レスバッファABBから供給される最上位ビットのアドレ
ス信号ab0は論理“0"とされるため、タイミング信号φr
0bは引き続きハイレベルとなっている。 多ポートメモリのポートＢでは、以下上記ポートＡと
同様な読み出し動作が行われ、メモリアレイMARY0のア
ドレス“ab"に対応するワード線に結合されるｎ＋１個
のメモリセルMCから出力された読み出し信号が、ライト
・リードアンプWA0/RA0の対応する単位リードアンプURA
によって増幅され、タイミング信号φdbに従ってデータ
ラッチDL0Bの対応する単位データラッチUDLに取り込ま
れる。これらの読み出しデータは、タイミング信号φr0
bがすでにハイレベルであることから、データ出力バッ
ファDOBBの対応する単位回路に伝達され、さらにタイミ
ング信号φobが一時的にハイレベルとされることで、ク
ロック信号CP2の１周期間だけ、データバスDB0〜DBnに
送出される。 タイミング信号φdbが一時的にハイレベルとされデー
タラッチDL0Bの各単位データラッチUDLに対する転送動
作が終了してから所定の時間が経過すると、上記タイミ
ング信号φab及びφsaがロウレベルとされ、代わってタ
イミング信号φpcがハイレベルとされる。これにより、
プリチャージ回路PC0及びPC1による相補データ線のプリ
チャージ動作が再開され、多ポートメモリは次のメモリ
アクセスに備える。 以上のように、この実施例の多ポートメモリは、ワー
ド線及びデータ線がそれぞれ１組ずつしか設けられない
いわゆる単一ポートメモリ用のメモリアレイMARY0及びM
ARY1を基本構成とする。多ポートメモリには、メモリア
レイMARY0及びMARY1の任意のアドレスをそれぞれアクセ
ス可能な二つのポートＡ及びポートＢが設けられ、これ
らのポートに対応してアドレスバッファとデータラッチ
及びデータ出力バッファがそれぞれ設けられる。アドレ
スデコーダADには、各ポートに対応して単位デコーダゲ
ートが設けられ、タイミング信号φaa及びφabに従って
各単位デコーダゲートの出力信号を選択的に伝達する選
択信号切り換え回路が設けられる。ポートＡ及びポート
Ｂが読み出しモードで同時に選択状態とされるとき、メ
モリアレイMARY0及びMARY1は、クロック信号CP1に同期
してポートＡからアクセスされ、またクロック信号CP2
に同期してポートＢからアクセスされる。つまり、この
実施例の多ポートメモリにおいて、各メモリアレイのワ
ード線及びデータ線は両ポートによって共有され、時系
列的にアクセスされることで、等価的に多ポートメモリ
が実現される。ここで、ポートＡ又はポートＢが独立し
てアクセスされる場合、それぞれのサイクルタイムΔta
及びΔtbはほぼ同じである。ところが、上記実施例に示
されるように、ポートＡ及びポートＢの両方が同時にア
クセスされる場合、両ポートによるパイプライン動作が
行われる。このため、総合的なサイクルタイムは、両ポ
ートをそれぞれ単独でアクセスする場合のサイクルタイ
ム（Δta＋Δtb）に比較して、著しく短いものとなる。
さらに、この実施例の多ポートメモリは、メモリアレイ
MARYに設けられるワード線及びデータ線がそれぞれ１組
ずつでよく、また周辺回路としてデータラッチや読み出
しデータの選択回路等を設けるだけでよい。このため、
そのレイアウト所要面積は、単一ポートメモリに比較し
てやや大きい程度で済む。これにより、低コスト化を図
った多ポートメモリを実現できるとともに、多ポートメ
モリを含むマイクロコンピュータ等の低コスト化とその
処理能力の向上を図ることができる。 以上の本実施例に示されるように、この発明をマイク
ロコンピュータに内蔵される多ポートメモリ等の半導体
記憶装置に適用した場合、次のような効果が得られる。
すなわち、 （１）多ポートメモリのメモリアレイを単一ポートメモ
リ用のメモリアレイで構成し、複数の入出力ポートに対
応してアドレスデコーダ及び入出力データを保持するた
めのデータラッチとを設け、また上記複数のアドレスデ
コーダの出力信号を上記メモリアレイに選択的に伝達す
るための選択信号切り換え回路を設けることで、上記単
一ポートメモリ用のメモリアレイを複数のポートによっ
て時系列的にアクセスし、等価的に多ポートメモリを実
現できるという効果が得られる。 （２）上記（１）項により、多ポートメモリのレイアウ
ト所要面積を縮小し、その低コスト化を図ることができ
るという効果が得られる。 （３）上記（１）項及び（２）項により、多ポートメモ
リを含むマイクロコンピュータ等の低コスト化を図るこ
とができる。言い換えるならば、低コストシステムに対
する多ポートメモリの普及を図り、その処理能力を向上
できるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第３図のブ
ロック図において、ポートＡ及びポートＢはともに入出
力両用ポートとしてもよいし、ともに読み出し専用ポー
トとしてもよい。また、多ポートメモリは、３個以上の
ポートを持つものであってもよい。この実施例では、ワ
ード線のみを選択できるようにしているが、カラムアド
レス系選択回路を設けることで、各メモリアレイの相補
データ線を選択できるようにしてもよい。メモリアレイ
MARY0及びMARY1は、複数のメモリマットによって構成さ
れるものであってもよいし、第１図に示されるメモリセ
ルMCの具体的な構成は、この実施例によって制限されな
い。また、この実施例において、データラッチDL0A,DL0
B及びDL1A,DL1Bとして設けられる読み出しデータ保持用
のラッチは、データ出力バッファDOBA及びDOBB内に設け
ることにしてもよい。第２図において、アドレスデコー
ダADは、プリデコーダ方式を採るものであってもよい
し、その選択信号切り換え回路は特にクロックドインバ
ータ回路を用いるものでなくてもよい。さらに、第１図
及び第２図に示されるメモリアレイ及び周辺回路の具体
的な回路構成や、第３図に示される多ポートメモリのブ
ロック構成ならびにアドレス信号及び制御信号等の組み
合わせ等、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロコンピュ
ータに内蔵される多ポートメモリに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、多ポートメモリとして単独で形成されるものや他の
各種のディジタル集積回路に内蔵される同様な多ポート
メモリにも適用できる。本発明は、少なくとも任意に独
立してアクセス可能な複数のポートを持つ半導体記憶装
置又はこのような半導体記憶装置を内蔵するディジタル
装置に広く適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、多ポートメモリのメモリアレイを単一
ポートメモリ用のメモリアレイで構成し、複数の入出力
ポートに対応してアドレスデコーダと入出力データを保
持するためのデータラッチとを設け、またこれらのアド
レスデコーダの出力信号をメモリアレイに選択的に伝達
する選択信号切り換え回路を設けることで、単一ポート
メモリ用のメモリアレイを複数のポートによって時系列
的にアクセスし、等価的に多ポートメモリを実現でき
る。これにより、多ポートメモリのレイアウト所要面積
を縮小し、その低コスト化を図ることができるため、多
ポートメモリを含むマイクロコンピュータ等の低コスト
化と、処理能力の向上を図ることができるものである。
ば、コンピュータ等の一時記憶装置として用いられる多
ポートメモリ等に利用して有効な技術に関するものであ
る。 〔従来の技術〕 複数の入出力ポートを有する多ポートメモリがある。
また、これらの多ポートメモリを、例えばレジスタファ
イルのような一時記憶装置として用いるコンピュータ等
のディジタル処理装置がある。このようなディジタル処
理装置において、例えば演算に必要な複数のデータは、
上記多ポートメモリから同時に読み出され、論理演算ユ
ニットに供給される。これにより、ディジタル処理装置
の演算速度が高速化され、その処理能力の向上が図られ
る。 多ポートメモリについては、例えば、『アイ・イー・
イー・イー（IEEE）1987、シー・アイ・シー・シー（CI
CC;Custom Integrated Circuits Conference）資料』第
195頁〜第198頁に記載されている。 〔発明が解決しようとする問題点〕 上記に記載されるような多ポートメモリは、例えばス
タティック型メモリセルが格子状に配置されてなるメモ
リアレイを基本構成とする。メモリアレイには、さらに
各入出力ポートに対応して、複数組のワード線及びデー
タ線が設けられる。各メモリセルの入出力ノードは、対
応する伝送ゲートMOSFETを介して、各ポートのワード線
及びデータ線にそれぞれ結合される。 このため、上記のような多ポートメモリでは、単一ポ
ートのメモリに比較して、メモリセル自体のMOSFET数は
ポートごとに設けられる伝送ゲートMOSFETの増加分多く
なるだけで済むが、ワード線及びデータ線がポートごと
に設けられることでメモリアレイのレイアウト所要面積
が約２倍程度に増大する。このことは、多ポートメモリ
のコスト上昇を招くとともに、多ポートメモリを含むデ
ィジタル処理装置の低コスト化を妨げる。言い換える
と、低コストのディジタル処理装置では、多ポートメモ
リの効果が予測できたとしてても、コストの面で採用し
にくくなり、多ポートメモリの普及が制限される。 この発明の目的は、低コスト化を図った多ポートメモ
リを提供することにある。この発明の他の目的は、低コ
ストシステムに対する多ポートメモリの普及を促進し、
その処理能力の向上を図ることにある。 この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
多ポートメモリのメモリアレイを単一ポートメモリ用の
メモリアレイで構成し、複数の入出力ポートに対応して
アドレスデコーダと入出力データを保持するためのデー
タラッチとを設け、また上記複数のアドレスデコーダの
出力信号を上記メモリアレイに選択的に伝達する選択信
号切り換え回路を設けるものである。 〔作用〕 上記した手段によれば、単一ポートメモリ用のメモリ
アレイを複数のポートによって時系列的にアクセスする
ことができ、等価的に多ポートメモリを実現できる。こ
れにより、低コスト化を図った多ポートメモリを提供で
き、多ポートメモリを含むディジタル処理装置等の低コ
スト化を図ることができる。言い換えると、低コストシ
ステムに対する多ポートメモリの普及を図り、その処理
能力を高めることができる。 〔実施例〕 第３図には、この発明が適用された多ポートメモリの
一実施例を示すブロック図が示されている。また、第１
図及び第２図には、第３図の多ポートメモリのメモリア
レイとライト・リードアンプ及びデータラッチならびに
アドレスデコーダの一実施例の回路図が示されている。
この実施例の多ポートメモリは、特に制限されないが、
１チップ型のマイクロコンピュータに内蔵され、演算デ
ータ等を一時的に格納するためのレジスタファイルとし
て用いられる。なお、第１図ないし第３図の各ブロック
を構成する回路素子は、マイクロコンピュータの図示さ
れない他の回路素子とともに、特に制限されないが、単
結晶シリコンのような１個の半導体基板上に形成され
る。 この実施例の多ポートメモリは、アドレスバスAA0〜A
AiとデータバスDA0〜DAnならびにイネーブル信号線ENA
及びリードライト信号線R/Wを介して、マイクロコンピ
ュータの図示されない第１のメモリ制御回路に結合さ
れ、また、アドレスバスAB0〜ABiとデータバスDB0〜DBn
及びイネーブル信号線ENBを介して、マイクロコンピュ
ータの図示されない第２のメモリ制御回路に結合され
る。これにより、この実施例の多ポートメモリは、上記
第１及び第２のメモリ制御回路を介してそれぞれ独立に
アクセス可能なデュアルポートメモリとして機能する。
このうち、第１のメモリ制御回路に結合されるポートＡ
は、特に制限されないが、書き込み動作及び読み出し動
作が可能な入出力両用ポートとされ、第２のメモリ制御
回路に結合されるポートＢは、読み出し専用ポートとさ
れる。ポートＡの動作モードは、リードライト信号R/W
によって指定される。マイクロコンピュータが所定の演
算モードとされるとき、ポートＡおよびポートＢはとも
に読み出しモードとされ、両ポートの読み出しデータ
は、対応するデータバスを介して、マイクロコンピュー
タの図示されない論理演算ユニットに供給される。これ
により、１回のメモリアクセスで、演算に必要な二つの
データが同時に論理演算ユニットに読み出され、マイク
ロコンピュータの演算速度の高速化が図られる。 さらに、この実施例の多ポートメモリは、後述するよ
うに、単一ポートメモリ用のメモリアレイMARY0及びMAR
Y1を基本構成とする。多ポートメモリには、ポートＡ及
びポートＢに対応して、アドレスバッファABA及びABBが
設けられ、アドレスデコーダADは、各ポートに対応して
設けられる単位デコーダゲートと選択信号切り換え回路
とを含む。多ポートメモリは、特に制限されないが、マ
イクロコンピュータの図示されないクロック発生回路か
ら供給されるクロック信号CP1及びCP2に従って、同期動
作される。アドレスデコーダADは、各クロック周期の前
半においてポートＡにより指定されるアドレスを選択
し、その後半においてポートＢにより指定されるアドレ
スを選択する。メモリアレイMARY0及びMARY1から出力さ
れる読み出しデータは、各ポートに対応して設けられる
データラッチDL0A,DL0B,DL1A及びDL1Bに保持され、対応
するデータ出力バッファDOBA及びDOBBを介してそれぞれ
送出される。これにより、メモリアレイMARY0及びMARY1
は、両ポートによって時系列的にアクセスされ、等価的
に多ポートメモリが実現される。 第３図において、多ポートメモリは、特に制限されな
いが、スタティック型メモリセルが格子状に配置されて
なるメモリアレイMARY0及びMARY1を基本構成とする。 メモリアレイMARY0及びMARY1は、第１図に例示的に示
されるように、水平方向に平行して配置されるワード線
W0〜Wmと、垂直方向に平行して配置される相補データ線
D0・▲▼〜Dn・▲▼及びこれらのワード線と相
補データ線の交点に格子状に配置される（ｍ＋１）×
（ｎ＋１）個のメモリセルMCとをそれぞれ含む。 メモリアレイMARY0及びMARY1の各メモリセルMCは、第
１図に例示的に示されるように、その入力端子及び出力
端子が互いに交差接続される２個のCMOSインバータ回路
N1及びN2をそれぞれ含む。これらのインバータ回路は、
メモリセルMCの記憶素子となるラッチを構成する。各メ
モリアレイの同一の列に配置されるｍ＋１個のメモリセ
ルMCのラッチの入出力ノードは、Ｎチャンネル型の伝送
ゲートMOSFETQ1及びQ2を介して、対応する相補データ線
D0・▲▼〜Dn・▲▼の非反転信号線及び反転信
号線にそれぞれ共通結合される。一方、各メモリアレイ
の同一の行に配置されるｎ＋１個のメモリセルMCの上記
伝送ゲートMOSFETQ1及びQ2のゲートは、対応するワード
線W0〜Wmにそれぞれ共通結合される。 メモリアレイMARY0及びMARY1のワード線W0〜Wmは、ア
ドレスデコーダADに結合され、択一的に選択状態とされ
る。 アドレスデコーダADには、後述するアドレスバッファ
ABA及びABBから、それぞれｉ＋１ビットのアドレス信号
aa0〜aai及びab0〜abiが供給される。また、後述するタ
イミング発生回路TGから、タイミング信号φaa及びφab
が供給される。 アドレスデコーダADは、第２図に示されるように、メ
モリアレイMARY0及びMARY1のワード線W0〜Wmに対応して
設けられｍ＋１個の単位アドレスデコーダUADを含む。
これらの単位アドレスデコーダUADは、特に制限されな
いが、２個のｉ入力のノアゲート回路NOG1及びNOG2をそ
れぞれ含む。このうち、ノアゲート回路NOG1の入力端子
には、アドレスバッファABAから供給されるアドレス信
号aa0〜aai−１の非反転信号又は反転信号が所定の組み
合わせをもってそれぞれ供給される。同様に、ノアゲー
ト回路NOG2の入力端子には、アドレスバッファABBから
供給されるアドレス信号ab0〜abi−１の非反転信号又は
反転信号が所定の組み合わせをもってそれぞれ供給され
る。 各単位アドレスデコーダUADのノアゲート回路NOG1の
出力信号は、対応するクロックドインバータ回路CN1の
入力端子にそれぞれ供給される。同様に、各単位アドレ
スデコーダUADのノアゲート回路NOG2の出力信号は、対
応するクロックドインバータ回路CN2の入力端子にそれ
ぞれ供給される。各単位アドレスデコーダUADのクロッ
クドインバータ回路CN1及びCN2の出力端子は、それぞれ
共通結合され、さらに対応するワード線駆動回路WD1及
びWD2の入力端子に共通結合される。これらのワード線
駆動回路WD1及びWD2の出力端子は、メモリアレイMARY0
及びMARY1の対応するワード線W0〜Wmにそれぞれ結合さ
れる。アドレスデコーダADのすべての単位アドレスデコ
ーダUADのクロックドインバータ回路CN1及びCN2のクロ
ック入力端子はそれぞれ共通結合され、上記タイミング
信号φaa及びφabがそれぞれ供給される。ここで、タイ
ミング信号φaa及びφabは、ポートＡ及びポートＢがと
もに読み出しモードで同時に選択状態とされるとき、後
述するように、クロック周期の前半及び後半においてそ
れぞれ一時的にハイレベルとされる。 これらのことから、アドレスデコーダADの各単位アド
レスデコーダUADのノアゲート回路NOG1の出力信号は、
対応するアドレス信号aa0〜aai−１の非反転信号又は反
転信号がすべてロウレベルとされるとき、選択的にハイ
レベルとされる。これらの出力信号は、タイミング信号
φaaがハイレベルとされることで選択的にクロックドイ
ンバータ回路CN1によって伝達され、メモリアレイMARY0
及びMARY1の対応するワード線W0〜Wmを択一的にハイレ
ベルの選択状態とする。同様に、アドレスデコーダADの
各単位アドレスデコーダUADのノアゲート回路NOG2の出
力信号は、対応するアドレス信号ab0〜abi−１の非反転
信号又は反転信号がすべてロウレベルとされるとき、選
択的にハイレベルとされる。これらの出力信号は、タイ
ミング信号φabがハイレベルとされることで選択的にク
ロックドインバータ回路CN2によって伝達され、メモリ
アレイMARY0及びMARY1の対応するワード線W0〜Wmを択一
的にハイレベルの選択状態とする。つまり、アドレスデ
コーダADにおいて、クロックドインバータ回路CN1及びC
N2は選択信号切り換え回路として機能し、ノアゲート回
路NOG1及びNOG2は、単位デコーダゲート言い換えるとポ
ートＡ及びポートＢに対応して設けられる２個のアドレ
スデコーダとして機能する。したがって、メモリアレイ
MARY0及びMARY1では、クロック周期の前半においてポー
トＡすなわちアドレス信号aa0〜aai−１により指定され
るワード線が選択され、またクロック周期の後半におい
てポートＢすなわちアドレス信号ab0〜abi−１により指
定されるワード線が選択される。 アドレスバッファABAは、マイクロコンピュータの図
示されない第１のメモリ制御回路からアドレスバスAA0
〜AAiを介して供給されるアドレス信号aa0〜aaiを取り
込み、保持する。このうち、最上位ビットを除くアドレ
ス信号aa0〜aai−１は、上記アドレスデコーダADに供給
され、最上位ビットのアドレス信号aaiは、タイミング
発生回路TGに供給される。同様に、アドレスバッファAB
Bは、マイクロコンピュータの図示されない第２のメモ
リ制御回路からアドレスバスAB0〜ABiを介して供給され
るアドレス信号ab0〜abiを取り込み、保持する。このう
ち、最上位ビットを除くアドレス信号ab0〜abi−１は、
上記アドレスデコーダADに供給され、最上位ビットのア
ドレス信号abiは、タイミング発生回路TGに供給され
る。 一方、第３図において、メモリアレイMARY0及びMARY1
の相補データ線D0・▲▼〜Dn・▲▼は、その一
方において、対応するプリチャージ回路PC0及びPC1にそ
れぞれ結合され、またその他方において、対応するライ
ト・リードアンプWA0/RA0及びWA1/RA1の対応する単位回
路にそれぞれ結合される。 プリチャージ回路PC0及びPC1は、特に制限されない
が、メモリアレイMARY0及びMARY1の相補データ線D0・▲
▼〜Dn・▲▼に対応して設けられるｎ＋１対の
スイッチMOSFETを含む。これらのスイッチMOSFET対の他
方は、共通結合され、所定のプリチャージ電圧が供給さ
れる。これらのスイッチMOSFET対のゲートには、タイミ
ング発生回路TGからタイミング信号φpcが共通に供給さ
れる。 プリチャージ回路PC0及びPC1の各スイッチMOSFET対
は、タイミング信号φpcがハイレベルとされることで選
択的にオン状態とされ、メモリアレイMARY0及びMARY1の
対応する相補データ線D0・▲▼〜Dn・▲▼を、
所定のプリチャージ電圧とする。これにより、相補デー
タ線D0・▲▼〜Dn・▲▼の読み出し動作時にお
ける中心レベルが設定される。 ライト・リードアンプWA0/RA0及びWA1/RA1は、第１図
に例示的に示されるように、それぞれｎ＋１個の単位ラ
イトアンプUWA及び単位リードアンプURAを含む。 このうち、各単位ライトアンプUWAの入力端子は、デ
ータ入力バッファDIBAの対応するビットに結合され、対
応する書き込みデータwd0〜wdnがそれぞれ供給される。
また、各単位ライトアンプUWAの出力端子は、メモリア
レイMARY0及びMARY1の対応する相補データ線D0・▲
▼〜Dn・▲▼にそれぞれ結合される。ライト・リー
ドアンプWA0/RA0のｎ＋１個の単位ライトアンプUWAの制
御端子には、タイミング発生回路TGからタイミング信号
φw0が共通に供給される。同様に、ライト・リードアン
プWA1/RA1のｎ＋１個の単位ライトアンプUWAの制御端子
には、タイミング発生回路TGからタイミング信号φw1が
共通に供給される。ここで、タイミング信号φw0及びφ
w1は、最上位ビットのアドレス信号aaiに従って、選択
的に形成される。 これらのことから、ライト・リードアンプWA0/RA0の
単位ライトアンプUWAは、上記タイミング信号φw0がハ
イレベルとされることで、一斉に動作状態とされる。こ
の動作状態において、ライト・リードアンプWA0/RA0の
各単位ライトアンプUWAは、データ入力バッファDIBAか
ら供給される書き込みデータwd0〜wdnに従った相補書き
込み信号を形成し、メモリアレイMARY0に対応する相補
データ線D0・▲▼〜Dn・▲▼にそれぞれ供給す
る。同様に、ライト・リードアンプWA1/RA1の単位ライ
トアンプUWAは、上記タイミング信号φw1がハイレベル
とされることで一斉に動作状態とされ、データ入力バッ
ファDIBAから供給される書き込みデータwd0〜wdnに従っ
た相補書き込み信号を形成して、メモリアレイMARY1の
対応する相補データ線D0・▲▼〜Dn・▲▼にそ
れぞれ供給する。つまり、多ポートメモリの書き込みモ
ードにおいて、データ入力バッファDIBAを介して供給さ
れる書き込みデータwd0〜wdnは、最上位ビットのアドレ
ス信号aaiにより選択的に形成されるタイミング信号φw
0及びφw1に従って、選択的にメモリアレイMARY0又はMA
RY1の選択されたメモリセルMCに伝達されるものとな
る。 データ入力バッファDIBAは、ｎ＋１個の単位回路を含
む。これらの単位回路は、データバスDA0〜DAnを介して
供給されるｎ＋１ビットの書き込みデータwd0〜wdnを保
持するとともに、ライト・リードアンプWA0/RA0及びWA1
/RA1の対応する単位ライトアンプUWAにそれぞれ伝達す
る。 一方、ライト・リードアンプWA0/RA0及びWA1/RA1の単
位リードアンプURAの入力端子は、対応するメモリアレ
イMARY0及びMARY1の対応する相補データ線D0・▲▼
〜Dn・▲▼にそれぞれ結合される。また、これらの
単位リードアンプURAの出力端子は、後述するデータラ
ッチDL0A,DL0B又はDL1A,DL1Bの対応する単位回路にそれ
ぞれ結合される。ライト・リードアンプWA0/RA0及びWA1
/RA1の単位リードアンプURAの制御端子はすべて共通結
合され、タイミング発生回路TGからタイミング信号φsa
が供給される。 ライト・リードアンプWA0/RA0及びWA1/RA1の単位リー
ドアンプURAは、上記タイミング信号φsaがハイレベル
とされることで、一斉に動作状態とされる。この動作状
態において、各単位リードアンプURAは、対応するメモ
リアレイMARY0及びMARY1の選択されたメモリセルMCから
対応する相補データ線D0・▲▼〜Dn・▲▼を介
して出力される読み出し信号を増幅する。これらの読み
出し信号は、さらに読みだしデータr00〜r0n又はr10〜r
1nとして、データラッチDL0A,DL0B又はDL1A,DL1Bの対応
する単位回路にそれぞれ共通に供給される。 データラッチDL0A,DL0B及びDL1A,DL1Bは、第１図に例
示的に示されるように、ｎ＋１個の単位データラッチUD
Lをそれぞれ含む。これらの単位データラッチUDLは、特
に制限されないが、その入力端子と出力端子が互いに交
差接続されることによってラッチ形態とされる２個のCM
OSインバータ回路N3及びN4を基本構成とする。各ラッチ
の入力端子は、対応するクロックドインバータ回路CN3
を介して、対応するライト・リードアンプWA0/RA0又はW
A1/RA1の対応する単位リードアンプURAの出力端子にそ
れぞれ結合される。データラッチDL0A及びDL1Aを構成す
るすべてのクロックドインバータ回路CN3のクロック入
力端子には、タイミング発生回路TGからタイミング信号
φdaが共通に供給される。同様に、データラッチDL0B及
びDL1Bを構成するすべてのクロックドインバータ回路CN
3のクロック入力端子には、タイミング発生回路TGから
タイミング信号φdbが共通に供給される。 これらのことから、メモリアレイMARY0及びMARY1の選
択されたメモリセルMCから出力され、ライト・リードア
ンプWA0/RA0及びWA1/RA1の対応する単位リードアンプUR
Aによって増幅されたｎ＋１ビットの読み出しデータr00
〜r0n及びr10〜r1nは、上記タイミング信号φdaがハイ
レベルとされることで、データラッチDL0A及びDL1Aの対
応する単位データラッチUDLに取り込まれ、保持され
る。また、上記タイミング信号φdbがハイレベルとされ
ることで、データラッチDL0B及びDL1Bの対応する単位デ
ータラッチUDLに取り込まれ、保持される。 データラッチDL0A,DL0B及びDL1A,DL1Bの各単位データ
ラッチUDLの出力端子は、データ選択回路DS0A,DS0B及び
DS1A,DS1Bの対応する相補伝送ゲートを介して、データ
出力バッファDOBA又はDOBBの対応する単位回路にそれぞ
れ結合される。 データ選択回路DS0A,DS0B及びDS1A,DS1Bは、第１図に
例示的に示されるように、ＮチャンネルMOSFETQ3及びＰ
チャンネルMOSFETQ11からなるｎ＋１対の相補伝送ゲー
トをそれぞれ含む。このうち、データ選択回路DS1A及び
DS0Bの各相補伝送ゲートを構成するＮチャンネルMOSFET
のゲートには、タイミング発生回路TGからタイミング信
号φr0a又はφr0bがそれぞれ共通に供給される。また、
これらの伝送ゲートを構成するＰチャンネルMOSFETのゲ
ートには、上記タイミング信号φr0のインバータ回路N5
又はN6による反転信号すなわち反転タイミング信号▲
▼又は▲▼がそれぞれ共通に供給され
る。同様に、データ選択回路DS1A及びDS1Bの各相補伝送
ゲートを構成するＮチャンネルMOSFETのゲートには、タ
イミング発生回路TGからタイミング信号φr1a又はφr1b
がそれぞれ共通に供給される。また、これらの伝送ゲー
トを構成するＰチャンネルMOSFETのゲートには、上記タ
イミング信号φr1a又はφr1bの反転信号すなわち反転タ
イミング信号▲▼又は▲▼がそれぞれ
共通に供給される。上記タイミング信号φr1a,φr0b及
びφr1a,φr1bは、特に制限されないが、最上位ビット
のアドレス信号aai又はabiに従って選択的に形成され
る。 これらのことから、上記タイミング信号φr0a又はφr
0bがハイレベルとされるとき、データラッチDL0A又はDL
0Bに保持されるデータが、読み出しデータra0〜ran又は
rb0〜rbnとして、データ出力バッファDOBA又はDOBBの対
応する単位回路に伝達される。同様に、上記タイミング
信号φr1a又はφr1bがハイレベルとされるとき、データ
ラッチDL1A又はDL1Bに保持されるデータが、読み出しデ
ータra0〜ran又はrb0〜rbnとして、データ出力バッファ
DOBA又はDOBBの対応する単位回路に伝達される。つま
り、メモリアレイMARY0及びMARY1から出力された読み出
しデータは、最上位ビットのアドレス信号aai又はabiに
より選択的に形成されるタイミング信号φr0a,φr0b及
びφr1a,φr1bに従って、選択的にデータ出力バッファD
OBA及びDOBBに伝達されるものとなる。 データ出力バッファDOBA及びDOBBは、ｎ＋１個の出力
回路をそれぞれ含む。これらの出力回路は、特に制限さ
れないが、出力データを保持するためのラッチをそれぞ
れ含む。データ出力バッファDOBAの各出力回路には、タ
イミング発生回路TGからタイミング回路φoaが制御信号
として共通に供給される。同様に、データ出力バッファ
DOBBの各出力回路には、タイミング発生回路TGからタイ
ミング信号φobが制御信号として共通に供給される。 データ出力バッファDOBAの各出力回路は、上記タイミ
ング信号φoaがハイレベルとされることで、選択的に動
作状態とされる。この動作状態において、データ出力バ
ッファDOBAの各出力回路は、データ選択回路DS0A又はDL
1Aの対応する伝送ゲートを介して伝達される読み出しデ
ータra0〜ranを取り込む。これらの読み出しデータは、
特に制限されないが、クロック信号CP1の１周期間だ
け、対応するデータバスDA0〜DAnに送出される。同様
に、データ出力バッファDOBBの各出力回路は、上記タイ
ミング信号φobがハイレベルとされることで、選択的に
動作状態とされる。この動作状態において、データ出力
バッファDOBBの各出力回路は、データ選択回路DS0B又は
DL1Bの対応する伝送ゲートを介して伝達される読み出し
データrb0〜rbnを取り込む。これらの読み出しデータ
は、特に制限されないが、ポートＢが単独に読み出しモ
ードで選択状態とされるとき、クロック信号CP1の１周
期間だけ、対応するデータバスDB0〜DBnに送出される。
特に制限されないが、ポートＢがポートＡとともに同時
に読み出しモードで選択状態とされるとき、データ出力
バッファDOBBは、上記読み出しデータを、クロック信号
CP2の１周期間だけ、対応するデータバスDB0〜DBnに送
出する。 タイミング発生回路TGには、マイクロコンピュータの
図示されない第１のメモリ制御回路からイネーブル信号
ENA及びリードライト信号R/Wが供給され、同様に図示さ
れない第２のメモリ制御回路からイネーブル信号ENBが
供給される。また、マイクロコンピュータの図示されな
いクロック発生回路から、クロック信号CP1及びCP2が供
給される。タイミング発生回路TGには、さらに上述のア
ドレスバッファABA及びABBから、最上位ビットのアドレ
ス信号aai及びabiが供給される。タイミング発生回路TG
は、これらの制御信号やアドレス信号をもとに、上記各
種のタイミング信号を形成し、多ポートメモリの各回路
に供給する。 第４図には、第３図の多ポートメモリの一実施例のタ
イミング図が示されている。この実施例において、多ポ
ートメモリのポートＡ及びポートＢはともに読み出しモ
ードとされ、マイクロコンピュータの図示されない論理
演算ユニットでは、両ポートから出力される二つの読み
出しデータに対する所定の演算処理が行われる。この実
施例において、ポートＡ及びポートＢを介して供給され
る。最上位ビットのアドレス信号aai及びabiはともに論
理“0"とされ、いずれもメモリアレイMARY0が指定され
る。以下、第４図により、この実施例の多ポートメモリ
の同時読み出し動作の概要を説明する。 第４図において、多ポートメモリのポートＡ及びポー
トＢは、イネーブル信号ENA及びENBがロウレベルとされ
ることで非選択状態とされる。このとき、多ポートメモ
リでは、タイミング信号φpcがハイレベルとされ、メモ
リアレイMARY0及びMARY1の相補データ線D0・▲▼〜
Dn・▲▼のプリチャージ動作が行われる。これによ
り、各相補データ線は、所定のプリチャージ電圧とさ
れ、読み出し動作時における相補データ線の中心レベル
が設定される。 多ポートメモリのポートＡ及びポートＢは、特に制限
されないが、クロック信号CP1の立ち上がりエッジにお
いてイネーブル信号ENA及びENBがハイレベルとされるこ
とで、それぞれ選択状態とされる。ポートＡでは、イネ
ーブル信号ENAがハイレベルに変化されると同時に、リ
ードライト信号R/Wがハイレベルとされ、アドレス信号A
A0〜AAiがアドレス“aa"を指定する組み合わせで供給さ
れる。クロック信号CP1の立ち上がりエッジにおいてリ
ードライト信号R/Wがハイレベルとされることで、ポー
トＡの動作モードは読み出しモードとされる。ポートＢ
では、イネーブル信号ENBがハイレベルとされると同時
に、アドレス信号AB0〜ABiがアドレス“ab"を指定する
組み合わせで供給される。ポートＢの動作モードは、前
述のように、常に読み出しモードとされる。 クロック信号CP1及びCP2は、特に制限されないが、同
時にハイレベルとなることのない２相のクロック信号と
される。 ポートＡ及びポートＢがともに読み出しモードで選択
状態とされることで、多ポートメモリでは、まずアドレ
ス信号aa0〜aai及びab0〜abiがアドレスバッファABA及
びABBに取り込まれる。このうち、最上位ビットのアド
レス信号aai及びabiはタイミング発生回路TGに供給さ
れ、後刻これらのアドレス信号に従ってタイミング信号
φw0,φw1ならびにφr0a,φr0b及びφr1a,φr1bが選択
的に形成される。最上位ビットを除くアドレス信号aa0
〜aai−１及びab0〜abi−１は、アドレスデコーダADに
供給され、デコード処理が開始される。タイミング発生
回路TGでは、まずタイミング信号φpcがロウレベルとさ
れ、続いてタイミング信号φaa及びφsaが少しずつ遅れ
てハイレベルとされる。また、タイミング信号φda及び
φoaが少しずつ遅れて一時的にハイレベルとされる。さ
らに、上記アドレスバッファABAから最上位ビットのア
ドレス信号aaiが伝達された時点で、タイミング信号φr
0a又はφr0bがハイレベルとされる。 多ポートメモリのプリチャージ回路PC0及びPC1では、
上記タイミング信号φpcがロウレベルとされることで、
すべてのスイッチMOSFET対がオフ状態となり、メモリア
レイMARY0及びMARY1の相補データ線D0・▲▼〜Dn・
▲▼のプリチャージ動作が停止される。 アドレスデコーダADでは、タイミング信号φaaがハイ
レベルとされることで、ポートＡにより指定されるアド
レス“aa"が有効とされ、メモリアレイMARY0及びMARY1
の対応するワード線W0〜Wmが択一的にハイレベルの選択
状態とされる。これにより、各メモリアレイの選択され
たワード線に結合されるｎ＋１個のメモリセルMCの記憶
データに従った読み出し信号が、対応する相補データ線
D0・▲▼〜Dn・▲▼を介して、ライト・リード
アンプWA0/RA0及びWA1/RA1の対応する単位リードアンプ
UARに供給される。 ライト・リードアンプWA0/RA0及びWA1/RA1では、タイ
ミング信号φsaがハイレベルとされることで、すべての
単位リードアンプURAが一斉に動作状態とされる。これ
により、各メモリアレイの選択されたメモリセルMCから
相補データ線D0・▲▼〜Dn・▲▼を介して伝達
される微小な読み出し信号が、対応する単位リードアン
プURAによって増幅され、各データラッチに伝達され
る。 タイミング信号φdaが一時的にハイレベルとされる
と、ライト・リードアンプWA0/RA0及びWA1/RA1の各単位
リードアンプURAから出力された読み出しデータr00〜r0
n及びr10〜r1nが、データラッチDL0A及びDL1Aの対応す
る単位データラッチUDLに取り込まれる。前述のよう
に、タイミング信号φr0aがすでにハイレベルとされて
いるため、データラッチDL0Aに保持される読み出しデー
タr00〜r1nは、読み出しデータra0〜ranとして、データ
出力バッファDOBAに伝達される。これらの読み出しデー
タは、タイミング信号φoaが一時的にハイレベルとされ
ることで、データ出力バッファDOBAの対応する単位回路
に取り込まれ、特に制限されないが、クロック信号CP1
の１周期間だけ、対応するデータバスDA0〜DAnに送出さ
れる。 タイミング信号φdaが一時的にハイレベルとされ、デ
ータラッチDL0Aの対応する各単位データラッチUDLに対
する転送動作が終了してから所定の時間が経過すると、
上記タイミング信号φaa及びφsaがロウレベルとされ、
代わってタイミング信号φpcがハイレベルとされる。こ
れにより、プリチャージ回路PC0及びPC1では、再び相補
データ線のプリチャージ動作が開始される。ここで、プ
リチャージ動作の直前に行われた多ポートメモリの動作
は読み出し動作であるため、各メモリアレイの相補デー
タ線のプリチャージ動作は短時間で終了できる。 次にクロック信号CP2の立ち上がりエッジにおいてイ
ネーブル信号ENBがハイレベルであることから、多ポー
トメモリのポートＢによる読み出し動作が開始される。
多ポートメモリのタイミング発生回路TGでは、まずタイ
ミング信号φpcがロウレベルとされ、続いてタイミング
信号φab及びφsaが少しずつ遅れてハイレベルとされ
る。また、タイミング信号φdb及びφobが、少しずつ遅
れて一時的にハイレベルとされる。前述のように、アド
レスバッファABBから供給される最上位ビットのアドレ
ス信号ab0は論理“0"とされるため、タイミング信号φr
0bは引き続きハイレベルとなっている。 多ポートメモリのポートＢでは、以下上記ポートＡと
同様な読み出し動作が行われ、メモリアレイMARY0のア
ドレス“ab"に対応するワード線に結合されるｎ＋１個
のメモリセルMCから出力された読み出し信号が、ライト
・リードアンプWA0/RA0の対応する単位リードアンプURA
によって増幅され、タイミング信号φdbに従ってデータ
ラッチDL0Bの対応する単位データラッチUDLに取り込ま
れる。これらの読み出しデータは、タイミング信号φr0
bがすでにハイレベルであることから、データ出力バッ
ファDOBBの対応する単位回路に伝達され、さらにタイミ
ング信号φobが一時的にハイレベルとされることで、ク
ロック信号CP2の１周期間だけ、データバスDB0〜DBnに
送出される。 タイミング信号φdbが一時的にハイレベルとされデー
タラッチDL0Bの各単位データラッチUDLに対する転送動
作が終了してから所定の時間が経過すると、上記タイミ
ング信号φab及びφsaがロウレベルとされ、代わってタ
イミング信号φpcがハイレベルとされる。これにより、
プリチャージ回路PC0及びPC1による相補データ線のプリ
チャージ動作が再開され、多ポートメモリは次のメモリ
アクセスに備える。 以上のように、この実施例の多ポートメモリは、ワー
ド線及びデータ線がそれぞれ１組ずつしか設けられない
いわゆる単一ポートメモリ用のメモリアレイMARY0及びM
ARY1を基本構成とする。多ポートメモリには、メモリア
レイMARY0及びMARY1の任意のアドレスをそれぞれアクセ
ス可能な二つのポートＡ及びポートＢが設けられ、これ
らのポートに対応してアドレスバッファとデータラッチ
及びデータ出力バッファがそれぞれ設けられる。アドレ
スデコーダADには、各ポートに対応して単位デコーダゲ
ートが設けられ、タイミング信号φaa及びφabに従って
各単位デコーダゲートの出力信号を選択的に伝達する選
択信号切り換え回路が設けられる。ポートＡ及びポート
Ｂが読み出しモードで同時に選択状態とされるとき、メ
モリアレイMARY0及びMARY1は、クロック信号CP1に同期
してポートＡからアクセスされ、またクロック信号CP2
に同期してポートＢからアクセスされる。つまり、この
実施例の多ポートメモリにおいて、各メモリアレイのワ
ード線及びデータ線は両ポートによって共有され、時系
列的にアクセスされることで、等価的に多ポートメモリ
が実現される。ここで、ポートＡ又はポートＢが独立し
てアクセスされる場合、それぞれのサイクルタイムΔta
及びΔtbはほぼ同じである。ところが、上記実施例に示
されるように、ポートＡ及びポートＢの両方が同時にア
クセスされる場合、両ポートによるパイプライン動作が
行われる。このため、総合的なサイクルタイムは、両ポ
ートをそれぞれ単独でアクセスする場合のサイクルタイ
ム（Δta＋Δtb）に比較して、著しく短いものとなる。
さらに、この実施例の多ポートメモリは、メモリアレイ
MARYに設けられるワード線及びデータ線がそれぞれ１組
ずつでよく、また周辺回路としてデータラッチや読み出
しデータの選択回路等を設けるだけでよい。このため、
そのレイアウト所要面積は、単一ポートメモリに比較し
てやや大きい程度で済む。これにより、低コスト化を図
った多ポートメモリを実現できるとともに、多ポートメ
モリを含むマイクロコンピュータ等の低コスト化とその
処理能力の向上を図ることができる。 以上の本実施例に示されるように、この発明をマイク
ロコンピュータに内蔵される多ポートメモリ等の半導体
記憶装置に適用した場合、次のような効果が得られる。
すなわち、 （１）多ポートメモリのメモリアレイを単一ポートメモ
リ用のメモリアレイで構成し、複数の入出力ポートに対
応してアドレスデコーダ及び入出力データを保持するた
めのデータラッチとを設け、また上記複数のアドレスデ
コーダの出力信号を上記メモリアレイに選択的に伝達す
るための選択信号切り換え回路を設けることで、上記単
一ポートメモリ用のメモリアレイを複数のポートによっ
て時系列的にアクセスし、等価的に多ポートメモリを実
現できるという効果が得られる。 （２）上記（１）項により、多ポートメモリのレイアウ
ト所要面積を縮小し、その低コスト化を図ることができ
るという効果が得られる。 （３）上記（１）項及び（２）項により、多ポートメモ
リを含むマイクロコンピュータ等の低コスト化を図るこ
とができる。言い換えるならば、低コストシステムに対
する多ポートメモリの普及を図り、その処理能力を向上
できるという効果が得られる。 以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第３図のブ
ロック図において、ポートＡ及びポートＢはともに入出
力両用ポートとしてもよいし、ともに読み出し専用ポー
トとしてもよい。また、多ポートメモリは、３個以上の
ポートを持つものであってもよい。この実施例では、ワ
ード線のみを選択できるようにしているが、カラムアド
レス系選択回路を設けることで、各メモリアレイの相補
データ線を選択できるようにしてもよい。メモリアレイ
MARY0及びMARY1は、複数のメモリマットによって構成さ
れるものであってもよいし、第１図に示されるメモリセ
ルMCの具体的な構成は、この実施例によって制限されな
い。また、この実施例において、データラッチDL0A,DL0
B及びDL1A,DL1Bとして設けられる読み出しデータ保持用
のラッチは、データ出力バッファDOBA及びDOBB内に設け
ることにしてもよい。第２図において、アドレスデコー
ダADは、プリデコーダ方式を採るものであってもよい
し、その選択信号切り換え回路は特にクロックドインバ
ータ回路を用いるものでなくてもよい。さらに、第１図
及び第２図に示されるメモリアレイ及び周辺回路の具体
的な回路構成や、第３図に示される多ポートメモリのブ
ロック構成ならびにアドレス信号及び制御信号等の組み
合わせ等、種々の実施形態を採りうる。 以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるマイクロコンピュ
ータに内蔵される多ポートメモリに適用した場合につい
て説明したが、それに限定されるものではなく、例え
ば、多ポートメモリとして単独で形成されるものや他の
各種のディジタル集積回路に内蔵される同様な多ポート
メモリにも適用できる。本発明は、少なくとも任意に独
立してアクセス可能な複数のポートを持つ半導体記憶装
置又はこのような半導体記憶装置を内蔵するディジタル
装置に広く適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、多ポートメモリのメモリアレイを単一
ポートメモリ用のメモリアレイで構成し、複数の入出力
ポートに対応してアドレスデコーダと入出力データを保
持するためのデータラッチとを設け、またこれらのアド
レスデコーダの出力信号をメモリアレイに選択的に伝達
する選択信号切り換え回路を設けることで、単一ポート
メモリ用のメモリアレイを複数のポートによって時系列
的にアクセスし、等価的に多ポートメモリを実現でき
る。これにより、多ポートメモリのレイアウト所要面積
を縮小し、その低コスト化を図ることができるため、多
ポートメモリを含むマイクロコンピュータ等の低コスト
化と、処理能力の向上を図ることができるものである。
【図面の簡単な説明】
第１図は、この発明が適用された多ポートメモリのメモ
リアレイ及びその周辺回路の一実施例を示す回路図、 第２図は、この発明が適用された多ポートメモリのアド
レスデコーダの一実施例を示す回路図、 第３図は、第１図及び第２図のメモリアレイとその周辺
回路及びアドレスデコーダを含む多ポートメモリの一実
施例を示すブロック図、 第４図は、第３図の多ポートメモリの一実施例を示すタ
イミング図である。 MARY0,MARY1……メモリアレイ、MC……メモリセル、WA0
/RA0,WA1/RA1……ライト・リードアンプ、UWA……単位
ライトアンプ、URA……単位リードアンプ、DL0A,DL0B,D
L1A,DL1B……データラッチ、UDL……単位データラッ
チ、DS0A,DS0B,DS1A,DS1B……データ選択回路。 AD……アドレスデコーダ、UAD……単位アドレスデコー
ダ。 PC0,PC1……プリチャージ回路、ABA,ABB……アドレスバ
ッファ、DIBA,……データ入力バッファ、DOBA,DOBB……
データ出力バッファ、TG……タイミング発生回路。 N1〜N5……CMOSインバータ回路、CN1〜CN3……クロック
ドインバータ回路、EX1〜EX3……排他的論理和回路、NO
G1,NOG2……ノアゲート回路、Q1〜Q3……ＮチャンネルM
OSFET、Q11……ＰチャンネルMOSFET。
リアレイ及びその周辺回路の一実施例を示す回路図、 第２図は、この発明が適用された多ポートメモリのアド
レスデコーダの一実施例を示す回路図、 第３図は、第１図及び第２図のメモリアレイとその周辺
回路及びアドレスデコーダを含む多ポートメモリの一実
施例を示すブロック図、 第４図は、第３図の多ポートメモリの一実施例を示すタ
イミング図である。 MARY0,MARY1……メモリアレイ、MC……メモリセル、WA0
/RA0,WA1/RA1……ライト・リードアンプ、UWA……単位
ライトアンプ、URA……単位リードアンプ、DL0A,DL0B,D
L1A,DL1B……データラッチ、UDL……単位データラッ
チ、DS0A,DS0B,DS1A,DS1B……データ選択回路。 AD……アドレスデコーダ、UAD……単位アドレスデコー
ダ。 PC0,PC1……プリチャージ回路、ABA,ABB……アドレスバ
ッファ、DIBA,……データ入力バッファ、DOBA,DOBB……
データ出力バッファ、TG……タイミング発生回路。 N1〜N5……CMOSインバータ回路、CN1〜CN3……クロック
ドインバータ回路、EX1〜EX3……排他的論理和回路、NO
G1,NOG2……ノアゲート回路、Q1〜Q3……ＮチャンネルM
OSFET、Q11……ＰチャンネルMOSFET。
Claims (1)
- (57)【特許請求の範囲】 １．第１と第２のアドレス信号をそれぞれ取り込む第１
と第２のアドレス入力回路と、 上記第１と第２のアドレス信号をそれぞれ解読し、メモ
リセルのアクセスに必要な時間差をもって定常的に形成
されている第１と第２のタイミング信号に従ってスタテ
ィック型のメモリセルがマトリックス配置されてなるメ
モリアレイのワード線選択を行うための第１と第２のア
ドレスデコーダと、 上記第１と第２のアドレスデコーダに対応して読み出し
信号を保持する第１と第２の読み出しデータラッチ回路
とを備え、 上記第１と第２の読み出しデータラッチ回路は、上記メ
モリアレイのデータ線と上記第１と第２の読み出しデー
タラッチ回路の各読み出しデータラッチ回路との間の接
続を切り換える切り換え回路を有し、 上記第１と第２のタイミング信号に従って時系列的に選
択されるワード線に対応して上記メモリアレイの各デー
タ線に時系列的に読み出されるデータを上記切り換え回
路によって上記第１と第２の読み出しデータラッチ回路
の各データラッチ部に振り分けることを特徴とする半導
体記憶装置。 ２．特許請求の範囲第１項に記載の半導体記憶装置にお
いて、 上記第１と第２のアドレスデコーダに対応して書き込み
信号を保持する第１と第２の書き込みデータラッチ回路
を備えることを特徴とする半導体記憶装置。 ３．メモリアレイと、 第１と第２のアドレス信号をそれぞれ取り込む第１と第
２のアドレス入力回路と、 上記第１と第２のアドレス信号をそれぞれ解読する第１
と第２のアドレスデコーダと、 上記第１と第２のアドレスデコーダの出力に従って選択
される上記メモリアレイのワード線を駆動するワード線
駆動回路と、 上記第１と第２のアドレス信号に対応して上記メモリア
レイから読み出されたデータを保持する第１と第２の読
み出しデータラッチ回路とを有し、 上記第１と第２のアドレス信号に対応するデータを上記
第１と第２の読み出しデータラッチ回路に読み出す際に
上記第１と第２のアドレスデコーダの各出力と上記ワー
ド線駆動回路との接続を切り換える選択信号切り換え回
路をさらに備えることを特徴とする半導体記憶装置。 ４．特許請求の範囲第３項に記載の半導体記憶装置にお
いて、 上記メモリアレイのメモリセルはスタティック型である
ことを特徴とする半導体記憶装置。 ５．特許請求の範囲第３又は４項に記載の半導体記憶装
置において、 上記第１と第２のアドレスデコーダに対応して書き込み
信号を保持する第１と第２の書き込みデータラッチ回路
を備えることを特徴とする半導体記憶装置。 ６．メモリアレイと、 第１と第２のアドレス信号をそれぞれ取り込む第１と第
２のアドレス入力回路と、 上記第１と第２のアドレス信号をそれぞれ解読する第１
と第２のアドレスデコーダと、 上記第１と第２のアドレスデコーダの出力に従って選択
される上記メモリアレイのワード線を駆動するワード線
駆動回路と、 上記第１と第２のアドレス信号に対応して上記メモリア
レイから読み出されたデータを保持する第１と第２の読
み出しデータラッチ回路とを有し、 上記第１と第２のアドレスデコーダの各出力と上記ワー
ド線駆動回路との接続を切り換える選択信号切り換え回
路をさらに備え、 上記第１と第２の読み出しデータラッチ回路は、上記メ
モリアレイのデータ線と上記第１と第２の読み出しデー
タラッチ回路の各読み出しデータラッチ回路との間の接
続を切り換える切り換え回路を有することを特徴とする
半導体記憶装置。 ７．特許請求の範囲第６項記載の半導体記憶装置におい
て、 上記選択信号切り換え回路は、上記第１と第２のアドレ
ス信号に対応するデータを上記第１と第２の読み出しデ
ータラッチ回路に読み出す際に上記第１と第２のアドレ
スデコーダの各出力と上記ワード線駆動回路との接続を
切り換えることを特徴とする半導体記憶装置。 ８．特許請求の範囲第４項において、 上記メモリアレイのメモリセルはスタティック型である
ことを特徴とする半導体記憶装置。 ９．特許請求の範囲第６項、第７項又は第８項のいずれ
かに記載の半導体記憶装置において、 上記第１と第２のアドレスデコーダに対応して書き込み
信号を保持する第１と第２の書き込みデータラッチ回路
を備えることを特徴とする半導体記憶装置。
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|---|---|---|---|
| JP62293629A JP2712125B2 (ja) | 1987-11-20 | 1987-11-20 | 半導体記憶装置 |
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|---|---|---|---|
| JP62293629A JP2712125B2 (ja) | 1987-11-20 | 1987-11-20 | 半導体記憶装置 |
Publications (2)
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|---|---|
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|---|---|---|---|
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| Country | Link |
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| US4905189B1 (en) * | 1985-12-18 | 1993-06-01 | System for reading and writing information | |
| JPS62287498A (ja) * | 1986-06-06 | 1987-12-14 | Fujitsu Ltd | 半導体記憶装置 |
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1987
- 1987-11-20 JP JP62293629A patent/JP2712125B2/ja not_active Expired - Fee Related
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| JPH01134785A (ja) | 1989-05-26 |
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