JPH1050072A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 多ビット構成のスタティック型ＲＡＭの動作
の安定化と高速化。 【解決手段】 電源電圧ＶＤＤとＭＯＳＦＥＴのドレイ
ンＮ３及びＮ４との間にあって、非動作状態時は出力ノ
ードを電源電圧ＶＤＤにプリチャージし動作状態時は前
記ＭＯＳＦＥＴに対する負荷手段として作用するＭＯＳ
ＦＥＴＰ３及びＰ４と、センスアンプＳＡの非反転及び
反転入力端子とＭＯＳＦＥＴＮ３、Ｎ４のゲートとの間
に設けられ増幅動作終了後にオフ状態とされるＭＯＳＦ
ＥＴＰ１及びＰ２と、ＭＯＳＦＥＴＮ３、Ｎ４のゲート
と接地電位ＶＳＳとの間にそれぞれ設けられ増幅動作終
了後にオン状態とされる第７及び第８のＭＯＳＦＥＴＮ
１及びＮ２とを含む単位センスアンプＵＳＡ０と、入出
力ノードがパスＭＯＳＦＥＴを介することなく直接単位
センスアンプＵＳＡ０の非反転及び反転出力ノードにそ
れぞれ結合される単位センスアンプラッチＵＳＬ０とか
らなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、×１６０ビットのような多ビット構成を
とるスタティック型ＲＡＭ（ランダムアクセスメモリ）
ならびにその動作の安定化及び高速化に利用して特に有
効な技術に関する。

【０００２】

【従来の技術】スタティック型メモリセルが格子状に配
置されてなるメモリアレイをその基本構成要素とし、例
えば１６０ビットの記憶データを同時に入力又は出力し
うるいわゆる多ビット構成のスタティック型ＲＡＭがあ
り、このようなスタティック型ＲＡＭを内蔵する論理集
積回路装置がある。論理集積回路装置等に内蔵される多
ビット構成のスタティック型ＲＡＭは、記憶データの各
ビットに対応して設けられる例えば１６０個の単位回路
からなるセンスアンプを備える。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、上記のような多ビット構成のスタティ
ック型ＲＡＭを内蔵する論理集積回路装置を開発しよう
として次の問題点に直面した。すなわち、この論理集積
回路装置に内蔵されるスタティック型ＲＡＭは、例えば
×１６０ビット構成とされ、そのセンスアンプは、記憶
データの各ビットに対応して設けられる例えば１６０個
の単位回路を含む。

【０００４】センスアンプの各単位回路は、例えば図６
に示されるように、Ｎチャンネル型の一対の差動ＭＯＳ
ＦＥＴ（金属酸化物半導体型電界効果トランジスタ。こ
の明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効
果トランジスタの総称とする）Ｎ３及びＮ４を含む差動
増幅回路つまり単位センスアンプＵＳＡ０と、それぞれ
ＰチャンネルＭＯＳＦＥＴＰ５及びＮチャンネルＭＯＳ
ＦＥＴＮ５ならびにＰチャンネルＭＯＳＦＥＴＰ６及び
ＮチャンネルＭＯＳＦＥＴＮ６からなる一対のＣＭＯＳ
（相補型ＭＯＳ）インバータが交差結合されてなるラッ
チ回路つまり単位センスアンプラッチＵＳＬ０とをそれ
ぞれ含む。単位センスアンプＵＳＡ０及び単位データラ
ッチＵＤＬ０は、センスアンプ制御信号ＳＣ３又はＳＣ
４に従ってそれぞれ選択的に動作状態とされ、これによ
って１６０個の単位センスアンプ及び単位データラッチ
が同時に動作状態とされることにともなう消費電力の増
大が抑制される。また、単位センスアンプＵＳＡ０及び
単位データラッチＵＤＬ０間には、センスアンプ制御信
号ＳＣ４のハイレベルを受けて、言い換えるならば単位
センスアンプラッチＵＳＬ０が動作状態とされたのを受
けてオフ状態とされるＰチャンネル型の一対のパスＭＯ
ＳＦＥＴＰ１０及びＰ１１が設けられ、これによって単
位データラッチＵＤＬ０の入力確定後は非動作状態とさ
れる単位センスアンプＵＳＡ０を切り離し、動作の安定
化を図っている。

【０００５】しかし、単位センスアンプＵＳＡ０及び単
位データラッチＵＤＬ０間に設けられるパスＭＯＳＦＥ
ＴＰ１０及びＰ１１は、サイズや不純物濃度等の製造バ
ラツキを受けてそのコンダクタンスが異なり、そのソー
ス・ドレイン間における電位差が異なる。このことは、
特にスタティック型ＲＡＭの動作が高速化されるほど深
刻な問題となり、場合によっては単位データラッチＵＤ
Ｌ０に誤ったデータが取り込まれる原因ともなる。ま
た、これを避けようとして、その非反転及び反転入出力
ノードにおけるレベルが確立された後に単位データラッ
チＵＤＬ０を動作状態にしようとした場合、センスアン
プとしての動作が遅くなり、これによってスタティック
型ＲＡＭのサイクルタイムの高速化が制約を受ける。

【０００６】この発明の目的は、その動作を安定化しつ
つ、差動増幅回路及びラッチ回路を含むセンスアンプの
動作を高速化することにある。この発明の他の目的は、
その動作を安定化しつつ、多ビット構成とされ多数の単
位回路を含むセンスアンプを具備するスタティック型Ｒ
ＡＭ等の動作を高速化することにある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、論理集積回路装置等に内蔵さ
れ多ビット構成とされるスタティック型ＲＡＭ等のセン
スアンプの各単位回路を、例えば、差動形態とされる第
１及び第２のＭＯＳＦＥＴと、回路の電源電圧と第１及
び第２のＭＯＳＦＥＴのドレインつまりその非反転及び
反転出力ノードとの間にそれぞれ設けられ、非動作状態
時は非反転及び反転出力ノードを第１の電源電圧電位に
プリチャージし、動作状態時は第１及び第２のＭＯＳＦ
ＥＴに対する負荷手段として作用する第３及び第４のＭ
ＯＳＦＥＴと、センスアンプの非反転及び反転入力端子
と第１及び第２のＭＯＳＦＥＴのゲートとの間にそれぞ
れ設けられ、増幅動作終了後にオフ状態とされる第５及
び第６のＭＯＳＦＥＴと、第１及び第２のＭＯＳＦＥＴ
のゲートと回路の接地電位との間にそれぞれ設けられ、
増幅動作終了後にオン状態とされる第７及び第８のＭＯ
ＳＦＥＴとを含む差動増幅回路と、一対のＣＭＯＳイン
バータが交差結合されてなり、その非反転及び反転入出
力ノードがパスＭＯＳＦＥＴを介することなく直接差動
増幅回路の非反転及び反転出力ノードにそれぞれ結合さ
れるラッチ回路とをもとに構成する。

【０００９】上記した手段によれば、増幅動作終了後は
非動作状態とされる差動増幅回路がラッチ回路に与える
影響を排除しつつ、差動増幅回路及びラッチ回路間のパ
スＭＯＳＦＥＴをなくし、パスＭＯＳＦＥＴが設けられ
ることによるラッチ回路の非反転及び反転入出力ノード
間の電位差をなくすことができる。この結果、その動作
を安定化しつつ、差動増幅回路及びラッチ回路を含むセ
ンスアンプの動作を高速化することができ、これによっ
てその動作を安定化しつつ、センスアンプを含むスタテ
ィック型ＲＡＭ等の動作を高速化することができる。

【００１０】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭの一実施例のブロック図が示され
ている。同図をもとに、まずこの実施例のスタティック
型ＲＡＭの構成及び動作の概要について説明する。な
お、この実施例のスタティック型ＲＡＭは、他の複数の
ブロックとともに、所定の論理集積回路装置に搭載され
る。図１の各ブロックを構成する回路素子は、特に制限
されないが、論理集積回路装置の他のブロックを構成す
る回路素子とともに、公知のＣＭＯＳ集積回路の製造技
術によって単結晶シリコンのような１個の半導体基板上
に形成される。

【００１１】図１において、この実施例のスタティック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の水平方向に平行して配置される
ｍ＋１本のワード線と、垂直方向に平行して配置される
ｎ＋１組の相補データ線とを含む。これらのワード線及
び相補データ線の交点には、ＣＭＯＳラッチ回路を中心
とする（ｍ＋１）×（ｎ＋１）個のスタティック型メモ
リセルが格子状に配置される。なお、メモリアレイＭＡ
ＲＹの具体的構成等については、後で詳細に説明する。

【００１２】メモリアレイＭＡＲＹを構成するｍ＋１本
のワード線は、ＸアドレスデコーダＸＤに結合され、択
一的に選択状態とされる。ＸアドレスデコーダＸＤに
は、ＸアドレスバッファＸＢからｉ＋１ビットの相補内
部アドレス信号Ｘ０＊〜Ｘｉ＊（ここで、例えば非反転
内部アドレス信号Ｘ０Ｔ及び反転内部アドレス信号Ｘ０
Ｂを合わせて相補内部アドレス信号Ｘ０＊のように＊を
付して表す。また、それが有効とされるとき選択的にハ
イレベルとされるいわゆる非反転信号等については、そ
の名称の末尾にＴを付して表し、それが有効とされると
き選択的にロウレベルとされる反転信号等についてはＢ
を付して表す。以下同様）が供給され、Ｘアドレスバッ
ファＸＢには、前段のアクセス装置からアドレス入力端
子ＡＸ０〜ＡＸｉを介して、Ｘアドレス信号ＡＸ０〜Ａ
Ｘｉが供給される。

【００１３】ＸアドレスバッファＸＢは、アドレス入力
端子ＡＸ０〜ＡＸｉを介して供給されるＸアドレス信号
ＡＸ０〜ＡＸｉを取り込み、これらのＸアドレス信号を
もとに相補内部アドレス信号Ｘ０＊〜Ｘｉ＊を形成し
て、ＸアドレスデコーダＸＤに供給する。また、Ｘアド
レスデコーダＸＤは、ＸアドレスバッファＸＢから供給
される相補内部アドレス信号Ｘ０＊〜Ｘ７＊をデコード
して、メモリアレイＭＡＲＹの対応するワード線を択一
的に選択レベルとする。

【００１４】次に、メモリアレイＭＡＲＹを構成するｎ
＋１組の相補データ線は、ＹスイッチＹＳに結合され、
このＹスイッチＹＳを介してｋ＋１組ずつ選択的にライ
トアンプＷＡ又はセンスアンプＳＡの３２個の単位回路
に接続される。ＹスイッチＹＳには、Ｙアドレスデコー
ダＹＤからｐ＋１ビットの図示されないデータ線選択信
号ＹＳ０Ｂ〜ＹＳｐＢが供給される。また、ライトアン
プＷＡには、タイミング発生回路ＴＧから書き込み制御
信号ＷＣが供給され、センスアンプＳＡには、センスア
ンプ制御信号ＳＣ１〜ＳＣ４が供給される。さらに、Ｙ
アドレスデコーダＹＤには、ＹアドレスバッファＹＢか
らｊ＋１ビットの相補内部アドレス信号Ｙ０＊〜Ｙｊ＊
が供給され、ＹアドレスバッファＹＢには、アドレス入
力端子ＡＹ０〜ＡＹｊを介してＹアドレス信号ＡＹ０〜
ＡＹｊが供給される。

【００１５】ＹアドレスバッファＹＢは、アドレス入力
端子ＡＹ０〜ＡＹｊを介して供給されるＹアドレス信号
ＡＹ０〜ＡＹｊを取り込み、これらのＹアドレス信号を
もとに相補内部アドレス信号Ｙ０＊〜Ｙｊ＊を形成し
て、ＹアドレスデコーダＹＤに供給する。また、Ｙアド
レスデコーダＹＤは、ＹアドレスバッファＹＢから供給
される相補内部アドレス信号Ｙ０＊〜Ｙｊ＊をデコード
して、ＹスイッチＹＳに対するデータ線選択信号ＹＳ０
Ｂ〜ＹＳｐＢの対応するビットを択一的にロウレベルと
する。さらに、ＹスイッチＹＳは、データ線選択信号Ｙ
Ｓ０Ｂ〜ＹＳｐＢが択一的にハイレベルとされることで
選択的にかつｋ＋１組ずつ同時にオン状態とされるｎ＋
１対のスイッチＭＯＳＦＥＴを含み、メモリアレイＭＡ
ＲＹの指定されたｋ＋１組の相補データ線とライトアン
プＷＡ又はリードアンプＲＡの各単位回路の出力端子又
は入力端子との間を選択的に接続する。

【００１６】この実施例において、スタティック型ＲＡ
Ｍは、多ビット構成とされてｋ＋１つまり例えば１６０
個のデータ入出力端子ＩＯ０〜ＩＯｋを備え、ライトア
ンプＷＡ，センスアンプＳＡ，データ入力バッファＩＢ
ならびにデータ出力バッファＯＢは、これらのデータ入
出力端子ＩＯ０〜ＩＯｋに対応して設けられるｋ＋１つ
まり例えば１６０個の単位回路を備える。このうち、ラ
イトアンプＷＡの各単位回路の入力端子は、相補書き込
みデータバスＷＤ０＊〜ＷＤｋ＊を介してデータ入力バ
ッファＩＢの対応する単位回路の出力端子に結合され、
センスアンプＳＡの各単位回路の出力端子は、相補読み
出しデータバスＲＤ０＊〜ＲＤｋ＊を介してデータ出力
バッファＯＢの対応する単位回路の入力端子に結合され
る。データ入力バッファＩＢの各単位回路の入力端子な
らびにデータ出力バッファＯＢの各単位回路の出力端子
は、データ入出力端子ＩＯ０〜ＩＯｋにそれぞれ共通結
合される。データ出力バッファＯＢの各単位回路には、
タイミング発生回路ＴＧから出力制御信号ＯＣが共通に
供給される。

【００１７】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭが書き込みモードとされるとき、
データ入出力端子ＩＯ０〜ＩＯｋを介して入力される合
計ｋ＋１ビットの書き込みデータを取り込み、ライトア
ンプＷＡの対応する単位回路に伝達する。このとき、ラ
イトアンプＷＡの各単位回路は、書き込み制御信号ＷＣ
のハイレベルを受けて選択的にかつ一斉に動作状態とさ
れ、データ入力バッファＩＢの対応する単位回路から相
補書き込みデータバスＷＤ０＊〜ＷＤｋ＊を介して伝達
される書き込みデータを所定の相補書き込み信号に変換
した後、メモリアレイＭＡＲＹの選択されたｋ＋１個の
メモリセルに書き込む。

【００１８】一方、センスアンプＳＡの各単位回路は、
スタティック型ＲＡＭが読み出しモードとされるとき、
センスアンプ制御信号ＳＣ１〜ＳＣ４に従って選択的に
かつ一斉に動作状態とされ、メモリアレイＭＡＲＹの選
択されたｋ＋１個のメモリセルからＹスイッチＹＳを介
して出力される読み出し信号を増幅した後、相補読み出
しデータバスＲＤ０＊〜ＲＤｋ＊を介してデータ出力バ
ッファＯＢの対応する単位回路に伝達する。このとき、
データ出力バッファＯＢの各単位回路は、出力制御信号
ＯＣのハイレベルを受けて選択的にかつ一斉に動作状態
とされ、センスアンプＳＡの対応する単位回路から伝達
されるｋ＋１ビットの読み出しデータをデータ入出力端
子ＩＯ０〜ＩＯｋを介してアクセス装置に出力する。な
お、センスアンプＳＡの具体的構成等については、後で
詳細に説明する。

【００１９】タイミング発生回路ＴＧは、前段のアクセ
ス装置から供給されるクロック信号ＣＫ，クロックイネ
ーブル信号ＣＥならびにリードライト信号ＲＷをもとに
上記各種制御信号をそれぞれ選択的に形成して、各部に
供給する。

【００２０】図２には、図１のスタティック型ＲＡＭに
含まれるメモリアレイＭＡＲＹ及び周辺部の一実施例の
ブロック図が示されている。同図をもとに、この実施例
のスタティック型ＲＡＭに含まれるメモリアレイＭＡＲ
Ｙ，ＹスイッチＹＳならびにセンスアンプＳＡの構成及
び動作をやや具体的に説明する。なお、以下の回路図に
おいて、そのチャンネル（バックゲート）部に矢印が付
されるＭＯＳＦＥＴはＰチャンネル型であって、矢印の
付されないＮチャンネルＭＯＳＦＥＴと区別して示され
る。また、図２には、メモリアレイＭＡＲＹの同時選択
されるｋ＋１組の相補データ線Ｄ０＊〜Ｄｋ＊とその関
連回路が例示的に示され、本発明に直接関係のないライ
トアンプＷＡについてはその記述を割愛した。

【００２１】図２において、この実施例のスタティック
型ＲＡＭの基本構成要素となるメモリアレイＭＡＲＹ
は、図の水平方向に平行して配置されるｍ＋１本のワー
ド線Ｗ０〜Ｗｍと、垂直方向に平行して配置されるｎ＋
１組の相補データ線Ｄ０＊〜Ｄｎ＊とを含む。これらの
ワード線及び相補データ線の交点には、一対のＣＭＯＳ
インバータが交差結合されてなるラッチを中心とする
（ｍ＋１）×（ｎ＋１）個のスタティック型メモリセル
ＭＣが格子状に配置される。

【００２２】メモリアレイＭＡＲＹの同一列に配置され
るｍ＋１個のスタティック型メモリセルＭＣのラッチの
非反転及び反転入出力ノードは、Ｎチャンネル型の一対
の選択ＭＯＳＦＥＴを介して対応する相補データ線Ｄ０
＊〜Ｄｎ＊の非反転又は反転信号線にそれぞれ共通結合
される。また、メモリアレイＭＡＲＹの同一行に配置さ
れるｎ＋１個のスタティック型メモリセルＭＣの選択Ｍ
ＯＳＦＥＴ対のゲートは、対応するワード線Ｗ０〜Ｗｍ
にそれぞれ共通結合される。

【００２３】メモリアレイＭＡＲＹを構成するｍ＋１本
のワード線Ｗ０〜Ｗｍは、その左方において図示されな
いＸアドレスデコーダＸＤに結合され、択一的に電源電
圧ＶＤＤのようなハイレベルとされる。また、メモリア
レイＭＡＲＹを構成するｎ＋１組の相補データ線Ｄ０＊
〜Ｄｎ＊は、その下方においてＹスイッチＹＳの対応す
る単位回路にそれぞれ結合され、さらにこのＹスイッチ
ＹＳを介してｋ＋１組ずつ選択的に相補共通データ線Ｃ
Ｄ０＊〜ＣＤｋ＊つまりはセンスアンプＳＡ又は図示さ
れないライトアンプＷＡの単位回路に接続される。

【００２４】ＹスイッチＹＳは、メモリアレイＭＡＲＹ
の相補データ線Ｄ０＊〜Ｄｎ＊に対応して設けられるｎ
＋１個の単位回路を備え、これらの単位回路のそれぞれ
は、図２に例示されるように、対応する相補データ線Ｄ
０＊〜Ｄｎ＊にの非反転及び反転信号線間に直並列形態
に設けられるＰチャンネル型の３個のプリチャージＭＯ
ＳＦＥＴＰＡ〜ＰＣと、対応する相補データ線Ｄ０＊〜
Ｄｎ＊の非反転又は反転信号線とｋ＋１組の相補共通デ
ータ線ＣＤ０＊〜ＣＤｋ＊との間にそれぞれ設けられる
Ｐチャンネル型の一対のスイッチＭＯＳＦＥＴとを含
む。このうち、スイッチＭＯＳＦＥＴＰＤ及びＰＥのゲ
ートは、順次ｋ＋１組ずつ共通結合され、Ｙアドレスデ
コーダＹＤから対応するデータ線選択信号ＹＳ０Ｂ〜Ｙ
ＳｐＢがそれぞれ共通に供給される。また、プリチャー
ジＭＯＳＦＥＴＰＡ〜ＰＣのゲートも、順次ｋ＋１組ず
つ共通結合され、対応するデータ線選択信号ＹＳ０Ｂ〜
ＹＳｐＢのインバータＶ１による反転信号がそれぞれ共
通に供給される。

【００２５】なお、ＹアドレスデコーダＹＤから供給さ
れるデータ線選択信号ＹＳ０Ｂ〜ＹＳｐＢは、スタティ
ック型ＲＡＭが非選択状態とされるとき、すべて電源電
圧ＶＤＤのようなハイレベルとされ、スタティック型Ｒ
ＡＭが選択状態とされるときには、相補内部アドレス信
号Ｙ０＊〜Ｙｊ＊つまりはＹアドレス信号ＡＹ０〜ＡＹ
ｊに従って択一的に接地電位ＶＳＳのようなロウレベル
とされる。

【００２６】これにより、ＹスイッチＹＳの各単位回路
のプリチャージＭＯＳＦＥＴＰＡ〜ＰＣは、スタティッ
ク型ＲＡＭが非選択状態とされるとき、データ線選択信
号ＹＳ０Ｂ〜ＹＳｐＢのハイレベルを受けて一斉にオン
状態となり、メモリアレイＭＡＲＹの相補データ線Ｄ０
＊〜Ｄｎ＊の非反転及び反転信号線を電源電圧ＶＤＤの
ようなハイレベルにプリチャージする。また、スタティ
ック型ＲＡＭが選択状態とされ、データ線選択信号ＹＳ
０Ｂ〜ＹＳｐＢが択一的にロウレベルとされると、対応
するｋ＋１組が選択的にオフ状態となり、メモリアレイ
ＭＡＲＹの対応する相補データ線Ｄ０＊〜Ｄｎ＊のプリ
チャージ動作を停止する。

【００２７】一方、ＹスイッチＹＳの各単位回路を構成
するスイッチＭＯＳＦＥＴＰＤ及びＰＥは、スタティッ
ク型ＲＡＭが選択状態とされるとき、対応するデータ線
選択信号ＹＳ０Ｂ〜ＹＳｐＢが択一的にロウレベルとさ
れることでｋ＋１組ずつ選択的にオン状態となり、メモ
リアレイＭＡＲＹの対応するｋ＋１組の相補データ線Ｄ
０＊〜Ｄｎ＊と相補共通データ線ＣＤ０＊〜ＣＤｋ＊つ
まりはライトアンプＷＡ又はセンスアンプＳＡとの間を
選択的に接続状態とする。

【００２８】相補共通データ線ＣＤ０＊〜ＣＤｋ＊は、
センスアンプＳＡの対応する単位回路つまり単位プリチ
ャージ回路ＵＰＣ０〜ＵＰＣｋの相補入力端子にそれぞ
れ結合されるとともに、図示されないライトアンプＷＡ
の単位回路つまり単位ライトアンプＵＷＡ０〜ＵＷＡｋ
の相補出力端子にそれぞれ結合される。

【００２９】ここで、センスアンプＳＡは、相補共通デ
ータ線ＣＤ０＊〜ＣＤｋ＊に対応して設けられるそれぞ
れｋ＋１個の単位プリチャージ回路ＵＰＣ０〜ＵＰＣ
ｋ，単位センスアンプＵＳＡ０〜ＵＳＡｋならびに単位
センスアンプラッチＵＳＬ０〜ＵＳＬｋを備える。この
うち、単位プリチャージ回路ＵＰＣ０〜ＵＰＣｋの相補
入力端子は、対応する相補共通データ線ＣＤ０＊〜ＣＤ
ｋ＊に結合され、その相補出力端子は、対応する単位セ
ンスアンプＵＳＡ０〜ＵＳＡｋの相補入力端子に接続さ
れる。また、単位センスアンプＵＳＡ０〜ＵＳＡｋの相
補出力端子は、対応する単位センスアンプラッチＵＳＬ
０〜ＵＳＬｋの相補入力端子に結合され、単位センスア
ンプラッチＵＳＬ０〜ＵＳＬｋの相補出力端子は、相補
読み出しデータバスＲＤ０＊〜ＲＤｋ＊を介して図示さ
れないデータ出力バッファＯＢの対応する単位回路の相
補入力端子に結合される。単位プリチャージ回路ＵＰＣ
０〜ＵＰＣｋには、タイミング発生回路ＴＧからセンス
アンプ制御信号ＳＣ１が供給される。また、単位センス
アンプＵＳＡ０〜ＵＳＡｋには、センスアンプ制御信号
ＳＣ２及びＳＣ３が共通に供給され、単位センスアンプ
ラッチＵＳＬ０〜ＵＳＬｋには、センスアンプ制御信号
ＳＣ４が共通に供給される。

【００３０】センスアンプＳＡの単位プリチャージ回路
ＵＰＣ０〜ＵＰＣｋは、後述するように、センスアンプ
制御信号ＳＣ１のハイレベルを受けて選択的に動作状態
とされ、相補共通データ線ＣＤ０＊〜ＣＤｋ＊の非反転
及び反転信号線を電源電圧ＶＤＤのようなハイレベルに
プリチャージする。また、単位センスアンプＵＳＡ０〜
ＵＳＡｋは、センスアンプ制御信号ＳＣ２及びＳＣ３に
従って選択的に動作状態とされ、メモリアレイＭＡＲＹ
の選択されたｋ＋１個のスタティック型メモリセルＭＣ
から相補共通データ線ＣＤ０＊〜ＣＤｋ＊を介して出力
される読み出し信号を所定の中間レベルまで増幅した
後、対応する単位センスアンプラッチＵＳＬ０〜ＵＳＬ
ｋにそれぞれ伝達する。さらに、単位センスアンプラッ
チＵＳＬ０〜ＵＳＬｋは、センスアンプ制御信号ＳＣ４
に従って選択的に動作状態とされ、対応する単位センス
アンプＵＳＡ０〜ＵＳＡｋによって所定の中間レベルま
で増幅された読み出し信号を、電源電圧ＶＤＤのような
ハイレベル又は接地電位ＶＳＳのようなロウレベルまで
増幅・拡大して保持するとともに、相補読み出しデータ
バスＲＤ０＊〜ＲＤｋ＊を介してデータ出力バッファＯ
Ｂの対応する単位回路に伝達する。なお、センスアンプ
ＳＡの単位プリチャージ回路ＵＰＣ０〜ＵＰＣｋ，単位
センスアンプＵＳＡ０〜ＵＳＡｋならびに単位センスア
ンプラッチＵＳＬ０〜ＵＳＬｋの具体的構成等について
は、後で詳細に説明する。

【００３１】図３には、図１のスタティック型ＲＡＭに
含まれるセンスアンプＳＡの第１の実施例の部分的な回
路図が示されている。また、図４には、図１のスタティ
ック型ＲＡＭの読み出しモードにおける一実施例の信号
波形図が示されている。両図をもとに、この実施例のス
タティック型ＲＡＭのセンスアンプＳＡの具体的構成及
び動作ならびにその特徴について説明する。なお、以下
の記述では、単位プリチャージ回路ＵＰＣ０に関する説
明をもって単位プリチャージ回路ＵＰＣ０〜ＵＰＣｋを
説明し、単位センスアンプＵＳＡ０に関する説明をもっ
て単位センスアンプＵＳＡ０〜ＵＳＡｋを説明し、単位
センスアンプラッチＵＳＬ０に関する説明をもって単位
センスアンプラッチＵＳＬ０〜ＵＳＬｋを説明する。

【００３２】図３において、センスアンプＳＡは、前述
のように、相補共通データ線ＣＤ０＊〜ＣＤｋ＊に対応
して設けられるｋ＋１個の単位回路を備え、これらの単
位回路のそれぞれは、単位プリチャージ回路ＵＰＣ０〜
ＵＰＣｋ，単位センスアンプＵＳＡ０〜ＵＳＡｋならび
に単位センスアンプラッチＵＳＬ０〜ＵＳＬｋからな
る。このうち、単位プリチャージ回路ＵＰＣ０〜ＵＰＣ
ｋは、図の単位プリチャージ回路ＵＰＣ０に代表して示
されるように、対応する相補共通データ線ＣＤ０＊〜Ｃ
Ｄｋ＊の非反転及び反転信号線間に直並列形態に設けら
れるＰチャンネル型の３個のプリチャージＭＯＳＦＥＴ
Ｐ７〜Ｐ９をそれぞれ含む。これらのプリチャージＭＯ
ＳＦＥＴＰ７〜Ｐ９のゲートには、タイミング発生回路
ＴＧからセンスアンプ制御信号ＳＣ１が共通に供給され
る。

【００３３】これにより、単位プリチャージ回路ＵＰＣ
０〜ＵＰＣｋのプリチャージＭＯＳＦＥＴＰ７〜Ｐ９
は、センスアンプ制御信号ＳＣ１のロウレベルを受けて
選択的にオン状態となり、対応する相補共通データ線Ｃ
Ｄ０＊〜ＣＤ０ｋの非反転及び反転信号線を電源電圧Ｖ
ＤＤのようなハイレベルにプリチャージする。

【００３４】次に、センスアンプＳＡの単位センスアン
プＵＳＡ０〜ＵＳＡｋは、図３の単位センスアンプＵＳ
Ａ０に代表して示されるように、差動形態とされる一対
のＮチャンネルＭＯＳＦＥＴＮ３及びＮ４を含む。これ
らの差動ＭＯＳＦＥＴＮ３及びＮ４の共通結合されたソ
ースは、そのゲートにセンスアンプ制御信号ＳＣ３を受
けるＮチャンネル型の駆動ＭＯＳＦＥＴＮ９を介して接
地電位ＶＳＳに結合され、そのドレインつまり単位セン
スアンプＵＳＡ０の反転入出力ノードｎＡＢ及び非反転
入出力ノードｎＡＴは、そのゲートにセンスアンプ制御
信号ＳＣ２を受ける一対のＰチャンネルＭＯＳＦＥＴＰ
３及びＰ４を介して電源電圧ＶＤＤに結合される。ま
た、そのゲートつまり非反転内部ノードＳＩ０Ｔ及び反
転内部ノードＳＩ０Ｂは、そのゲートに上記センスアン
プ制御信号ＳＣ２を受ける一対のＰチャンネルＭＯＳＦ
ＥＴＰ１及びＰ２を介して単位センスアンプＵＳＡ０の
非反転入力端子ＣＤ０Ｔ及び反転入力端子ＣＤ０Ｂにそ
れぞれ結合されるとともに、そのゲートに上記センスア
ンプ制御信号ＳＣ２を受ける一対のＮチャンネルＭＯＳ
ＦＥＴＮ１及びＮ２を介して接地電位ＶＳＳに結合され
る。

【００３５】これにより、単位センスアンプＵＳＡ０〜
ＵＳＡｋのＭＯＳＦＥＴＮ３及びＮ４は、センスアンプ
制御信号ＳＣ３がハイレベルとされ駆動ＭＯＳＦＥＴＮ
９がオン状態とされることで選択的に動作状態となり、
負荷手段たるＭＯＳＦＥＴＰ３及びＰ４ともに差動増幅
回路として作用する。また、ＭＯＳＦＥＴＰ１及びＰ２
は、センスアンプ制御信号ＳＣ２のロウレベルを受けて
選択的にオン状態となり、単位センスアンプＵＳＡ０〜
ＵＳＡｋの相補入出力ノードＳＩ０＊〜ＳＩｋ＊と対応
する相補共通データ線ＣＤ０＊〜ＣＤｋ＊との間を選択
的に接続状態とする。さらに、ＭＯＳＦＥＴＮ１及びＮ
２は、センスアンプ制御信号ＳＣ２のハイレベルを受け
て選択的にオン状態となり、対応する非反転入出力ノー
ドＳＩ０Ｔ〜ＳＩｋＴならびに反転入出力ノードＳＩ０
Ｂ〜ＳＩｋＢを接地電位ＶＳＳに接続する。この非反転
及び反転入出力ノードが接地電位ＶＳＳとされるとき、
差動ＭＯＳＦＥＴＮ３及びＮ４はオフ状態とされる。

【００３６】なお、ＭＯＳＦＥＴＰ３及びＰ４は、後述
するように、単位センスアンプＵＳＡ０〜ＵＳＡｋの増
幅動作が終了した時点で、ＭＯＳＦＥＴＮ３及びＮ４と
ともにオフ状態とされ、これによって単位センスアンプ
ＵＳＡ０〜ＵＳＡｋと単位センスアンプラッチＵＳＬ０
〜ＵＳＬｋとの間が切断状態とされる。また、ＭＯＳＦ
ＥＴＰ３及びＰ４は、前述のように、単位センスアンプ
ＵＳＡ０〜ＵＳＡｋが非動作状態とされるとき、センス
アンプ制御信号ＳＣ２のロウレベルを受けてオン状態と
され、対応する単位センスアンプＵＳＡ０〜ＵＳＡｋの
非反転出力ノードｎＡＴ及び反転出力ノードｎＡＢを電
源電圧ＶＤＤのようなハイレベルとするためのプリチャ
ージＭＯＳＦＥＴとして作用する。

【００３７】一方、単位センスアンプラッチＵＳＬ０〜
ＵＳＬｋは、図３の単位センスアンプラッチＵＳＬ０に
代表されるように、それぞれＰチャンネルＭＯＳＦＥＴ
Ｐ５及びＮチャンネルＭＯＳＦＥＴＮ５ならびにＰチャ
ンネルＭＯＳＦＥＴＰ６及びＮチャンネルＭＯＳＦＥＴ
Ｎ６からなる一対のＣＭＯＳインバータが交差結合され
てなるＣＭＯＳ型のラッチ回路を含む。これらのラッチ
回路の非反転入出力ノードｎＬＡ及び反転入出力ノード
ｎＬＢは、その上方において、パスＭＯＳＦＥＴを介す
ることなく直接、対応する単位センスアンプＵＳＡ０〜
ＵＳＡｋの非反転出力ノードｎＡＴ及び反転出力ノード
ｎＡＢにそれぞれ結合されるとともに、その下方におい
て対応する相補読み出しデータバスＲＤ０＊〜ＲＤｋ＊
に結合される。ラッチ回路を構成するＭＯＳＦＥＴＮ５
及びＮ６の共通結合されたソースは、そのゲートにセン
スアンプ制御信号ＳＣ４を受けるＮチャンネル型の駆動
ＭＯＳＦＥＴＮ１０を介して接地電位ＶＳＳに結合され
る。

【００３８】これにより、単位センスアンプラッチＵＳ
Ｌ０〜ＵＳＬｋの各ラッチ回路は、センスアンプ制御信
号ＳＣ４がハイレベルとされ駆動ＭＯＳＦＥＴＮ１０が
オン状態とされることで選択的に動作状態とされ、対応
する単位センスアンプＵＳＡ０〜ＵＳＡｋの非反転出力
ノードｎＡＴ及び反転出力ノードｎＡＢにおける読み出
し信号の増幅後のレベルをさらに増幅・拡大して、保持
する。これらの読み出し信号は、相補読み出しデータバ
スＲＤ０＊〜ＲＤｋ＊を介して、データ出力バッファＯ
Ｂの対応する単位回路に伝達される。なお、センスアン
プ制御信号ＳＣ１〜ＳＣ４の具体的時間関係等について
は、後で詳細に説明する。

【００３９】クロック信号ＣＫが無効レベルつまりロウ
レベルとされスタティック型ＲＡＭが非選択状態とされ
るとき、メモリアレイＭＡＲＹでは、すべてのワード線
Ｗ０〜Ｗｍが接地電位ＶＳＳのようなロウレベルの非選
択レベルとされ、センスアンプ制御信号ＳＣ１〜ＳＣ４
もすべてロウレベルとされる。このため、センスアンプ
ＳＡの単位プリチャージ回路ＵＰＣ０〜ＵＰＣｋでは、
センスアンプ制御信号ＳＣ１のロウレベルを受けてプリ
チャージＭＯＳＦＥＴＰ７〜Ｐ９がオン状態とされ、相
補共通データ線ＣＤ０＊〜ＣＤｋ＊の非反転及び反転信
号線がすべて電源電圧ＶＤＤのようなハイレベルにプリ
チャージされる。また、単位センスアンプＵＳＡ０〜Ｕ
ＳＡｋでは、センスアンプ制御信号ＳＣ２のロウレベル
を受けてＭＯＳＦＥＴＰ１及びＰ２ならびにＰ３及びＰ
４がオン状態となり、相補共通データ線ＣＤ０＊〜ＣＤ
ｋ＊は各単位センスアンプの差動増幅回路の相補入力ノ
ードに接続されるが、センスアンプ制御信号ＳＣ３及び
ＳＣ４がロウレベルとされることで駆動ＭＯＳＦＥＴＮ
９及びＮ１０がオフ状態となり、単位センスアンプＵＳ
Ａ０〜ＵＳＡｋならびに単位センスアンプラッチＵＳＬ
０〜ＵＳＬｋはすべて非動作状態とされる。相補読み出
しデータバスＲＤ０＊〜ＲＤｋ＊の非反転及び反転信号
線は、各単位センスアンプのＭＯＳＦＥＴＰ３及びＰ４
を介して電源電圧ＶＤＤのようなハイレベルにプリチャ
ージされる。

【００４０】次に、スタティック型ＲＡＭは、クロック
信号ＣＫのハイレベルへの立ち上がり時点においてクロ
ックイネーブル信号ＣＥがハイレベルとされることで、
選択的に選択状態とされる。このとき、アドレス入力端
子ＡＸ０〜ＡＸｉには、例えばワード線Ｗ０を指定する
組み合わせでＸアドレス信号ＡＸ０〜ＡＸｉが供給さ
れ、アドレス入力端子ＡＹ０〜ＡＹｊには、データ線選
択信号ＹＳ０Ｂを指定する組み合わせでＹアドレス信号
ＡＹ０〜ＡＹｊが供給される。

【００４１】スタティック型ＲＡＭでは、クロック信号
ＣＫの立ち上がりから所定時間が経過した時点でセンス
アンプ制御信号ＳＣ１がハイレベルとされ、やや遅れて
センスアンプ制御信号ＳＣ３が所定期間だけハイレベル
とされる。また、少し遅れてセンスアンプ制御信号ＳＣ
４がハイレベルとされ、さらに遅れてセンスアンプ制御
信号ＳＣ２がハイレベルとされる。センスアンプ制御信
号ＳＣ３は、センスアンプ制御信号ＳＣ２の立ち上がり
とともにロウレベルに戻され、センスアンプ制御信号Ｓ
Ｃ１，ＳＣ２ならびにＳＣ４は、クロック信号ＣＫの立
ち下がりを受けてロウレベルに戻される。メモリアレイ
ＭＡＲＹでは、センスアンプ制御信号ＳＣ３の立ち上が
りとほぼ同期して、Ｘアドレス信号ＡＸ０〜ＡＸｉによ
って指定されるワード線Ｗ０が択一的に電源電圧ＶＤＤ
のような選択レベルとされる。また、Ｙアドレスデコー
ダＹＤでは、Ｙアドレス信号ＡＹ０〜ＡＹｊによって指
定されるデータ線選択信号ＹＳ０Ｂが択一的にロウレベ
ルとされ、対応するｋ＋１組の相補データ線Ｄ０＊〜Ｄ
ｋ＊と相補共通データ線ＣＤ０＊〜ＣＤｋ＊つまりはセ
ンスアンプＳＡの各単位回路との間が接続状態とされ
る。

【００４２】センスアンプＳＡの単位プリチャージ回路
ＵＰＣ０〜ＵＰＣｋでは、センスアンプ制御信号ＳＣ１
のハイレベルを受けてプリチャージＭＯＳＦＥＴＰ７〜
Ｐ９が一斉にオフ状態とされ、相補共通データ線ＣＤ０
＊〜ＣＤｋ＊のプリチャージ動作が停止される。また、
メモリアレイＭＡＲＹの相補データ線Ｄ０＊〜Ｄｎ＊に
は、選択されたワード線Ｗ０に結合されるｎ＋１個のメ
モリセルの保持データに従った読み出し信号がそれぞれ
出力され、相補共通データ線ＣＤ０＊〜ＣＤｋ＊を介し
てセンスアンプＳＡの対応する単位回路に伝達される。
さらに、センスアンプＳＡでは、センスアンプ制御信号
ＳＣ３のハイレベルを受けて単位センスアンプＵＳＡ０
〜ＵＳＡｋが一斉に動作状態とされ、相補共通データ線
ＣＤ０＊〜ＣＤｋ＊を介して出力される読み出し信号の
増幅動作が開始される。そして、これらの単位センスア
ンプの相補出力ノードにおける読み出し信号のレベルが
所定値に達した時点でセンスアンプ制御信号ＳＣ４がハ
イレベルとされると、単位センスアンプラッチＵＳＬ０
〜ＵＳＬｋが一斉に動作状態とされ、相補読み出しデー
タバスＲＤ０＊〜ＲＤｋ＊には、電源電圧ＶＤＤをハイ
レベルとし接地電位ＶＳＳをロウレベルとする全振幅の
読み出し信号が得られる。

【００４３】ところで、この実施例のスタティック型Ｒ
ＡＭでは、センスアンプ制御信号ＳＣ４のハイレベルを
受けて単位センスアンプラッチＵＳＬ０〜ＵＳＬｋが動
作状態とされた後、センスアンプ制御信号ＳＣ３がロウ
レベルとされて単位センスアンプＵＳＡ０〜ＵＳＡｋが
非動作状態とされ、センスアンプ制御信号ＳＣ２がハイ
レベルとされる。このため、まず単位センスアンプＵＳ
Ａ０〜ＵＳＡｋのＭＯＳＦＥＴＰ１及びＰ２がオフ状態
となって、相補共通データ線ＣＤ０＊〜ＣＤｋ＊つまり
単位プリチャージ回路ＵＰＣ０〜ＵＰＣｋと単位センス
アンプＵＳＡ０〜ＵＳＡｋを構成するＭＯＳＦＥＴＮ３
及びＮ４のゲートつまり非反転内部ノードＳＩ０Ｔ及び
反転内部ノードＳＩ０Ｂとの間が切断状態とされるとと
もに、ＭＯＳＦＥＴＮ１及びＮ２がオン状態となって、
これらの非反転内部ノードＳＩ０Ｔ及び反転内部ノード
ＳＩ０Ｂのレベルが接地電位ＶＳＳのようなロウレベル
に固定される。また、非反転内部ノードＳＩ０Ｔ及び反
転内部ノードＳＩ０Ｂのロウレベルを受けて差動ＭＯＳ
ＦＥＴＮ３及びＮ４がオフ状態とされ、センスアンプ制
御信号ＳＣ２のハイレベルを受けて差動ＭＯＳＦＥＴＮ
３及びＮ４の負荷手段たるＭＯＳＦＥＴＰ３及びＰ４が
オフ状態とされる。

【００４４】これらの結果、単位センスアンプＵＳＡ０
〜ＵＳＡｋの非反転出力ノードｎＡＴ及び反転出力ノー
ドｎＡＢと対応する単位センスアンプラッチＵＳＬ０〜
ＵＳＬｋの非反転入出力ノードｎＬＴ及び反転入出力ノ
ードｎＬＢとの間が完全な切断状態とされ、センスアン
プＳＡでは、単位センスアンプラッチＵＳＬ０〜ＵＳＬ
ｋのみが動作状態とされて読み出しデータを保持する。

【００４５】周知のように、差動ＭＯＳＦＥＴＮ３及び
Ｎ４を含むセンスアンプＳＡの単位センスアンプＵＳＡ
０〜ＵＳＡｋは、駆動ＭＯＳＦＥＴＮ９がオン状態であ
る限り比較的大きな動作電流を流すが、交差結合された
一対のＣＭＯＳインバータを含む単位センスアンプラッ
チＵＳＬ０〜ＵＳＬｋは、それが動作状態にあるとき
も、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴが相補
的にオン状態とされることでその動作電流はゼロに近
い。したがって、上記のように単位センスアンプラッチ
ＵＳＬ０〜ＵＳＬｋの増幅動作が開始された時点で単位
センスアンプＵＳＡ０〜ＵＳＡｋの動作を停止すること
で、ｋ＋１つまり例えば１６０個の単位センスアンプが
同時に動作状態とされることによる消費電力の増大を抑
え、スタティック型ＲＡＭの低消費電力化を図ることが
できる。

【００４６】一方、この実施例では、上記のように、単
位センスアンプＵＳＡ０〜ＵＳＡｋと対応する単位セン
スアンプラッチＵＳＬ０〜ＵＳＬｋとの間がパスＭＯＳ
ＦＥＴを介することなく直接結合されるが、センスアン
プ制御信号ＳＣ２がハイレベルとされＭＯＳＦＥＴＰ１
及びＰ２，Ｐ３及びＰ４ならびにＮ３及びＮ４がオフ状
態とされることで、単位センスアンプＵＳＡ０〜ＵＳＡ
ｋと単位センスアンプラッチＵＳＬ０〜ＵＳＬｋとの間
は完全な切断状態とされる。したがって、前記図６の場
合のようなサイズや不純物濃度等の製造バラツキともな
うパスＭＯＳＦＥＴのコンダクタンスつまりはそのソー
ス・ドレイン間の電位差による影響を排除し、スタティ
ック型ＲＡＭの動作を安定化できるものとなる。

【００４７】図５には、図１のスタティック型ＲＡＭに
含まれるセンスアンプＳＡの第２の実施例の部分的な回
路図が示されている。なお、この実施例のセンスアンプ
ＳＡは、前記図３の実施例を基本的に踏襲するものであ
るため、これと異なる部分についてのみ説明を追加す
る。

【００４８】図５において、この実施例のセンスアンプ
ＳＡは、図３の実施例において差動ＭＯＳＦＥＴＮ３及
びＮ４のゲート側に設けられたＭＯＳＦＥＴＰ１及びＰ
２ならびにＮ１及びＮ２を含まず、代わって差動ＭＯＳ
ＦＥＴＮ３及びＮ４のソース側に設けられた一対のＮチ
ャンネルＭＯＳＦＥＴＮ７及びＮ８を含む。これらのＭ
ＯＳＦＥＴのゲートには、センスアンプ制御信号ＳＣ２
のインバータＶ２による反転信号が供給される。また、
単位センスアンプラッチＵＳＬ０〜ＵＳＬｋの非反転入
出力ノードｎＬＴ及び反転入出力ノードｎＬＢは、パス
ＭＯＳＦＥＴを介することなく直接、対応する単位セン
スアンプＵＳＡ０〜ＵＳＡｋの非反転出力ノードｎＡＴ
及び反転出力ノードｎＡＢにそれぞれ結合される。

【００４９】単位センスアンプＵＳＡ０〜ＵＳＡｋの増
幅動作が終了しセンスアンプ制御信号ＳＣ２がハイレベ
ルとされるとき、これらの単位センスアンプでは、差動
ＭＯＳＦＥＴＮ３及びＮ４はオフ状態とされないもの
の、ＭＯＳＦＥＴＰ３及びＰ４がオフ状態とされ、ＭＯ
ＳＦＥＴＮ７及びＮ８もオフ状態とされる。このため、
単位センスアンプＵＳＡ０〜ＵＳＡｋと対応する単位セ
ンスアンプラッチＵＳＬ０〜ＵＳＬｋとの間は完全な切
断状態となり、これによってこの実施例でも前記図３の
実施例と同様を効果を得ることができるものとなる。

【００５０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）論理集積回路装置等に内蔵され多ビット構成とさ
れるスタティック型ＲＡＭ等のセンスアンプの各単位回
路を、例えば、差動形態とされる第１及び第２のＭＯＳ
ＦＥＴと、回路の電源電圧と第１及び第２のＭＯＳＦＥ
Ｔのドレインつまりその非反転及び反転出力ノードとの
間にそれぞれ設けられ、非動作状態時は非反転及び反転
出力ノードを第１の電源電圧電位にプリチャージし、動
作状態時は第１及び第２のＭＯＳＦＥＴに対する負荷手
段として作用する第３及び第４のＭＯＳＦＥＴと、セン
スアンプの非反転及び反転入力端子と第１及び第２のＭ
ＯＳＦＥＴのゲートとの間にそれぞれ設けられ、増幅動
作終了後にオフ状態とされる第５及び第６のＭＯＳＦＥ
Ｔと、第１及び第２のＭＯＳＦＥＴのゲートと回路の接
地電位との間にそれぞれ設けられ、増幅動作終了後にオ
ン状態とされる第７及び第８のＭＯＳＦＥＴとを含む差
動増幅回路と、一対のＣＭＯＳインバータが交差結合さ
れてなり、その非反転及び反転入出力ノードがパスＭＯ
ＳＦＥＴを介することなく直接差動増幅回路の非反転及
び反転出力ノードにそれぞれ結合されるラッチ回路とを
もとに構成することで、増幅動作終了後は非動作状態と
される差動増幅回路がラッチ回路に与える影響を排除し
つつ、差動増幅回路及びラッチ回路間のパスＭＯＳＦＥ
Ｔをなくすことができるという効果が得られる。

【００５１】（２）上記（１）項により、パスＭＯＳＦ
ＥＴによるラッチ回路の非反転及び反転入出力ノード間
の電位差をなくすことができるという効果が得られる。 （３）上記（１）項及び（２）項により、その動作を安
定化しつつ、差動増幅回路及びラッチ回路からなる多数
の単位回路を含むセンスアンプの動作を高速化すること
ができるという効果が得られる。 （４）上記（１）項ないし（３）項により、その動作を
安定化しつつ、多ビット構成とされ多数の単位回路を含
むセンスアンプを備えるスタティック型ＲＡＭ等の動作
を高速化することができるという効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、スタティック型ＲＡＭは、任意のブ
ロック構成を採りうるし、その起動制御信号及びアドレ
ス信号の名称及び組み合わせならびに有効レベル等も、
種々の実施形態を採りうる。図２において、メモリアレ
イＭＡＲＹは、任意数の冗長素子を含むことができる
し、その周辺部を含めて複数のメモリマットに分割する
こともできる。図３及び図５において、センスアンプＳ
Ａの単位プリチャージ回路ＵＰＣ０〜ＵＰＣｋ，単位セ
ンスアンプＵＳＡ０〜ＵＳＡｋならびに単位センスアン
プラッチＵＳＬ０〜ＵＳＬｋの具体的構成は、これらの
実施例による制約を受けないし、電源電圧の極性や絶対
値ならびにＭＯＳＦＥＴの導電型等も、同様である。図
４において、クロック信号ＣＫ，クロックイネーブル信
号ＣＥ，Ｘアドレス信号ＡＸ０〜ＡＸｉ，Ｙアドレス信
号ＡＹ０〜ＡＹｊ，ワード線Ｗ０〜Ｗｍ，相補データ線
Ｄ０＊〜Ｄｎ＊ならびにセンスアンプ制御信号ＳＣ１〜
ＳＣ４等の具体的なタイミング関係やその有効レベル等
は、種々の実施形態を採りうる。

【００５３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるスタ
ティック型ＲＡＭならびにこれを含む論理集積回路装置
に適用した場合について説明したが、それに限定される
ものではなく、例えば、スタティック型ＲＡＭとして単
体で形成されるものや同様なスタティック型ＲＡＭを含
む各種の半導体装置にも適用できる。この発明は、少な
くとも差動増幅回路及びラッチ回路を含むＣＭＯＳ型の
センスアンプを含む半導体記憶装置ならびにこのような
半導体記憶装置を含む装置又はシステムに広く適用でき
る。

【００５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、論理集積回路装置等に内蔵
され多ビット構成とされるスタティック型ＲＡＭ等のセ
ンスアンプの各単位回路を、例えば、差動形態とされる
第１及び第２のＭＯＳＦＥＴと、回路の電源電圧と第１
及び第２のＭＯＳＦＥＴのドレインつまりその非反転及
び反転出力ノードとの間にそれぞれ設けられ、非動作状
態時は非反転及び反転出力ノードを第１の電源電圧電位
にプリチャージし、動作状態時は第１及び第２のＭＯＳ
ＦＥＴに対する負荷手段として作用する第３及び第４の
ＭＯＳＦＥＴと、センスアンプの非反転及び反転入力端
子と第１及び第２のＭＯＳＦＥＴのゲートとの間にそれ
ぞれ設けられ、増幅動作終了後にオフ状態とされる第５
及び第６のＭＯＳＦＥＴと、第１及び第２のＭＯＳＦＥ
Ｔのゲートと回路の接地電位との間にそれぞれ設けら
れ、増幅動作終了後にオン状態とされる第７及び第８の
ＭＯＳＦＥＴとを含む差動増幅回路と、一対のＣＭＯＳ
インバータが交差結合されてなり、その非反転及び反転
入出力ノードがパスＭＯＳＦＥＴを介することなく直接
差動増幅回路の非反転及び反転出力ノードにそれぞれ結
合されるラッチ回路とをもとに構成することで、増幅動
作終了後は非動作状態とされる差動増幅回路がラッチ回
路に与える影響を排除しつつ、差動増幅回路及びラッチ
回路間のパスＭＯＳＦＥＴをなくし、パスＭＯＳＦＥＴ
が設けられることによるラッチ回路の非反転及び反転入
出力ノード間の電位差をなくすことができる。この結
果、その動作を安定化しつつ、多数の差動増幅回路及び
ラッチ回路を備えるセンスアンプの動作を高速化するこ
とができ、これによってその動作を安定化しつつ、多ビ
ット構成とされるスタティック型ＲＡＭ等の動作を高速
化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるメモリ
アレイ及び周辺部の一実施例を示す回路ブロック図であ
る。

【図３】図１のスタティック型ＲＡＭに含まれるセンス
アンプの第１の実施例を示す部分的な回路図である。

【図４】図１のスタティック型ＲＡＭの読み出しモード
の一実施例を示す信号波形図である。

【図５】図１のスタティック型ＲＡＭに含まれるセンス
アンプの第２の実施例を示す部分的な回路図である。

【図６】この発明に先立って本願発明者等が開発したス
タティック型ＲＡＭに含まれるセンスアンプの一例を示
す部分的な回路図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＹＳ……Ｙスイッ
チ、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアドレス
バッファ、ＷＡ……ライトアンプ、ＳＡ……センスアン
プ、ＩＢ……データ入力バッファ、ＯＢ……データ出力
バッファ、ＴＧ……タイミング発生回路。ＣＫ……クロ
ック信号入力端子、ＣＥ……クロックイネーブル信号入
力端子、ＲＷ……リードライト信号入力端子、ＡＸ０〜
ＡＸｉ……Ｘアドレス信号入力端子、ＡＹ０〜ＡＹｊ…
…Ｙアドレス信号入力端子、ＩＯ０〜ＩＯｋ……データ
入出力端子、Ｘ０＊〜Ｘｉ＊……相補内部Ｘアドレス信
号、Ｙ０＊〜Ｙｊ＊……相補内部Ｙアドレス信号、ＷＤ
０＊〜ＷＤｋ＊……相補書き込みデータバス、ＲＤ０＊
〜ＲＤｋ＊……相補読み出しデータバス、ＳＣ１〜ＳＣ
６……センスアンプ制御信号、ＷＣ……書き込み制御信
号、ＯＣ……出力制御信号。Ｗ０〜Ｗｍ……ワード線、
Ｄ０＊〜Ｄｎ＊……相補データ線、ＭＣ……スタティッ
ク型メモリセル、ＹＳ０Ｂ〜ＹＳｐＢ……データ線選択
信号、ＣＤ０＊〜ＣＤｋ＊……相補共通データ線、ＵＳ
Ａ０〜ＵＳＡｋ……単位センスアンプ、ＵＳＬ０〜ＵＳ
Ｌｋ……単位センスアンプラッチ。ＶＤＤ……電源電
圧、ＶＳＳ……接地電位、ＰＡ〜ＰＥ，Ｐ１〜Ｐ９……
ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ１０……Ｎチャン
ネルＭＯＳＦＥＴ、Ｖ１〜Ｖ２……ＣＭＯＳインバー
タ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 差動形態とされ、そのゲートが非反転入
   力端子（ＣＤ０Ｔ）及び反転入力端子（ＣＤ０Ｂ）にそ
   れぞれ結合される第１のＭＯＳＦＥＴ（Ｎ３）及び第２
   のＭＯＳＦＥＴ（Ｎ４）を含む差動増幅回路（ＵＳＡ
   ０）と、 交差結合される一対のＣＭＯＳインバータを含み、その
   非反転入出力ノード（ｎＬＴ）及び反転入出力ノード
   （ｎＬＢ）がパスＭＯＳＦＥＴを介することなく直接上
   記差動増幅回路の非反転出力ノード（ｎＡＴ）及び反転
   出力ノード（ｎＡＢにそれぞれ結合されるラッチ回路
   （ＵＳＬ０）とを含むセンスアンプを具備することを特
   徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記差動増幅回路は、第１の電源電圧（ＶＤＤ）と上記
   非反転出力ノード及び反転出力ノードとの間にそれぞれ
   設けられ、差動増幅回路が非動作状態とされるとき上記
   非反転出力ノード及び反転出力ノードを第１の電源電圧
   電位（ＶＤＤ）にプリチャージし、動作状態とされると
   き上記第１及び第２のＭＯＳＦＥＴに対する負荷手段と
   して作用する第３のＭＯＳＦＥＴ（Ｐ３）及び第４のＭ
   ＯＳＦＥＴ（Ｐ４）を含むものであることを特徴とする
   半導体記憶装置。
3. 【請求項３】 請求項１又は請求項２において、 上記差動増幅回路は、上記非反転入力端子及び反転入力
   端子と上記第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴ
   のゲートとの間にそれぞれ設けられ、差動増幅回路の増
   幅動作終了後にオフ状態とされる第５のＭＯＳＦＥＴ
   （Ｐ１）及び第６のＭＯＳＦＥＴ（Ｐ２）と、 上記第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴのゲー
   トと第２の電源電圧（ＶＳＳ）との間にそれぞれ設けら
   れ、差動増幅回路の増幅動作終了後にオン状態とされる
   第７のＭＯＳＦＥＴ（Ｎ１）及び第８のＭＯＳＦＥＴ
   （Ｎ２）とを含むものであることを特徴とする半導体記
   憶装置。
4. 【請求項４】 請求項１又は請求項２において、 上記差動増幅回路は、上記第１のＭＯＳＦＥＴ及び第２
   のＭＯＳＦＥＴのソース側にそれぞれ設けられ、差動増
   幅回路の増幅動作終了後にオフ状態とされる第９のＭＯ
   ＳＦＥＴ（Ｎ７）及び第１０のＭＯＳＦＥＴ（Ｎ８）を
   含むものであることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１，請求項２，請求項３又は請求
   項４において、 上記半導体記憶装置は、多ビットの記憶データを同時に
   入力又は出力する多ビット構成のスタティック型ＲＡＭ
   であって、 上記差動増幅回路及びラッチ回路は、上記記憶データの
   各ビットに対応して設けられるものであることを特徴と
   する半導体記憶装置。