JP2000276400A - アドレス及びデータ転送回路 - Google Patents
アドレス及びデータ転送回路Info
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- JP2000276400A JP2000276400A JP11081288A JP8128899A JP2000276400A JP 2000276400 A JP2000276400 A JP 2000276400A JP 11081288 A JP11081288 A JP 11081288A JP 8128899 A JP8128899 A JP 8128899A JP 2000276400 A JP2000276400 A JP 2000276400A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/16—Multiple access memory array, e.g. addressing one storage element via at least two independent addressing line groups
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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Abstract
(57)【要約】
【課題】 アドレス及びデータ転送回路を用いて、占有
面積を大幅に減少させながらテラビット級のバンド周波
数を達成することができる階層構造型マルチポートメモ
リを実現する。 【解決手段】 起動回路５は、外部のＮポートのうちの
いずれかのポートからのアクセス要求に応じて、アクテ
ィブアドレズ選択回路６及びアクティブデータ選択回路
７を起動させるとともに、対応するシングルポートメモ
リを動作可能にする。
面積を大幅に減少させながらテラビット級のバンド周波
数を達成することができる階層構造型マルチポートメモ
リを実現する。 【解決手段】 起動回路５は、外部のＮポートのうちの
いずれかのポートからのアクセス要求に応じて、アクテ
ィブアドレズ選択回路６及びアクティブデータ選択回路
７を起動させるとともに、対応するシングルポートメモ
リを動作可能にする。
Description
【０００１】
【発明の属する技術分野】本発明は、シングルポートメ
モリセルで構成する階層構造型マルチポートメモリに必
要なアドレス及びデータ転送回路に関するものである。
モリセルで構成する階層構造型マルチポートメモリに必
要なアドレス及びデータ転送回路に関するものである。
【０００２】
【従来の技術】音声及び／又は映像処理、翻訳機のよう
な高度な処理機能を有する１チップシステムを実現する
ためには、広帯域を得ることが不可欠であり、そのため
にはバンド周波数を従来よりも１〜２桁高くするような
技術の進歩が必要である。この要件を満足させるために
は、到達し得るバンド周波数の限界が５０Ｇｂｉｔ／ｓ
前後であるシングルポートメモリの代わりにテラビット
級のバンド周波数に達成し得るマルチポートメモリを利
用することが不可欠である。このようなテラビット級の
バンド周波数を、例えば、実用的なクロック周波数であ
る５００ＭＨｚの下で６４ビットのワード長を有する３
２ポートのマルチポートメモリで達成することができ
る。
な高度な処理機能を有する１チップシステムを実現する
ためには、広帯域を得ることが不可欠であり、そのため
にはバンド周波数を従来よりも１〜２桁高くするような
技術の進歩が必要である。この要件を満足させるために
は、到達し得るバンド周波数の限界が５０Ｇｂｉｔ／ｓ
前後であるシングルポートメモリの代わりにテラビット
級のバンド周波数に達成し得るマルチポートメモリを利
用することが不可欠である。このようなテラビット級の
バンド周波数を、例えば、実用的なクロック周波数であ
る５００ＭＨｚの下で６４ビットのワード長を有する３
２ポートのマルチポートメモリで達成することができ
る。
【０００３】通常のマルチポートメモリを構成する場
合、回路面積を大きくする必要があるので、それを実用
的な大容量メモリとして利用するのが困難である。この
ような不都合を回避するために、例えば、１９９７年９
月１６〜１８日に英国のサウサンプトンで発行されたＰ
ｒｏｃ．２３rd Ｅｕｒｏｐｅａｎ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ．，の３４８〜３
５１ページの“Ｈｉｅｒａｃｈｉｃａｌ Ｎ−Ｐｏｒｔ
Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｂａｓｅ
ｄ ｏｎ １−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｃｅｌｌｓ”
に示したような新たな階層構造型マルチポートメモリが
提案されている。このようなマルチポートメモリはシン
グルポートメモリによって構成されているので、回路面
積を大きくする必要がない。
合、回路面積を大きくする必要があるので、それを実用
的な大容量メモリとして利用するのが困難である。この
ような不都合を回避するために、例えば、１９９７年９
月１６〜１８日に英国のサウサンプトンで発行されたＰ
ｒｏｃ．２３rd Ｅｕｒｏｐｅａｎ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ．，の３４８〜３
５１ページの“Ｈｉｅｒａｃｈｉｃａｌ Ｎ−Ｐｏｒｔ
Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｂａｓｅ
ｄ ｏｎ １−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｃｅｌｌｓ”
に示したような新たな階層構造型マルチポートメモリが
提案されている。このようなマルチポートメモリはシン
グルポートメモリによって構成されているので、回路面
積を大きくする必要がない。
【０００４】
【発明が解決しようとする課題】しかしながら、階層構
造型マルチポートメモリは、データの入出力機能及びシ
ングルポートメモリへの接続機能を有する必要があるの
で、通常のマルチポートメモリでは必要のないアドレス
及びデータ転送回路を有する必要がある。
造型マルチポートメモリは、データの入出力機能及びシ
ングルポートメモリへの接続機能を有する必要があるの
で、通常のマルチポートメモリでは必要のないアドレス
及びデータ転送回路を有する必要がある。
【０００５】本発明の目的は、占有面積を大幅に減少さ
せながらテラビット級のバンド周波数を達成することが
できる階層構造型マルチポートメモリ用アドレス及びデ
ータ転送回路を提供することである。
せながらテラビット級のバンド周波数を達成することが
できる階層構造型マルチポートメモリ用アドレス及びデ
ータ転送回路を提供することである。
【０００６】
【課題を解決するための手段】本発明による階層構造型
マルチポートメモリ用アドレス及びデータ転送回路は、
外部の複数のポートのうちのいずれかのポートからのア
クセス要求に応じて、対応するシングルポートメモリを
動作可能にする起動手段と、この起動手段の起動によっ
てアドレスを選択するアドレス選択手段と、前記起動手
段の起動によってデータを選択するデータ選択手段とを
具えることを特徴とするものである。
マルチポートメモリ用アドレス及びデータ転送回路は、
外部の複数のポートのうちのいずれかのポートからのア
クセス要求に応じて、対応するシングルポートメモリを
動作可能にする起動手段と、この起動手段の起動によっ
てアドレスを選択するアドレス選択手段と、前記起動手
段の起動によってデータを選択するデータ選択手段とを
具えることを特徴とするものである。
【０００７】本発明によれば、起動手段は、外部の複数
のポートのうちのいずれかのポートからのアクセス要求
に応じて、対応するシングルポートメモリを動作可能に
する。この際、アドレス選択手段及びデータ選択手段は
それぞれ、起動手段の起動によってアドレス及びデータ
を選択する。
のポートのうちのいずれかのポートからのアクセス要求
に応じて、対応するシングルポートメモリを動作可能に
する。この際、アドレス選択手段及びデータ選択手段は
それぞれ、起動手段の起動によってアドレス及びデータ
を選択する。
【０００８】このようなアドレス及びデータ転送回路に
よって、占有面積を大幅に減少させながらテラビット級
のバンド周波数を達成することができる階層構造型マル
チポートメモリを実現することができる。
よって、占有面積を大幅に減少させながらテラビット級
のバンド周波数を達成することができる階層構造型マル
チポートメモリを実現することができる。
【０００９】好適には、前記起動手段が、前記複数のポ
ートの各々に対応する選択信号が外部から入力されると
ともに、前記アドレス選択手段にアドレス選択信号を出
力するアドレス選択起動手段と、前記複数のポートの各
々に対応する外部からの読出し／書込み信号及び対応す
る前記アドレス選択起動手段からのアドレス選択信号が
入力されるとともに、これら読出し／書込み信号及びア
ドレス選択信号に基づいた読出し信号及び書込み信号を
出力する読出し／書込み動作起動手段と、前記アドレス
選択信号が入力されるとともにその論理和を前記アドレ
ス選択手段及び前記シングルポートメモリに出力する第
１論理和演算手段と、前記読出し信号及び書込み信号が
入力されるとともにその論理和を前記シングルポートメ
モリに出力する第２論理和演算手段とを有する。
ートの各々に対応する選択信号が外部から入力されると
ともに、前記アドレス選択手段にアドレス選択信号を出
力するアドレス選択起動手段と、前記複数のポートの各
々に対応する外部からの読出し／書込み信号及び対応す
る前記アドレス選択起動手段からのアドレス選択信号が
入力されるとともに、これら読出し／書込み信号及びア
ドレス選択信号に基づいた読出し信号及び書込み信号を
出力する読出し／書込み動作起動手段と、前記アドレス
選択信号が入力されるとともにその論理和を前記アドレ
ス選択手段及び前記シングルポートメモリに出力する第
１論理和演算手段と、前記読出し信号及び書込み信号が
入力されるとともにその論理和を前記シングルポートメ
モリに出力する第２論理和演算手段とを有する。
【００１０】好適には、前記アドレス選択手段を、外部
からのアドレス信号をマルチプレクサ処理してその出力
を前記シングルポートメモリに入力するマルチプレクサ
によって構成する。
からのアドレス信号をマルチプレクサ処理してその出力
を前記シングルポートメモリに入力するマルチプレクサ
によって構成する。
【００１１】好適には前記データ選択手段を、外部から
のデータをマルチプレクサ処理してその出力を前記シン
グルポートメモリに出力するマルチプレクサと、前記シ
ングルポートメモリからのデータをデマルチプレクサ処
理してその出力を外部に出力するデマルチプレクサとに
よって構成する。
のデータをマルチプレクサ処理してその出力を前記シン
グルポートメモリに出力するマルチプレクサと、前記シ
ングルポートメモリからのデータをデマルチプレクサ処
理してその出力を外部に出力するデマルチプレクサとに
よって構成する。
【００１２】
【発明の実施の形態】本発明によるアドレス及びデータ
転送回路を、図面を参照して詳細に説明する。図１は、
本発明によるアドレス及びデータ転送回路を有する階層
構造型マルチポートメモリの線形図である。Ｎ（Ｎを２
以上の整数とする。）ポートを有するとともに第２階層
のみを示したこの階層構造型マルチポートメモリは、一
列に配置されたＭ個のシングルポートメモリ１−１〜１
−Ｍと、これらシングルポートメモリ１−１〜１−Ｍに
対応するアドレス及びデータ転送回路２−１〜２−Ｍ
と、第２階層のアドレスデコーダ（図示せず）のポート
と対応するシングルポートメモリとの接続を行う接続回
路３と、各瞬時で１ポートのみが１個のシングルポート
メモリにアクセスできるようにする衝突処理回路４とを
具える。本例では、ワード長を１ビットにする。
転送回路を、図面を参照して詳細に説明する。図１は、
本発明によるアドレス及びデータ転送回路を有する階層
構造型マルチポートメモリの線形図である。Ｎ（Ｎを２
以上の整数とする。）ポートを有するとともに第２階層
のみを示したこの階層構造型マルチポートメモリは、一
列に配置されたＭ個のシングルポートメモリ１−１〜１
−Ｍと、これらシングルポートメモリ１−１〜１−Ｍに
対応するアドレス及びデータ転送回路２−１〜２−Ｍ
と、第２階層のアドレスデコーダ（図示せず）のポート
と対応するシングルポートメモリとの接続を行う接続回
路３と、各瞬時で１ポートのみが１個のシングルポート
メモリにアクセスできるようにする衝突処理回路４とを
具える。本例では、ワード長を１ビットにする。
【００１３】シングルポートメモリ１−１〜１−Ｍをそ
れぞれ、データ入力部、データ出力部、アドレスデコー
ダ（いずれも図示せず）等を有する従来既知の任意の構
成のものとする。
れぞれ、データ入力部、データ出力部、アドレスデコー
ダ（いずれも図示せず）等を有する従来既知の任意の構
成のものとする。
【００１４】アドレス及びデータ転送回路２−１〜２−
Ｍの各々は、各々がｋ（ｋを１以上の整数とする。）ビ
ットを有する対応するシングルポートメモリ用のＮ個の
外部選択信号Ｓ1 〜ＳM を接続回路３から入力されると
ともに、各々がｍ1 （ｍ1 を１以上の整数とする。）ビ
ットを有するクロックレベルのＮ個の第１階層のアドレ
ス信号Ａｎ，ｌｅｖｅｌ１及びＮ個の外部読出し／書込
み信号Ｒ／Ｗn （１≦ｎ≦Ｎ）が外部から入力される。
また、アドレス及びデータ転送回路２−１〜２−Ｍの各
々に、Ｎ個のデータ信号Ｄｎを接続回路３を通じて入出
力する。
Ｍの各々は、各々がｋ（ｋを１以上の整数とする。）ビ
ットを有する対応するシングルポートメモリ用のＮ個の
外部選択信号Ｓ1 〜ＳM を接続回路３から入力されると
ともに、各々がｍ1 （ｍ1 を１以上の整数とする。）ビ
ットを有するクロックレベルのＮ個の第１階層のアドレ
ス信号Ａｎ，ｌｅｖｅｌ１及びＮ個の外部読出し／書込
み信号Ｒ／Ｗn （１≦ｎ≦Ｎ）が外部から入力される。
また、アドレス及びデータ転送回路２−１〜２−Ｍの各
々に、Ｎ個のデータ信号Ｄｎを接続回路３を通じて入出
力する。
【００１５】接続回路３は、各々がｍ2 （ｍ2 を１以上
の整数とする。）ビットを有する外部からのＮ個の第２
階層のアドレス信号Ａｎ，ｌｅｖｅｌ２及びＮ個の外部
読出し／書込み信号Ｒ／Ｗn 並びに衝突処理回路４から
のＮ個の衝突規制信号が入力される。衝突処理回路４
は、第２階層のアドレスビットＡｎ，ｌｅｖｅｌ２が入
力されるとともにＮ個の衝突状況信号を外部に出力す
る。なお、衝突処理回路４は、アクセスサイクル内で１
個のシングルポートメモリに２ポート以上アクセスする
ことがないことを保証する。
の整数とする。）ビットを有する外部からのＮ個の第２
階層のアドレス信号Ａｎ，ｌｅｖｅｌ２及びＮ個の外部
読出し／書込み信号Ｒ／Ｗn 並びに衝突処理回路４から
のＮ個の衝突規制信号が入力される。衝突処理回路４
は、第２階層のアドレスビットＡｎ，ｌｅｖｅｌ２が入
力されるとともにＮ個の衝突状況信号を外部に出力す
る。なお、衝突処理回路４は、アクセスサイクル内で１
個のシングルポートメモリに２ポート以上アクセスする
ことがないことを保証する。
【００１６】図１に示したマルチポートメモリ及び接続
回路３の詳細な構成及び動作は、例えば上記文献に開示
されており、衝突処理回路４の詳細な構成及び動作は、
例えば、１９９８年１１月２２〜２４日にオランダ国の
ハーグで発行されたＰｒｏｃ．２４ｔｈ Ｅｕｒｏｐｅ
ａｎ Ｓｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔｓＣｏ
ｎｆ．，の１４０〜１４３ページの“Ａｎ Ａｒｅａ−
ＥｆｆｉｃｉｅｎｔＣｉｒｃｕｉｔ Ｃｏｎｃｅｐｔ
ｆｏｒ Ｄｙｎａｍｉｃａｌ Ｃｏｎｆｌｉｃｔ Ｍａ
ｎａｇｅｍｅｎｔ ｏｆ Ｎ−Ｐｏｒｔ Ｍｅｍｏｒｉ
ｅｓ ｗｉｔｈ Ｍｕｌｔｉ−ＧＢｉｔ／ｓ Ａｃｃｅ
ｓｓ Ｂａｎｄｗｉｄｔｈ”に開示されており、ここで
は詳細に説明しない。
回路３の詳細な構成及び動作は、例えば上記文献に開示
されており、衝突処理回路４の詳細な構成及び動作は、
例えば、１９９８年１１月２２〜２４日にオランダ国の
ハーグで発行されたＰｒｏｃ．２４ｔｈ Ｅｕｒｏｐｅ
ａｎ Ｓｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔｓＣｏ
ｎｆ．，の１４０〜１４３ページの“Ａｎ Ａｒｅａ−
ＥｆｆｉｃｉｅｎｔＣｉｒｃｕｉｔ Ｃｏｎｃｅｐｔ
ｆｏｒ Ｄｙｎａｍｉｃａｌ Ｃｏｎｆｌｉｃｔ Ｍａ
ｎａｇｅｍｅｎｔ ｏｆ Ｎ−Ｐｏｒｔ Ｍｅｍｏｒｉ
ｅｓ ｗｉｔｈ Ｍｕｌｔｉ−ＧＢｉｔ／ｓ Ａｃｃｅ
ｓｓ Ｂａｎｄｗｉｄｔｈ”に開示されており、ここで
は詳細に説明しない。
【００１７】図２は、本発明によるアドレス及びデータ
転送回路の実施の形態の構成図である。これは、階層構
造型マルチポートメモリの第１階層のうちのアドレス及
びデータ転送回路のみを示したものであり、図１のアド
レス及びデータ転送回路２−１〜２−Ｍのうちの任意の
１個に対応する。このアドレス及びデータ転送回路は、
対応するシングルポートメモリ（図示せず）を動作可能
にする起動回路５と、アクセスを要求するポート（ポー
トｉ）からのアドレスを選択するアクティブアドレス選
択回路６と、アクセスを要求するポートからのデータを
選択するアクティブデータ選択回路７とを有する。
転送回路の実施の形態の構成図である。これは、階層構
造型マルチポートメモリの第１階層のうちのアドレス及
びデータ転送回路のみを示したものであり、図１のアド
レス及びデータ転送回路２−１〜２−Ｍのうちの任意の
１個に対応する。このアドレス及びデータ転送回路は、
対応するシングルポートメモリ（図示せず）を動作可能
にする起動回路５と、アクセスを要求するポート（ポー
トｉ）からのアドレスを選択するアクティブアドレス選
択回路６と、アクセスを要求するポートからのデータを
選択するアクティブデータ選択回路７とを有する。
【００１８】起動回路５は、外部のＮポートのうちのい
ずれかのポートからのアクセス要求に応じて、アクティ
ブアドレス選択回路６及びアクティブデータ選択回路７
を起動させるとともに対応するシングルポートメモリ
（図示せず）を動作可能にする。具体的には、起動回路
５に、図１の外部選択信号Ｓ1 〜ＳM のうちのいずれか
に対応する各ポートからのｋビット信号の外部選択信号
Ｓkn及び各ポートからの１ビット信号の外部読出し／書
込み信号Ｒ／Ｗn が外部から入力されるとともに、起動
回路５は、Ｎ個のアドレス選択信号ＳＡｎをアクティブ
アドレス選択回路６に出力し、Ｎ個の読出し選択信号Ｓ
Ｒn 及びＮ個の書込み選択信号ＳＷn をアクティブデー
タ選択回路７に出力し、シングルポートメモリのアドレ
スデコーダ（図示せず）を駆動させるアドレスデコーダ
起動信号Ｓinternalをシングルポートメモリのアドレス
デコーダ及びアクティブアドレス選択回路６に出力し、
かつ、対応するシングルポートメモリで読出し又は書込
み動作を行うための読出し／書込み信号Ｒ／Ｗinternal
をシングルポートメモリの入力部（図示せず）に出力す
る。起動回路５の詳細な構成は後に説明する。
ずれかのポートからのアクセス要求に応じて、アクティ
ブアドレス選択回路６及びアクティブデータ選択回路７
を起動させるとともに対応するシングルポートメモリ
（図示せず）を動作可能にする。具体的には、起動回路
５に、図１の外部選択信号Ｓ1 〜ＳM のうちのいずれか
に対応する各ポートからのｋビット信号の外部選択信号
Ｓkn及び各ポートからの１ビット信号の外部読出し／書
込み信号Ｒ／Ｗn が外部から入力されるとともに、起動
回路５は、Ｎ個のアドレス選択信号ＳＡｎをアクティブ
アドレス選択回路６に出力し、Ｎ個の読出し選択信号Ｓ
Ｒn 及びＮ個の書込み選択信号ＳＷn をアクティブデー
タ選択回路７に出力し、シングルポートメモリのアドレ
スデコーダ（図示せず）を駆動させるアドレスデコーダ
起動信号Ｓinternalをシングルポートメモリのアドレス
デコーダ及びアクティブアドレス選択回路６に出力し、
かつ、対応するシングルポートメモリで読出し又は書込
み動作を行うための読出し／書込み信号Ｒ／Ｗinternal
をシングルポートメモリの入力部（図示せず）に出力す
る。起動回路５の詳細な構成は後に説明する。
【００１９】外部選択信号Ｓknのビット数ｋは、シング
ルポートメモリの配置に依存し、図１に示したようにシ
ングルポートメモリを一列に配置した場合にはｋ＝１で
十分である。なお、集積化に適したマトリックス配置に
した場合にはｋ＝２となり、３次元的な配置であればｋ
＝３となる。
ルポートメモリの配置に依存し、図１に示したようにシ
ングルポートメモリを一列に配置した場合にはｋ＝１で
十分である。なお、集積化に適したマトリックス配置に
した場合にはｋ＝２となり、３次元的な配置であればｋ
＝３となる。
【００２０】アクティブアドレス選択回路６は、アドレ
ス選択信号ＳＡｎ及びアドレスデコーダ起動信号Ｓ
internalの他に、各々がｍ1 ビットを有するＮ個の第１
階層のアドレス信号Ａｎ，ｌｅｖｅｌ１が入力され、ｍ
1 ビットのアドレス信号Ａintern alをシングルポートメ
モリのアドレスデコーダ（図示せず）に出力する。この
アクティブアドレス選択回路６は、ポートｉからのｍ1
ビットの第１階層のアドレス信号Ａｉ，ｌｅｖｅｌ１ア
ドレス信号を選択し、それをアドレス信号Ａintern alと
してシングルポートメモリのアドレスデコーダ（図示せ
ず）に出力するように作用するので、Ｎ入力１出力マル
チプレクサによって構成するのが好適である。アクティ
ブアドレス選択回路６の詳細な構成は後に説明する。
ス選択信号ＳＡｎ及びアドレスデコーダ起動信号Ｓ
internalの他に、各々がｍ1 ビットを有するＮ個の第１
階層のアドレス信号Ａｎ，ｌｅｖｅｌ１が入力され、ｍ
1 ビットのアドレス信号Ａintern alをシングルポートメ
モリのアドレスデコーダ（図示せず）に出力する。この
アクティブアドレス選択回路６は、ポートｉからのｍ1
ビットの第１階層のアドレス信号Ａｉ，ｌｅｖｅｌ１ア
ドレス信号を選択し、それをアドレス信号Ａintern alと
してシングルポートメモリのアドレスデコーダ（図示せ
ず）に出力するように作用するので、Ｎ入力１出力マル
チプレクサによって構成するのが好適である。アクティ
ブアドレス選択回路６の詳細な構成は後に説明する。
【００２１】アクティブデータ選択回路７は、シングル
ポートメモリの入力部（図示せず）との間でデータ信号
Ｄinternalを入力し及びその出力部からデータ信号Ｄ
intern alを出力するとともに、接続回路３（図１）を通
じて外部からＮ個のデータ信号Ｄn を入力し及び外部に
そのデータ信号Ｄn を出力する。このアクティブデータ
選択回路７は、アクセス要求しているポートのデータ線
とシングルポートメモリの内部データ線とを接続する機
能を有する。また、アクティブデータ選択回路７は、デ
ータ信号を外部からシングルポートメモリへ又はシング
ルポートメモリから外部に送信することができるように
する必要がある。したがって、アクティブデータ選択回
路７を双方向Ｎ入力１出力／１入力Ｎ出力マルチプレク
サ／デマルチプレクサによって構成するのが好適であ
る。アクティブデータ選択回路７の詳細な構成は後に説
明する。
ポートメモリの入力部（図示せず）との間でデータ信号
Ｄinternalを入力し及びその出力部からデータ信号Ｄ
intern alを出力するとともに、接続回路３（図１）を通
じて外部からＮ個のデータ信号Ｄn を入力し及び外部に
そのデータ信号Ｄn を出力する。このアクティブデータ
選択回路７は、アクセス要求しているポートのデータ線
とシングルポートメモリの内部データ線とを接続する機
能を有する。また、アクティブデータ選択回路７は、デ
ータ信号を外部からシングルポートメモリへ又はシング
ルポートメモリから外部に送信することができるように
する必要がある。したがって、アクティブデータ選択回
路７を双方向Ｎ入力１出力／１入力Ｎ出力マルチプレク
サ／デマルチプレクサによって構成するのが好適であ
る。アクティブデータ選択回路７の詳細な構成は後に説
明する。
【００２２】なお、本例では、外部のＮポートの各々の
データのビット幅を１とするが、ビット幅がｗ（ｗを２
以上の整数とする。）の一般的な場合には、データ信号
Ｄin ternal及びＤn のビット幅がそれぞれｗとなる。
データのビット幅を１とするが、ビット幅がｗ（ｗを２
以上の整数とする。）の一般的な場合には、データ信号
Ｄin ternal及びＤn のビット幅がそれぞれｗとなる。
【００２３】図３は、図２の起動回路の回路図である。
この起動回路は、外部のポート１〜ポートＮの各々に対
応するＮ個のアドレス選択起動回路８−１，８−
２，．．．，８−Ｎ及びＮ個の読出し／書込み動作起動
回路９−１，９−２，．．．，９−Ｎと、Ｎ入力ＯＲゲ
ート１０及び１１とを有する。
この起動回路は、外部のポート１〜ポートＮの各々に対
応するＮ個のアドレス選択起動回路８−１，８−
２，．．．，８−Ｎ及びＮ個の読出し／書込み動作起動
回路９−１，９−２，．．．，９−Ｎと、Ｎ入力ＯＲゲ
ート１０及び１１とを有する。
【００２４】これらアドレス選択起動回路８−１，８−
２，．．．，８−Ｎは、Ｎ個の外部選択信号Ｓ11，
Ｓ21，．．．，Ｓk1；Ｓ12，Ｓ22，．．．，
Ｓk2；．．．．；Ｓ 1N，Ｓ2N，．．．，ＳkNがそれぞれ
入力されるとともにアドレス選択信号ＳＡ1，Ｓ
Ａ2 ，．．．，ＳＡn をアクティブアドレス選択回路６
（図２）にそれぞれ出力する。なお、アドレス選択起動
回路８−１，８−２，．．．，８−Ｎの各々を、例え
ば、図４に示すようなＮ入力ＡＮＤゲート１２とする。
２，．．．，８−Ｎは、Ｎ個の外部選択信号Ｓ11，
Ｓ21，．．．，Ｓk1；Ｓ12，Ｓ22，．．．，
Ｓk2；．．．．；Ｓ 1N，Ｓ2N，．．．，ＳkNがそれぞれ
入力されるとともにアドレス選択信号ＳＡ1，Ｓ
Ａ2 ，．．．，ＳＡn をアクティブアドレス選択回路６
（図２）にそれぞれ出力する。なお、アドレス選択起動
回路８−１，８−２，．．．，８−Ｎの各々を、例え
ば、図４に示すようなＮ入力ＡＮＤゲート１２とする。
【００２５】これら読出し／書込み動作起動回路９−
１，９−２，．．．，９−Ｎは、アドレス選択信号ＳＡ
1 ，ＳＡ2 ，．．．，ＳＡn のうちの対応するもの及び
外部読出し／書込み信号Ｒ／Ｗ1 ，Ｒ／Ｗ2 ，．．．，
Ｒ／Ｗn のうちの対応するものが入力されるとともに対
応する読出し選択信号ＳＲ1 ，ＳＲ2 ，．．．，ＳＲN
又は対応する書込み選択信号ＳＷ1 ，ＳＷ2 ，．．．，
ＳＷN をアクティブデータ選択回路７（図２）に出力す
る。
１，９−２，．．．，９−Ｎは、アドレス選択信号ＳＡ
1 ，ＳＡ2 ，．．．，ＳＡn のうちの対応するもの及び
外部読出し／書込み信号Ｒ／Ｗ1 ，Ｒ／Ｗ2 ，．．．，
Ｒ／Ｗn のうちの対応するものが入力されるとともに対
応する読出し選択信号ＳＲ1 ，ＳＲ2 ，．．．，ＳＲN
又は対応する書込み選択信号ＳＷ1 ，ＳＷ2 ，．．．，
ＳＷN をアクティブデータ選択回路７（図２）に出力す
る。
【００２６】読出し／書込み動作起動回路９−１，９−
２，．．．，９−Ｎの各々を、図５に示すように２個の
２入力ＮＡＮＤゲート１３及び１４と、インバータ１５
とによって構成する。この場合、対応するポート（ポー
トｎ）が選択されなかった場合（ＳＡn ＝０）、読出し
選択信号ＳＲn 及び書込み選択信号ＳＷn は共に０にな
る。また、対応するポートが選択された場合（ＳＡn ＝
１）、読出し動作と書込み動作のうちのいずれを実行す
るか、すなわち、読出し選択信号ＳＲn 及び書込み選択
信号ＳＷn のうちのいずれを１にするかを決定する。
２，．．．，９−Ｎの各々を、図５に示すように２個の
２入力ＮＡＮＤゲート１３及び１４と、インバータ１５
とによって構成する。この場合、対応するポート（ポー
トｎ）が選択されなかった場合（ＳＡn ＝０）、読出し
選択信号ＳＲn 及び書込み選択信号ＳＷn は共に０にな
る。また、対応するポートが選択された場合（ＳＡn ＝
１）、読出し動作と書込み動作のうちのいずれを実行す
るか、すなわち、読出し選択信号ＳＲn 及び書込み選択
信号ＳＷn のうちのいずれを１にするかを決定する。
【００２７】Ｎ入力ＯＲゲート１０は、対応する入力部
にそれぞれ入力されるアドレス選択信号ＳＡ1 ，Ｓ
Ａ2 ，．．．，ＳＡn の論理和としてアドレスデコーダ
起動信号Ｓinternalを出力する。Ｎ入力ＯＲゲート１１
は、対応する入力部にそれぞれ入力される書込み選択信
号ＳＷ1 ，ＳＷ2 ，．．．，ＳＷN の論理和として読出
し／書込み信号Ｒ／Ｗinternalを出力する。
にそれぞれ入力されるアドレス選択信号ＳＡ1 ，Ｓ
Ａ2 ，．．．，ＳＡn の論理和としてアドレスデコーダ
起動信号Ｓinternalを出力する。Ｎ入力ＯＲゲート１１
は、対応する入力部にそれぞれ入力される書込み選択信
号ＳＷ1 ，ＳＷ2 ，．．．，ＳＷN の論理和として読出
し／書込み信号Ｒ／Ｗinternalを出力する。
【００２８】図６は、図２のアクティブアドレス選択回
路の回路図である。このアクティブアドレス回路を、外
部のポート１〜ポートＮの各々に対応するＮ個のトラン
スミッションゲート１６−１，１６−２，．．．，１６
−Ｎと、これらトランスミッションゲートのうちのいず
れかの出力が入力されるアドレスデコーダ１７と、Ｐ型
トランジスタのスイッチ１８とによって構成されたマル
チプレクサ回路とする。
路の回路図である。このアクティブアドレス回路を、外
部のポート１〜ポートＮの各々に対応するＮ個のトラン
スミッションゲート１６−１，１６−２，．．．，１６
−Ｎと、これらトランスミッションゲートのうちのいず
れかの出力が入力されるアドレスデコーダ１７と、Ｐ型
トランジスタのスイッチ１８とによって構成されたマル
チプレクサ回路とする。
【００２９】トランスミッションゲート１６−１，１６
−２，．．．，１６−Ｎはそれぞれ、アドレス選択信号
ＳＡ1 ，ＳＡ2 ，．．．，ＳＡN によって制御される。
このようにして、アクセスしたポートのアドレスビット
のみが内部のノードに変換され、アドレスデコーダ１７
に接続される。
−２，．．．，１６−Ｎはそれぞれ、アドレス選択信号
ＳＡ1 ，ＳＡ2 ，．．．，ＳＡN によって制御される。
このようにして、アクセスしたポートのアドレスビット
のみが内部のノードに変換され、アドレスデコーダ１７
に接続される。
【００３０】いずれのポートもシングルポートメモリ
（図示せず）にアクセスされない場合、アドレスデコー
ダ起動信号Ｓinternalは０になり、トランスミッション
ゲートの各々を通過した後、別のフローティングノード
を定義された電圧値にプリチャージする。スイッチ１８
を切り替える。図６の場合、プリチャージ電圧を電源電
圧Ｖddとする。当然、原理的にはプリチャージを他の電
圧によって行うことも可能である。図７にトランスミッ
ションゲートの回路図を示すが、図のｐ及びｎはトラン
ジスタの導電型を示す。
（図示せず）にアクセスされない場合、アドレスデコー
ダ起動信号Ｓinternalは０になり、トランスミッション
ゲートの各々を通過した後、別のフローティングノード
を定義された電圧値にプリチャージする。スイッチ１８
を切り替える。図６の場合、プリチャージ電圧を電源電
圧Ｖddとする。当然、原理的にはプリチャージを他の電
圧によって行うことも可能である。図７にトランスミッ
ションゲートの回路図を示すが、図のｐ及びｎはトラン
ジスタの導電型を示す。
【００３１】図８は、アクティブデータ選択回路の回路
図である。このアクティブデータ選択回路は、外部のポ
ート１〜ポートＮの各々に対応するＮ個の双方向通信バ
ッファ１９−１，１９−２，．．．，１９−Ｎを有す
る。これら双方向性バッファ１９−１，１９−
２，．．．，１９−Ｎの各々は、対応する外部のポート
とシングルポートメモリの入力部又は出力部とを接続す
るように作用する。
図である。このアクティブデータ選択回路は、外部のポ
ート１〜ポートＮの各々に対応するＮ個の双方向通信バ
ッファ１９−１，１９−２，．．．，１９−Ｎを有す
る。これら双方向性バッファ１９−１，１９−
２，．．．，１９−Ｎの各々は、対応する外部のポート
とシングルポートメモリの入力部又は出力部とを接続す
るように作用する。
【００３２】図９は、双方向通信バッファの回路図であ
る。この回路のトライステートバッファ２０は、読出し
動作を行う際に読出し選択信号ＳＲN によって起動さ
れ、トライステートバッファ２１は、書込み動作を行う
際に書込み選択信号ＳＷN によって起動される。図１０
にトライステートバッファの回路図を示す。図１０にお
いて、ｎ及びｐをトランジスタの導電型とし、ＩＮ，Ｏ
ＵＴ，Ｖdd，Ｖss及びＣｏｎｔｒｏｌはそれぞれ、入力
部、出力部、電源供給電圧、基準電圧及び読出し選択信
号ＳＲN 又は書込み選択信号ＳＷN とする。
る。この回路のトライステートバッファ２０は、読出し
動作を行う際に読出し選択信号ＳＲN によって起動さ
れ、トライステートバッファ２１は、書込み動作を行う
際に書込み選択信号ＳＷN によって起動される。図１０
にトライステートバッファの回路図を示す。図１０にお
いて、ｎ及びｐをトランジスタの導電型とし、ＩＮ，Ｏ
ＵＴ，Ｖdd，Ｖss及びＣｏｎｔｒｏｌはそれぞれ、入力
部、出力部、電源供給電圧、基準電圧及び読出し選択信
号ＳＲN 又は書込み選択信号ＳＷN とする。
【００３３】本実施の形態の動作を説明する。ポートｉ
が対応するシングルポートメモリにアクセスを要求する
と、外部選択信号Ｓkn及び読出し／書込み信号Ｒ／Ｗn
が起動回路５に供給されるとともに、第１階層のアクセ
ス信号Ａｉ，ｌｅｖｅｌ１がアクティブアドレス選択回
路６に供給され、かつ、データＤｎがアクティブデータ
選択回路７に供給される。
が対応するシングルポートメモリにアクセスを要求する
と、外部選択信号Ｓkn及び読出し／書込み信号Ｒ／Ｗn
が起動回路５に供給されるとともに、第１階層のアクセ
ス信号Ａｉ，ｌｅｖｅｌ１がアクティブアドレス選択回
路６に供給され、かつ、データＤｎがアクティブデータ
選択回路７に供給される。
【００３４】衝突処理回路４は、最大１ポートのアクセ
スをアクセスサイクルごとにシングルポートメモリに接
続する。これによって、外部選択信号Ｓknは１個のポー
トｉに対してシングルポートメモリを起動させることが
できる。
スをアクセスサイクルごとにシングルポートメモリに接
続する。これによって、外部選択信号Ｓknは１個のポー
トｉに対してシングルポートメモリを起動させることが
できる。
【００３５】ポートｉは、対応する全ての外部選択信号
Ｓknが１であると、対応するシングルポートメモリにア
クセスできるようになる。この場合、起動回路５は、１
のアドレス選択信号ＳＡi 及び１のアドレスデコーダ起
動信号Ｓinternalを生成する。
Ｓknが１であると、対応するシングルポートメモリにア
クセスできるようになる。この場合、起動回路５は、１
のアドレス選択信号ＳＡi 及び１のアドレスデコーダ起
動信号Ｓinternalを生成する。
【００３６】読出し／書込み信号Ｒ／Ｗi が０の場合、
起動信号５は書込み信号ＳＷi を生成し、読出し信号Ｓ
Ｒi は０のままである。書込み信号ＳＷi のうちの１個
が１になれば、読出し／書込み信号Ｒ／Ｗinternalが１
となり、シングルポートメモリは書込みモードに切り替
わる。それに対して、読出し／書込み信号Ｒ／Ｗinte
rnalが０の場合、シングルポートメモリは読出しモード
に保持される。なお、他の全てのポートの読出し信号、
書込み信号及びアドレス信号は０に保持される。その理
由は、これらのポートが選択されていないからである。
起動信号５は書込み信号ＳＷi を生成し、読出し信号Ｓ
Ｒi は０のままである。書込み信号ＳＷi のうちの１個
が１になれば、読出し／書込み信号Ｒ／Ｗinternalが１
となり、シングルポートメモリは書込みモードに切り替
わる。それに対して、読出し／書込み信号Ｒ／Ｗinte
rnalが０の場合、シングルポートメモリは読出しモード
に保持される。なお、他の全てのポートの読出し信号、
書込み信号及びアドレス信号は０に保持される。その理
由は、これらのポートが選択されていないからである。
【００３７】１のアドレス先端信号ＳＡi が起動回路に
よって生成されると、アクティブアドレス選択回路６
は、ポートｉのアドレスビットをシングルポートメモリ
のデコーダに接続するとともに、１のアドレスデコーダ
起動信号Ｓinternalによってデコーダを起動させる。こ
れによって、特定のシングルポートメモリへのアクセス
バスが起動され、読出し／書込み信号Ｒ／Ｗinternalに
応じて読出し動作と書込み動作のうちのいずれを実行す
るかを決定する。
よって生成されると、アクティブアドレス選択回路６
は、ポートｉのアドレスビットをシングルポートメモリ
のデコーダに接続するとともに、１のアドレスデコーダ
起動信号Ｓinternalによってデコーダを起動させる。こ
れによって、特定のシングルポートメモリへのアクセス
バスが起動され、読出し／書込み信号Ｒ／Ｗinternalに
応じて読出し動作と書込み動作のうちのいずれを実行す
るかを決定する。
【００３８】読出し動作を行う、すなわちＳＲi ＝１及
びＲＷi ＝０の場合、シングルポートメモリから読み出
されたデータＤinternalは、アクティブデータ選択回路
７でデマルチプレクサ処理され、このようにマルチプレ
クサ処理されたデータＤn がポートｉに出力される。
びＲＷi ＝０の場合、シングルポートメモリから読み出
されたデータＤinternalは、アクティブデータ選択回路
７でデマルチプレクサ処理され、このようにマルチプレ
クサ処理されたデータＤn がポートｉに出力される。
【００３９】書込み動作を行う、すなわちＳＲi ＝０及
びＲＷi ＝１の場合、ポートｉからのデータＤn をシン
グルポートメモリの入力部に伝達するトライステートバ
ッファ２１を起動させる。このようにして、ポートｉか
らのデータＤn がシングルポートメモリに正確に書き込
まれる。
びＲＷi ＝１の場合、ポートｉからのデータＤn をシン
グルポートメモリの入力部に伝達するトライステートバ
ッファ２１を起動させる。このようにして、ポートｉか
らのデータＤn がシングルポートメモリに正確に書き込
まれる。
【００４０】対応するシングルポートメモリが選択され
ない場合、全てのアドレス選択信号ＳＡi ，読出し選択
信号ＳＲi 及び書込み選択信号ＳＷi は０に保持され
る。その結果、アドレス及びデータ転送回路は、全ての
ポートのアドレス及びデータを対応するシングルポート
メモリから分離する。さらに、０のアドレスデコーダ起
動信号Ｓinternalによってシングルポートメモリのデコ
ーダの動作を停止させる。
ない場合、全てのアドレス選択信号ＳＡi ，読出し選択
信号ＳＲi 及び書込み選択信号ＳＷi は０に保持され
る。その結果、アドレス及びデータ転送回路は、全ての
ポートのアドレス及びデータを対応するシングルポート
メモリから分離する。さらに、０のアドレスデコーダ起
動信号Ｓinternalによってシングルポートメモリのデコ
ーダの動作を停止させる。
【００４１】このようなアドレス及びデータ転送回路
は、占有面積を大幅に減少させながらテラビット級のバ
ンド周波数を達成することができる階層構造型マルチポ
ートメモリを実現するために不可欠である。従来のマル
チポートメモリでは占有面積がポート数の２乗で大きく
なるので、ポート数の多いマルチポートメモリを構成す
る場合、階層構造型マルチポートメモリでは従来のマル
チポートメモリに比べて占有面積（シリコン面積）を大
幅に減少させることができる。例えば、本発明によるア
ドレス及びデータ転送回路を具える階層構造型マルチポ
ートメモリが３２ポートを有する場合、３２ポートを有
する従来のマルチポートメモリに比べて占有面積が数分
の１になることが見積もられる。具体的には、シングル
ポートメモリをＲＯＭやＤＲＡＭのように小型のメモリ
とした場合、必要な占有面積が５０分の１以下になるこ
とが見積もられ、シングルポートメモリをＳＲＡＭのよ
うな大型のメモリとした場合でも、２０分の１以下にな
ることが見積もられる。
は、占有面積を大幅に減少させながらテラビット級のバ
ンド周波数を達成することができる階層構造型マルチポ
ートメモリを実現するために不可欠である。従来のマル
チポートメモリでは占有面積がポート数の２乗で大きく
なるので、ポート数の多いマルチポートメモリを構成す
る場合、階層構造型マルチポートメモリでは従来のマル
チポートメモリに比べて占有面積（シリコン面積）を大
幅に減少させることができる。例えば、本発明によるア
ドレス及びデータ転送回路を具える階層構造型マルチポ
ートメモリが３２ポートを有する場合、３２ポートを有
する従来のマルチポートメモリに比べて占有面積が数分
の１になることが見積もられる。具体的には、シングル
ポートメモリをＲＯＭやＤＲＡＭのように小型のメモリ
とした場合、必要な占有面積が５０分の１以下になるこ
とが見積もられ、シングルポートメモリをＳＲＡＭのよ
うな大型のメモリとした場合でも、２０分の１以下にな
ることが見積もられる。
【００４２】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、起動回路、アクティブアドレス選択回路及びアクテ
ィブデータ選択回路を、上記実施の形態以外の他の構成
とすることができる。また、ｐ型のトランジスタｎ型に
するとともに、ｎ型のトランジスタをｐ型のトランジス
タにすることもできる。さらに、上記信号の値１を値０
にするとともに値０を値１にすることもできる。
のではなく、幾多の変更及び変形が可能である。例え
ば、起動回路、アクティブアドレス選択回路及びアクテ
ィブデータ選択回路を、上記実施の形態以外の他の構成
とすることができる。また、ｐ型のトランジスタｎ型に
するとともに、ｎ型のトランジスタをｐ型のトランジス
タにすることもできる。さらに、上記信号の値１を値０
にするとともに値０を値１にすることもできる。
【図１】 本発明によるアドレス及びデータ転送回路を
有するマルチポートメモリの線形図である。
有するマルチポートメモリの線形図である。
【図２】 本発明によるアドレス及びデータ転送回路の
実施の形態の構成図である。
実施の形態の構成図である。
【図３】 図２の起動回路の回路図である。
【図４】 図３のアドレス選択動作起動回路の回路図で
ある。
ある。
【図５】 図３の読出し／書込み動作起動回路の回路図
である。
である。
【図６】 図２のアクティブアドレス選択回路の回路図
である。
である。
【図７】 図６のトランスミッションゲートの回路図で
ある。
ある。
【図８】 図２のアクティブデータ選択回路の回路図で
ある。
ある。
【図９】 図８の双方向通信バッファの回路図である。
【図１０】 図８のトライステートバッファの回路図で
ある。
ある。
１−１〜１−Ｍ シングルポートメモリ ２−１〜２−Ｍ アドレス及びデータ転送回路 ３ 接続回路 ４ 衝突処理回路 ５ 起動回路 ６ アクティブアドレス選択回路 ７ アクティブデータ選択回路 ８−１，８−２，．．．，８−Ｎ アドレス選択起動回
路 ９−１，９−２，．．．，９−Ｎ 読出し／書込み動作
起動回路 １０，１１ Ｎ入力ＯＲゲート １２ Ｎ入力ＡＮＤゲート １３，１４ ２入力ＮＡＮＤゲート １５ インバータ １６−１，１６−２，．．．，１６−Ｎ トランスミッ
ションゲート １７ アドレスデコーダ １８ スイッチ １９−１，１９−２，．．．，１９−Ｎ 双方向性バッ
ファ ２０，２１ トライステートバッファ
路 ９−１，９−２，．．．，９−Ｎ 読出し／書込み動作
起動回路 １０，１１ Ｎ入力ＯＲゲート １２ Ｎ入力ＡＮＤゲート １３，１４ ２入力ＮＡＮＤゲート １５ インバータ １６−１，１６−２，．．．，１６−Ｎ トランスミッ
ションゲート １７ アドレスデコーダ １８ スイッチ １９−１，１９−２，．．．，１９−Ｎ 双方向性バッ
ファ ２０，２１ トライステートバッファ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年４月５日（２０００．４．５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 アドレス及びデータ転送回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、シングルポートメ
モリセルで構成する階層構造型マルチポートメモリに必
要なアドレス及びデータ転送回路に関するものである。
モリセルで構成する階層構造型マルチポートメモリに必
要なアドレス及びデータ転送回路に関するものである。
【０００２】
【従来の技術】音声及び／又は映像処理、翻訳機のよう
な高度な処理機能を有する１チップシステムを実現する
ためには、高データ処理ビットレートを得ることが不可
欠であり、そのためにはデータ処理バンド幅を従来より
も１〜２桁高くするような技術の進歩が必要である。こ
の要件を満足させるためには、到達し得るデータ処理バ
ンド幅の限界が５０Ｇｂｉｔ／ｓ前後であるシングルポ
ートメモリの代わりにテラビット級のアクセスバンド幅
に達成し得るマルチポートメモリを利用することが不可
欠である。このようなテラビット級のアクセスバンド幅
を、例えば、実用的なクロック周波数である５００ＭＨ
ｚの下で各々が６４ビットのワード長を有する３２ポー
トのマルチポートメモリで達成することができる。
な高度な処理機能を有する１チップシステムを実現する
ためには、高データ処理ビットレートを得ることが不可
欠であり、そのためにはデータ処理バンド幅を従来より
も１〜２桁高くするような技術の進歩が必要である。こ
の要件を満足させるためには、到達し得るデータ処理バ
ンド幅の限界が５０Ｇｂｉｔ／ｓ前後であるシングルポ
ートメモリの代わりにテラビット級のアクセスバンド幅
に達成し得るマルチポートメモリを利用することが不可
欠である。このようなテラビット級のアクセスバンド幅
を、例えば、実用的なクロック周波数である５００ＭＨ
ｚの下で各々が６４ビットのワード長を有する３２ポー
トのマルチポートメモリで達成することができる。
【０００３】通常のマルチポートメモリを構成する場
合、回路面積を大きくする必要があるので、それを実用
的な大容量メモリとして利用するのが困難である。この
ような不都合を回避するために、例えば、１９９７年９
月１６〜１８日に英国のサウサンプトンで発行されたＰ
ｒｏｃ．２３rd Ｅｕｒｏｐｅａｎ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ．，の３４８〜３
５１ページの“Ｈｉｅｒａｃｈｉｃａｌ Ｎ−Ｐｏｒｔ
Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｂａｓｅ
ｄ ｏｎ １−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｃｅｌｌｓ”
に示したような新たな階層構造型マルチポートメモリが
提案されている。このようなマルチポートメモリはシン
グルポートメモリによって構成されているので、回路面
積を大きくする必要がない。
合、回路面積を大きくする必要があるので、それを実用
的な大容量メモリとして利用するのが困難である。この
ような不都合を回避するために、例えば、１９９７年９
月１６〜１８日に英国のサウサンプトンで発行されたＰ
ｒｏｃ．２３rd Ｅｕｒｏｐｅａｎ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆ．，の３４８〜３
５１ページの“Ｈｉｅｒａｃｈｉｃａｌ Ｎ−Ｐｏｒｔ
Ｍｅｍｏｒｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ｂａｓｅ
ｄ ｏｎ １−Ｐｏｒｔ Ｍｅｍｏｒｙ Ｃｅｌｌｓ”
に示したような新たな階層構造型マルチポートメモリが
提案されている。このようなマルチポートメモリはシン
グルポートメモリによって構成されているので、回路面
積を大きくする必要がない。
【０００４】
【発明が解決しようとする課題】しかしながら、階層構
造型マルチポートメモリは、データの入出力機能及びシ
ングルポートメモリへの接続機能を有する必要があるの
で、通常のマルチポートメモリでは必要のないアドレス
及びデータ転送回路を有する必要がある。
造型マルチポートメモリは、データの入出力機能及びシ
ングルポートメモリへの接続機能を有する必要があるの
で、通常のマルチポートメモリでは必要のないアドレス
及びデータ転送回路を有する必要がある。
【０００５】本発明の目的は、占有面積を大幅に減少さ
せながらテラビット級のアクセスバンド幅（バンド周波
数）を達成することができる階層構造型マルチポートメ
モリ用アドレス及びデータ転送回路を提供することであ
る。
せながらテラビット級のアクセスバンド幅（バンド周波
数）を達成することができる階層構造型マルチポートメ
モリ用アドレス及びデータ転送回路を提供することであ
る。
【０００６】
【課題を解決するための手段】本発明による階層構造型
マルチポートメモリ用アドレス及びデータ転送回路は、
外部の複数のポートのうちのいずれかのポートからのア
クセス要求に応じて、対応するシングルポートメモリを
動作可能にする起動手段と、この起動手段の起動によっ
て前記ポートからのアドレスを選択するとともに、その
アドレスを前記シングルポートメモリに転送するアドレ
ス選択及び転送手段と、前記起動手段の起動によって前
記ポートからのデータを選択するとともに、そのアドレ
スを前記シングルポートメモリに転送するデータ選択及
び転送手段とを具えることを特徴とするものである。
マルチポートメモリ用アドレス及びデータ転送回路は、
外部の複数のポートのうちのいずれかのポートからのア
クセス要求に応じて、対応するシングルポートメモリを
動作可能にする起動手段と、この起動手段の起動によっ
て前記ポートからのアドレスを選択するとともに、その
アドレスを前記シングルポートメモリに転送するアドレ
ス選択及び転送手段と、前記起動手段の起動によって前
記ポートからのデータを選択するとともに、そのアドレ
スを前記シングルポートメモリに転送するデータ選択及
び転送手段とを具えることを特徴とするものである。
【０００７】本発明によれば、起動手段は、外部の複数
のポートのうちのいずれかのポートからのアクセス要求
に応じて、対応するシングルポートメモリを動作可能に
する。この際、アドレス選択及び転送手段は、起動手段
の起動によってアドレスを選択するとともに、そのアド
レスをシングルポートメモリに転送する。同時に、デー
タ選択及び転送手段は、起動手段の起動によってデータ
を選択するとともに、そのデータをシングルポートメモ
リに転送し又はシングルポートメモリから転送する。
のポートのうちのいずれかのポートからのアクセス要求
に応じて、対応するシングルポートメモリを動作可能に
する。この際、アドレス選択及び転送手段は、起動手段
の起動によってアドレスを選択するとともに、そのアド
レスをシングルポートメモリに転送する。同時に、デー
タ選択及び転送手段は、起動手段の起動によってデータ
を選択するとともに、そのデータをシングルポートメモ
リに転送し又はシングルポートメモリから転送する。
【０００８】このようなアドレス及びデータ転送回路に
よって、占有面積を大幅に減少させながらテラビット級
のアクセスバンド幅を達成することができる階層構造型
マルチポートメモリを実現することができる。
よって、占有面積を大幅に減少させながらテラビット級
のアクセスバンド幅を達成することができる階層構造型
マルチポートメモリを実現することができる。
【０００９】好適には、前記起動手段が、前記複数のポ
ートの各々に対応する選択信号が外部から入力されると
ともに、前記アドレス選択手段にアドレス選択信号を出
力するアドレス選択起動手段と、前記複数のポートの各
々に対応する外部からの読出し／書込み信号及び対応す
る前記アドレス選択起動手段からのアドレス選択信号が
入力されるとともに、これら読出し／書込み信号及びア
ドレス選択信号に基づいた読出し信号及び書込み信号を
出力する読出し／書込み動作起動手段と、前記アドレス
選択信号が入力されるとともにその論理和を前記アドレ
ス選択手段及び前記シングルポートメモリに出力する第
１論理和演算手段と、前記書込み信号が入力されるとと
もにその論理和を前記シングルポートメモリに出力する
第２論理和演算手段とを有する。
ートの各々に対応する選択信号が外部から入力されると
ともに、前記アドレス選択手段にアドレス選択信号を出
力するアドレス選択起動手段と、前記複数のポートの各
々に対応する外部からの読出し／書込み信号及び対応す
る前記アドレス選択起動手段からのアドレス選択信号が
入力されるとともに、これら読出し／書込み信号及びア
ドレス選択信号に基づいた読出し信号及び書込み信号を
出力する読出し／書込み動作起動手段と、前記アドレス
選択信号が入力されるとともにその論理和を前記アドレ
ス選択手段及び前記シングルポートメモリに出力する第
１論理和演算手段と、前記書込み信号が入力されるとと
もにその論理和を前記シングルポートメモリに出力する
第２論理和演算手段とを有する。
【００１０】好適には、前記アドレス選択手段を、外部
からのアドレス信号をマルチプレクサ処理してその出力
を前記シングルポートメモリに入力するマルチプレクサ
によって構成する。
からのアドレス信号をマルチプレクサ処理してその出力
を前記シングルポートメモリに入力するマルチプレクサ
によって構成する。
【００１１】好適には前記データ選択手段を、外部から
のデータをマルチプレクサ処理してその出力を前記シン
グルポートメモリに出力するマルチプレクサと、前記シ
ングルポートメモリからのデータをデマルチプレクサ処
理してその出力を外部に出力するデマルチプレクサとに
よって構成する。
のデータをマルチプレクサ処理してその出力を前記シン
グルポートメモリに出力するマルチプレクサと、前記シ
ングルポートメモリからのデータをデマルチプレクサ処
理してその出力を外部に出力するデマルチプレクサとに
よって構成する。
【００１２】
【発明の実施の形態】本発明によるアドレス及びデータ
転送回路を、図面を参照して詳細に説明する。図１は、
本発明によるアドレス及びデータ転送回路を有する階層
構造型マルチポートメモリの線形図である。Ｎ（Ｎを２
以上の整数とする。）ポートを有するとともに第２階層
のみを示したこの階層構造型マルチポートメモリは、一
列に配置されたＭ個のシングルポートメモリ１−１〜１
−Ｍと、これらシングルポートメモリ１−１〜１−Ｍに
対応するアドレス及びデータ転送回路２−１〜２−Ｍ
と、第２階層のアドレスデコーダ（図示せず）のポート
と対応するシングルポートメモリとの接続を行う接続回
路３と、各瞬時で１ポートのみが１個のシングルポート
メモリにアクセスできるようにする衝突処理回路４とを
具える。本例では、ワード長を１ビットにする。
転送回路を、図面を参照して詳細に説明する。図１は、
本発明によるアドレス及びデータ転送回路を有する階層
構造型マルチポートメモリの線形図である。Ｎ（Ｎを２
以上の整数とする。）ポートを有するとともに第２階層
のみを示したこの階層構造型マルチポートメモリは、一
列に配置されたＭ個のシングルポートメモリ１−１〜１
−Ｍと、これらシングルポートメモリ１−１〜１−Ｍに
対応するアドレス及びデータ転送回路２−１〜２−Ｍ
と、第２階層のアドレスデコーダ（図示せず）のポート
と対応するシングルポートメモリとの接続を行う接続回
路３と、各瞬時で１ポートのみが１個のシングルポート
メモリにアクセスできるようにする衝突処理回路４とを
具える。本例では、ワード長を１ビットにする。
【００１３】シングルポートメモリ１−１〜１−Ｍをそ
れぞれ、データ入力部、データ出力部、アドレスデコー
ダ（いずれも図示せず）等を有する従来既知の任意の構
成のものとする。
れぞれ、データ入力部、データ出力部、アドレスデコー
ダ（いずれも図示せず）等を有する従来既知の任意の構
成のものとする。
【００１４】アドレス及びデータ転送回路２−１〜２−
Ｍの各々は、各々がｋ（ｋを１以上の整数とする。）ビ
ットを有する対応するシングルポートメモリ用のＭ個の
外部選択信号Ｓ1 〜ＳM を接続回路３から入力されると
ともに、各々がｍ1 （ｍ1 を１以上の整数とする。）ビ
ットを有するクロックレベルのＮ個の第１階層のアドレ
ス信号Ａn,level1及びＮ個の外部読出し／書込み信号Ｒ
／Ｗn （１≦ｎ≦Ｎ）が外部から入力される。また、ア
ドレス及びデータ転送回路２−１〜２−Ｍの各々に、Ｎ
個のデータ信号Ｄn を接続回路３を通じて入出力する。
Ｍの各々は、各々がｋ（ｋを１以上の整数とする。）ビ
ットを有する対応するシングルポートメモリ用のＭ個の
外部選択信号Ｓ1 〜ＳM を接続回路３から入力されると
ともに、各々がｍ1 （ｍ1 を１以上の整数とする。）ビ
ットを有するクロックレベルのＮ個の第１階層のアドレ
ス信号Ａn,level1及びＮ個の外部読出し／書込み信号Ｒ
／Ｗn （１≦ｎ≦Ｎ）が外部から入力される。また、ア
ドレス及びデータ転送回路２−１〜２−Ｍの各々に、Ｎ
個のデータ信号Ｄn を接続回路３を通じて入出力する。
【００１５】接続回路３は、各々がｍ2 （ｍ2 を１以上
の整数とする。）ビットを有する外部からのＮ個の第２
階層のアドレス信号Ａn,level2及びＮ個の外部読出し／
書込み信号Ｒ／Ｗn 並びに衝突処理回路４からのＮ個の
衝突規制信号が入力される。衝突処理回路４は、第２階
層のアドレスビットＡn,level2が入力されるとともにＮ
個の衝突状況信号を外部に出力する。なお、衝突処理回
路４は、アクセスサイクル内で１個のシングルポートメ
モリに２ポート以上アクセスすることがないことを保証
する。
の整数とする。）ビットを有する外部からのＮ個の第２
階層のアドレス信号Ａn,level2及びＮ個の外部読出し／
書込み信号Ｒ／Ｗn 並びに衝突処理回路４からのＮ個の
衝突規制信号が入力される。衝突処理回路４は、第２階
層のアドレスビットＡn,level2が入力されるとともにＮ
個の衝突状況信号を外部に出力する。なお、衝突処理回
路４は、アクセスサイクル内で１個のシングルポートメ
モリに２ポート以上アクセスすることがないことを保証
する。
【００１６】図１に示したマルチポートメモリ及び接続
回路３の詳細な構成及び動作は、例えば上記文献に開示
されており、衝突処理回路４の詳細な構成及び動作は、
例えば、１９９８年１１月２２〜２４日にオランダ国の
ハーグで発行されたＰｒｏｃ．２４ｔｈ Ｅｕｒｏｐｅ
ａｎ Ｓｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔｓＣｏ
ｎｆ．，の１４０〜１４３ページの“Ａｎ Ａｒｅａ−
ＥｆｆｉｃｉｅｎｔＣｉｒｃｕｉｔ Ｃｏｎｃｅｐｔ
ｆｏｒ Ｄｙｎａｍｉｃａｌ Ｃｏｎｆｌｉｃｔ Ｍａ
ｎａｇｅｍｅｎｔ ｏｆ Ｎ−Ｐｏｒｔ Ｍｅｍｏｒｉ
ｅｓ ｗｉｔｈ Ｍｕｌｔｉ−ＧＢｉｔ／ｓ Ａｃｃｅ
ｓｓ Ｂａｎｄｗｉｄｔｈ”に開示されており、ここで
は詳細に説明しない。
回路３の詳細な構成及び動作は、例えば上記文献に開示
されており、衝突処理回路４の詳細な構成及び動作は、
例えば、１９９８年１１月２２〜２４日にオランダ国の
ハーグで発行されたＰｒｏｃ．２４ｔｈ Ｅｕｒｏｐｅ
ａｎ Ｓｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔｓＣｏ
ｎｆ．，の１４０〜１４３ページの“Ａｎ Ａｒｅａ−
ＥｆｆｉｃｉｅｎｔＣｉｒｃｕｉｔ Ｃｏｎｃｅｐｔ
ｆｏｒ Ｄｙｎａｍｉｃａｌ Ｃｏｎｆｌｉｃｔ Ｍａ
ｎａｇｅｍｅｎｔ ｏｆ Ｎ−Ｐｏｒｔ Ｍｅｍｏｒｉ
ｅｓ ｗｉｔｈ Ｍｕｌｔｉ−ＧＢｉｔ／ｓ Ａｃｃｅ
ｓｓ Ｂａｎｄｗｉｄｔｈ”に開示されており、ここで
は詳細に説明しない。
【００１７】図２は、本発明によるアドレス及びデータ
転送回路の実施の形態の構成図である。これは、階層構
造型マルチポートメモリの第１階層のうちのアドレス及
びデータ転送回路のみを示したものであり、図１のアド
レス及びデータ転送回路２−１〜２−Ｍのうちの任意の
１個に対応する。このアドレス及びデータ転送回路は、
対応するシングルポートメモリ（図示せず）を動作可能
にする起動回路５と、アクセスを要求するポート（ポー
トｎ）からのアドレスを選択するアクティブアドレス選
択回路６と、アクセスを要求するポートからのデータを
選択するアクティブデータ選択回路７とを有する。
転送回路の実施の形態の構成図である。これは、階層構
造型マルチポートメモリの第１階層のうちのアドレス及
びデータ転送回路のみを示したものであり、図１のアド
レス及びデータ転送回路２−１〜２−Ｍのうちの任意の
１個に対応する。このアドレス及びデータ転送回路は、
対応するシングルポートメモリ（図示せず）を動作可能
にする起動回路５と、アクセスを要求するポート（ポー
トｎ）からのアドレスを選択するアクティブアドレス選
択回路６と、アクセスを要求するポートからのデータを
選択するアクティブデータ選択回路７とを有する。
【００１８】起動回路５は、外部のＮポートのうちのい
ずれかのポートからのアクセス要求に応じて、アクティ
ブアドレス選択回路６及びアクティブデータ選択回路７
を起動させるとともに対応するシングルポートメモリ
（図示せず）を動作可能にする。具体的には、起動回路
５に、図１の外部選択信号Ｓ1 〜ＳM のうちのいずれか
に対応する各ポートからのｋビット信号の外部選択信号
Ｓkn及び各ポートからの１ビット信号の外部読出し／書
込み信号Ｒ／Ｗn が外部から入力されるとともに、起動
回路５は、Ｎ個のアドレス選択信号ＳＡn をアクティブ
アドレス選択回路６に出力し、Ｎ個の読出し選択信号Ｓ
Ｒn 及びＮ個の書込み選択信号ＳＷn をアクティブデー
タ選択回路７に出力し、シングルポートメモリの例えば
アドレスデコーダ（図示せず）を駆動させるシングルポ
ートメモリ起動信号Ｓinternalをシングルポートメモリ
及びアクティブアドレス選択回路６に出力し、かつ、対
応するシングルポートメモリで読出し又は書込み動作を
行うための読出し／書込み信号Ｒ／Ｗinternalをシング
ルポートメモリの入力部（図示せず）に出力する。起動
回路５の詳細な構成は後に説明する。
ずれかのポートからのアクセス要求に応じて、アクティ
ブアドレス選択回路６及びアクティブデータ選択回路７
を起動させるとともに対応するシングルポートメモリ
（図示せず）を動作可能にする。具体的には、起動回路
５に、図１の外部選択信号Ｓ1 〜ＳM のうちのいずれか
に対応する各ポートからのｋビット信号の外部選択信号
Ｓkn及び各ポートからの１ビット信号の外部読出し／書
込み信号Ｒ／Ｗn が外部から入力されるとともに、起動
回路５は、Ｎ個のアドレス選択信号ＳＡn をアクティブ
アドレス選択回路６に出力し、Ｎ個の読出し選択信号Ｓ
Ｒn 及びＮ個の書込み選択信号ＳＷn をアクティブデー
タ選択回路７に出力し、シングルポートメモリの例えば
アドレスデコーダ（図示せず）を駆動させるシングルポ
ートメモリ起動信号Ｓinternalをシングルポートメモリ
及びアクティブアドレス選択回路６に出力し、かつ、対
応するシングルポートメモリで読出し又は書込み動作を
行うための読出し／書込み信号Ｒ／Ｗinternalをシング
ルポートメモリの入力部（図示せず）に出力する。起動
回路５の詳細な構成は後に説明する。
【００１９】外部選択信号Ｓknのビット数ｋは、シング
ルポートメモリの配置に依存し、図１に示したようにシ
ングルポートメモリを一列に配置した場合にはｋ＝１で
十分である。なお、集積化に適したマトリックス配置に
した場合にはｋ＝２となり、３次元的な配置であればｋ
＝３となる。
ルポートメモリの配置に依存し、図１に示したようにシ
ングルポートメモリを一列に配置した場合にはｋ＝１で
十分である。なお、集積化に適したマトリックス配置に
した場合にはｋ＝２となり、３次元的な配置であればｋ
＝３となる。
【００２０】アクティブアドレス選択回路６は、アドレ
ス選択信号ＳＡｎ及びアドレスデコーダ起動信号Ｓ
internalの他に、各々がｍ1 ビットを有するＮ個の第１
階層のアドレス信号Ａn,level1が入力され、ｍ1 ビット
のアドレス信号Ａinternalをシングルポートメモリのア
ドレスデコーダ（図示せず）に出力する。このアクティ
ブアドレス選択回路６は、ポートｉからのｍ1 ビットの
第１階層のアドレス信号Ａ n,level1を選択し、それをア
ドレス信号Ａinternalとしてシングルポートメモリのア
ドレスデコーダ（図示せず）に出力するように作用する
ので、Ｎ入力１出力マルチプレクサによって構成するの
が好適である。アクティブアドレス選択回路６の詳細な
構成は後に説明する。
ス選択信号ＳＡｎ及びアドレスデコーダ起動信号Ｓ
internalの他に、各々がｍ1 ビットを有するＮ個の第１
階層のアドレス信号Ａn,level1が入力され、ｍ1 ビット
のアドレス信号Ａinternalをシングルポートメモリのア
ドレスデコーダ（図示せず）に出力する。このアクティ
ブアドレス選択回路６は、ポートｉからのｍ1 ビットの
第１階層のアドレス信号Ａ n,level1を選択し、それをア
ドレス信号Ａinternalとしてシングルポートメモリのア
ドレスデコーダ（図示せず）に出力するように作用する
ので、Ｎ入力１出力マルチプレクサによって構成するの
が好適である。アクティブアドレス選択回路６の詳細な
構成は後に説明する。
【００２１】アクティブデータ選択回路７は、シングル
ポートメモリの入力部（図示せず）との間でデータ信号
Ｄinternalを入力し及びその出力部からデータ信号Ｄ
intern alを出力し、Ｎ個の読出し選択信号ＳＲn 及びＮ
個の書込み選択信号ＳＷn が入力され、接続回路３（図
１）を通じて外部からＮ個のデータ信号Ｄn を入力し及
び外部にそのデータ信号Ｄn を出力する。このアクティ
ブデータ選択回路７は、アクセス要求しているポートの
データ線とシングルポートメモリの内部データ線とを接
続する機能を有する。また、アクティブデータ選択回路
７は、データ信号を外部からシングルポートメモリへ又
はシングルポートメモリから外部に送信することができ
るようにする必要がある。したがって、アクティブデー
タ選択回路７を双方向Ｎ入力１出力／１入力Ｎ出力マル
チプレクサ／デマルチプレクサによって構成するのが好
適である。アクティブデータ選択回路７の詳細な構成は
後に説明する。
ポートメモリの入力部（図示せず）との間でデータ信号
Ｄinternalを入力し及びその出力部からデータ信号Ｄ
intern alを出力し、Ｎ個の読出し選択信号ＳＲn 及びＮ
個の書込み選択信号ＳＷn が入力され、接続回路３（図
１）を通じて外部からＮ個のデータ信号Ｄn を入力し及
び外部にそのデータ信号Ｄn を出力する。このアクティ
ブデータ選択回路７は、アクセス要求しているポートの
データ線とシングルポートメモリの内部データ線とを接
続する機能を有する。また、アクティブデータ選択回路
７は、データ信号を外部からシングルポートメモリへ又
はシングルポートメモリから外部に送信することができ
るようにする必要がある。したがって、アクティブデー
タ選択回路７を双方向Ｎ入力１出力／１入力Ｎ出力マル
チプレクサ／デマルチプレクサによって構成するのが好
適である。アクティブデータ選択回路７の詳細な構成は
後に説明する。
【００２２】なお、本例では、外部のＮポートの各々の
データのビット幅を１とするが、ビット幅がｗ（ｗを２
以上の整数とする。）の一般的な場合には、データ信号
Ｄin ternal及びＤn のビット幅がそれぞれｗとなる。
データのビット幅を１とするが、ビット幅がｗ（ｗを２
以上の整数とする。）の一般的な場合には、データ信号
Ｄin ternal及びＤn のビット幅がそれぞれｗとなる。
【００２３】図３は、図２の起動回路の回路図である。
この起動回路は、外部のポート１〜ポートＮの各々に対
応するＮ個のアドレス選択起動回路８−１，８−
２，．．．，８−Ｎ及びＮ個の読出し／書込み動作起動
回路９−１，９−２，．．．，９−Ｎと、Ｎ入力ＯＲゲ
ート１０及び１１とを有する。
この起動回路は、外部のポート１〜ポートＮの各々に対
応するＮ個のアドレス選択起動回路８−１，８−
２，．．．，８−Ｎ及びＮ個の読出し／書込み動作起動
回路９−１，９−２，．．．，９−Ｎと、Ｎ入力ＯＲゲ
ート１０及び１１とを有する。
【００２４】これらアドレス選択起動回路８−１，８−
２，．．．，８−Ｎは、Ｎ個の外部選択信号Ｓ11，
Ｓ21，．．．，Ｓk1；Ｓ12，Ｓ22，．．．，
Ｓk2；．．．．；Ｓ 1N，Ｓ2N，．．．，ＳkNがそれぞれ
入力されるとともにアドレス選択信号ＳＡ1，ＳＡ
2 ，．．．，ＳＡN をアクティブアドレス選択回路６
（図２）にそれぞれ出力する。なお、アドレス選択起動
回路８−１，８−２，．．．，８−Ｎの各々を、例え
ば、図４に示すようなｋ入力ＡＮＤゲート１２とする。
２，．．．，８−Ｎは、Ｎ個の外部選択信号Ｓ11，
Ｓ21，．．．，Ｓk1；Ｓ12，Ｓ22，．．．，
Ｓk2；．．．．；Ｓ 1N，Ｓ2N，．．．，ＳkNがそれぞれ
入力されるとともにアドレス選択信号ＳＡ1，ＳＡ
2 ，．．．，ＳＡN をアクティブアドレス選択回路６
（図２）にそれぞれ出力する。なお、アドレス選択起動
回路８−１，８−２，．．．，８−Ｎの各々を、例え
ば、図４に示すようなｋ入力ＡＮＤゲート１２とする。
【００２５】これら読出し／書込み動作起動回路９−
１，９−２，．．．，９−Ｎは、アドレス選択信号ＳＡ
1 ，ＳＡ2 ，．．．，ＳＡN のうちの対応するもの及び
外部読出し／書込み信号Ｒ／Ｗ1 ，Ｒ／Ｗ2 ，．．．，
Ｒ／ＷN のうちの対応するものが入力されるとともに対
応する読出し選択信号ＳＲ1 ，ＳＲ2 ，．．．，ＳＲN
又は対応する書込み選択信号ＳＷ1 ，ＳＷ2 ，．．．，
ＳＷN をアクティブデータ選択回路７（図２）に出力す
る。
１，９−２，．．．，９−Ｎは、アドレス選択信号ＳＡ
1 ，ＳＡ2 ，．．．，ＳＡN のうちの対応するもの及び
外部読出し／書込み信号Ｒ／Ｗ1 ，Ｒ／Ｗ2 ，．．．，
Ｒ／ＷN のうちの対応するものが入力されるとともに対
応する読出し選択信号ＳＲ1 ，ＳＲ2 ，．．．，ＳＲN
又は対応する書込み選択信号ＳＷ1 ，ＳＷ2 ，．．．，
ＳＷN をアクティブデータ選択回路７（図２）に出力す
る。
【００２６】読出し／書込み動作起動回路９−１，９−
２，．．．，９−Ｎの各々を、図５に示すように２個の
２入力ＡＮＤゲート１３及び１４と、インバータ１５と
によって構成する。この場合、対応するポート（ポート
ｎ）が選択されなかった場合（ＳＡn ＝０）、読出し選
択信号ＳＲn 及び書込み選択信号ＳＷn は共に０にな
る。また、対応するポートが選択された場合（ＳＡn ＝
１）、読出し動作と書込み動作のうちのいずれを実行す
るか、すなわち、読出し選択信号ＳＲn 及び書込み選択
信号ＳＷn のうちのいずれを１にするかを決定する。
２，．．．，９−Ｎの各々を、図５に示すように２個の
２入力ＡＮＤゲート１３及び１４と、インバータ１５と
によって構成する。この場合、対応するポート（ポート
ｎ）が選択されなかった場合（ＳＡn ＝０）、読出し選
択信号ＳＲn 及び書込み選択信号ＳＷn は共に０にな
る。また、対応するポートが選択された場合（ＳＡn ＝
１）、読出し動作と書込み動作のうちのいずれを実行す
るか、すなわち、読出し選択信号ＳＲn 及び書込み選択
信号ＳＷn のうちのいずれを１にするかを決定する。
【００２７】Ｎ入力ＯＲゲート１０は、対応する入力部
にそれぞれ入力されるアドレス選択信号ＳＡ1 ，ＳＡ
2 ，．．．，ＳＡ N( n)の論理和としてシングルポートメ
モリ起動信号Ｓinternalを出力する。Ｎ入力ＯＲゲート
１１は、対応する入力部にそれぞれ入力される書込み選
択信号ＳＷ1 ，ＳＷ2 ，．．．，ＳＷN の論理和として
読出し／書込み信号Ｒ／Ｗinternalを出力する。
にそれぞれ入力されるアドレス選択信号ＳＡ1 ，ＳＡ
2 ，．．．，ＳＡ N( n)の論理和としてシングルポートメ
モリ起動信号Ｓinternalを出力する。Ｎ入力ＯＲゲート
１１は、対応する入力部にそれぞれ入力される書込み選
択信号ＳＷ1 ，ＳＷ2 ，．．．，ＳＷN の論理和として
読出し／書込み信号Ｒ／Ｗinternalを出力する。
【００２８】図６は、図２のアクティブアドレス選択回
路の回路図である。このアクティブアドレス回路を、外
部のポート１〜ポートＮの各々に対応するＮ個のトラン
スミッションゲート１６−１，１６−２，．．．，１６
−Ｎと、これらトランスミッションゲートのうちのいず
れかの出力が入力されるアドレスバッファ１７と、Ｎ個
のＰ型トランジスタのスイッチ１８とによって構成され
たマルチプレクサ回路とする。
路の回路図である。このアクティブアドレス回路を、外
部のポート１〜ポートＮの各々に対応するＮ個のトラン
スミッションゲート１６−１，１６−２，．．．，１６
−Ｎと、これらトランスミッションゲートのうちのいず
れかの出力が入力されるアドレスバッファ１７と、Ｎ個
のＰ型トランジスタのスイッチ１８とによって構成され
たマルチプレクサ回路とする。
【００２９】トランスミッションゲート１６−１，１６
−２，．．．，１６−Ｎはそれぞれ、アドレス選択信号
ＳＡ1 ，ＳＡ2 ，．．．，ＳＡN によって制御される。
このようにして、アクセスしたポートのアドレスビット
のみが内部のノードに変換され、アドレスデコーダ１７
に接続される。
−２，．．．，１６−Ｎはそれぞれ、アドレス選択信号
ＳＡ1 ，ＳＡ2 ，．．．，ＳＡN によって制御される。
このようにして、アクセスしたポートのアドレスビット
のみが内部のノードに変換され、アドレスデコーダ１７
に接続される。
【００３０】いずれのポートもシングルポートメモリ
（図示せず）にアクセスされない場合、シングルポート
メモリ起動信号Ｓinternalは０になり、トランスミッシ
ョンゲートの各々を通過した後、別のフローティングノ
ードは、スイッチ１８によって、定義された電圧値にプ
リチャージされる。図６の場合、プリチャージ電圧を電
源電圧Ｖddとする。当然、原理的にはプリチャージを他
の電圧によって行うことも可能である。図７にトランス
ミッションゲートの回路図を示すが、図のｐ及びｎはト
ランジスタの導電型を示す。
（図示せず）にアクセスされない場合、シングルポート
メモリ起動信号Ｓinternalは０になり、トランスミッシ
ョンゲートの各々を通過した後、別のフローティングノ
ードは、スイッチ１８によって、定義された電圧値にプ
リチャージされる。図６の場合、プリチャージ電圧を電
源電圧Ｖddとする。当然、原理的にはプリチャージを他
の電圧によって行うことも可能である。図７にトランス
ミッションゲートの回路図を示すが、図のｐ及びｎはト
ランジスタの導電型を示す。
【００３１】図８は、アクティブデータ選択回路の回路
図である。このアクティブデータ選択回路は、外部のポ
ート１〜ポートＮの各々に対応するＮ個の双方向通信バ
ッファ１９−１，１９−２，．．．，１９−Ｎを有す
る。これら双方向性バッファ１９−１，１９−
２，．．．，１９−Ｎの各々は、対応する外部のポート
とシングルポートメモリの入力部又は出力部とを接続す
るように作用する。
図である。このアクティブデータ選択回路は、外部のポ
ート１〜ポートＮの各々に対応するＮ個の双方向通信バ
ッファ１９−１，１９−２，．．．，１９−Ｎを有す
る。これら双方向性バッファ１９−１，１９−
２，．．．，１９−Ｎの各々は、対応する外部のポート
とシングルポートメモリの入力部又は出力部とを接続す
るように作用する。
【００３２】図９は、双方向通信バッファの回路図であ
る。この回路のトライステートバッファ２０は、読出し
動作を行う際に読出し選択信号ＳＲn によって起動さ
れ、トライステートバッファ２１は、書込み動作を行う
際に書込み選択信号ＳＷn によって起動される。図１０
にトライステートバッファの回路図を示す。図１０にお
いて、ｎ及びｐをトランジスタの導電型とし、ＩＮ，Ｏ
ＵＴ，Ｖdd，Ｖss及びＣｏｎｔｒｏｌはそれぞれ、入力
部、出力部、電源供給電圧、基準電圧及び読出し選択信
号ＳＲn 又は書込み選択信号ＳＷn とする。
る。この回路のトライステートバッファ２０は、読出し
動作を行う際に読出し選択信号ＳＲn によって起動さ
れ、トライステートバッファ２１は、書込み動作を行う
際に書込み選択信号ＳＷn によって起動される。図１０
にトライステートバッファの回路図を示す。図１０にお
いて、ｎ及びｐをトランジスタの導電型とし、ＩＮ，Ｏ
ＵＴ，Ｖdd，Ｖss及びＣｏｎｔｒｏｌはそれぞれ、入力
部、出力部、電源供給電圧、基準電圧及び読出し選択信
号ＳＲn 又は書込み選択信号ＳＷn とする。
【００３３】本実施の形態の動作を説明する。ポートｎ
が対応するシングルポートメモリにアクセスを要求する
と、外部選択信号Ｓkn及び読出し／書込み信号Ｒ／Ｗn
が起動回路５に供給されるとともに、第１階層のアクセ
ス信号Ａn,level1がアクティブアドレス選択回路６に供
給され、かつ、データＤn がアクティブデータ選択回路
７に供給される。
が対応するシングルポートメモリにアクセスを要求する
と、外部選択信号Ｓkn及び読出し／書込み信号Ｒ／Ｗn
が起動回路５に供給されるとともに、第１階層のアクセ
ス信号Ａn,level1がアクティブアドレス選択回路６に供
給され、かつ、データＤn がアクティブデータ選択回路
７に供給される。
【００３４】衝突処理回路４は、最大１ポートのアクセ
スをアクセスサイクルごとにシングルポートメモリに接
続する。これによって、外部選択信号Ｓknは１個のポー
トｎに対してシングルポートメモリを起動させることが
できる。
スをアクセスサイクルごとにシングルポートメモリに接
続する。これによって、外部選択信号Ｓknは１個のポー
トｎに対してシングルポートメモリを起動させることが
できる。
【００３５】ポートｉは、対応する全ての外部選択信号
Ｓknが１であると、対応するシングルポートメモリにア
クセスできるようになる。この場合、起動回路５は、１
のアドレス選択信号ＳＡ n( i)及び１のシングルポートメ
モリ起動信号Ｓinternalを生成する。
Ｓknが１であると、対応するシングルポートメモリにア
クセスできるようになる。この場合、起動回路５は、１
のアドレス選択信号ＳＡ n( i)及び１のシングルポートメ
モリ起動信号Ｓinternalを生成する。
【００３６】読出し／書込み信号Ｒ／Ｗn が０の場合、
起動回路５は書込み信号ＳＷn を生成し、読出し信号Ｓ
Ｒn は０のままである。書込み信号ＳＷn のうちの１個
が１になれば、読出し／書込み信号Ｒ／Ｗinternalが１
となり、シングルポートメモリは書込みモードに切り替
わる。それに対して、読出し／書込み信号Ｒ／Ｗinte
rnalが０の場合、シングルポートメモリは読出しモード
に保持される。なお、他の全てのポートの読出し信号、
書込み信号及びアドレス信号は０に保持される。その理
由は、これらのポートが選択されていないからである。
起動回路５は書込み信号ＳＷn を生成し、読出し信号Ｓ
Ｒn は０のままである。書込み信号ＳＷn のうちの１個
が１になれば、読出し／書込み信号Ｒ／Ｗinternalが１
となり、シングルポートメモリは書込みモードに切り替
わる。それに対して、読出し／書込み信号Ｒ／Ｗinte
rnalが０の場合、シングルポートメモリは読出しモード
に保持される。なお、他の全てのポートの読出し信号、
書込み信号及びアドレス信号は０に保持される。その理
由は、これらのポートが選択されていないからである。
【００３７】１のアドレス選択信号ＳＡn が起動回路５
によって生成されると、アクティブアドレス選択回路６
は、ポートｎのアドレスビットをシングルポートメモリ
のデコーダに接続するとともに、１のシングルポートメ
モリ起動信号Ｓinternalによってシングルポートメモリ
デコーダを起動させる。これによって、特定のシングル
ポートメモリへのアクセス経路が起動され、読出し／書
込み信号Ｒ／Ｗintern alに応じて読出し動作と書込み動
作のうちのいずれを実行するかを決定する。
によって生成されると、アクティブアドレス選択回路６
は、ポートｎのアドレスビットをシングルポートメモリ
のデコーダに接続するとともに、１のシングルポートメ
モリ起動信号Ｓinternalによってシングルポートメモリ
デコーダを起動させる。これによって、特定のシングル
ポートメモリへのアクセス経路が起動され、読出し／書
込み信号Ｒ／Ｗintern alに応じて読出し動作と書込み動
作のうちのいずれを実行するかを決定する。
【００３８】読出し動作を行う、すなわちＳＲn ＝１及
びＳＷn ＝０の場合、シングルポートメモリから読み出
されたデータＤinternalは、アクティブデータ選択回路
７でデマルチプレクサ処理され、このようにマルチプレ
クサ処理されたデータＤn がポートｎに出力される。
びＳＷn ＝０の場合、シングルポートメモリから読み出
されたデータＤinternalは、アクティブデータ選択回路
７でデマルチプレクサ処理され、このようにマルチプレ
クサ処理されたデータＤn がポートｎに出力される。
【００３９】書込み動作を行う、すなわちＳＲn ＝０及
びＳＷn ＝１の場合、ポートｎからのデータＤn をシン
グルポートメモリの入力部に伝達するトライステートバ
ッファ２１を起動させる。このようにして、ポートｎか
らのデータＤn がシングルポートメモリに正確に書き込
まれる。
びＳＷn ＝１の場合、ポートｎからのデータＤn をシン
グルポートメモリの入力部に伝達するトライステートバ
ッファ２１を起動させる。このようにして、ポートｎか
らのデータＤn がシングルポートメモリに正確に書き込
まれる。
【００４０】対応するシングルポートメモリが選択され
ない場合、全てのアドレス選択信号ＳＡn ，読出し選択
信号ＳＲn 及び書込み選択信号ＳＷn は０に保持され
る。その結果、アドレス及びデータ転送回路は、全ての
ポートのアドレス及びデータを対応するシングルポート
メモリから分離する。さらに、０のシングルポートメモ
リ起動信号Ｓinternalによってシングルポートメモリの
デコーダの動作を停止させる。
ない場合、全てのアドレス選択信号ＳＡn ，読出し選択
信号ＳＲn 及び書込み選択信号ＳＷn は０に保持され
る。その結果、アドレス及びデータ転送回路は、全ての
ポートのアドレス及びデータを対応するシングルポート
メモリから分離する。さらに、０のシングルポートメモ
リ起動信号Ｓinternalによってシングルポートメモリの
デコーダの動作を停止させる。
【００４１】このようなアドレス及びデータ転送回路
は、占有面積を大幅に減少させながらテラビット級のア
クセスバンド幅を達成することができる階層構造型マル
チポートメモリを実現するために不可欠である。従来の
マルチポートメモリでは占有面積がポート数の２乗で大
きくなるので、ポート数の多いマルチポートメモリを構
成する場合、階層構造型マルチポートメモリでは従来の
マルチポートメモリに比べて占有面積（シリコン面積）
を大幅に減少させることができる。例えば、本発明によ
るアドレス及びデータ転送回路を具える階層構造型マル
チポートメモリが３２ポートを有する場合、３２ポート
を有する従来のマルチポートメモリに比べて占有面積が
数分の１になることが見積もられる。具体的には、シン
グルポートメモリをＲＯＭやＤＲＡＭのように小型のメ
モリとした場合、必要な占有面積が５０分の１以下にな
ることが見積もられ、シングルポートメモリをＳＲＡＭ
のような大型のメモリとした場合でも、２０分の１以下
になることが見積もられる。
は、占有面積を大幅に減少させながらテラビット級のア
クセスバンド幅を達成することができる階層構造型マル
チポートメモリを実現するために不可欠である。従来の
マルチポートメモリでは占有面積がポート数の２乗で大
きくなるので、ポート数の多いマルチポートメモリを構
成する場合、階層構造型マルチポートメモリでは従来の
マルチポートメモリに比べて占有面積（シリコン面積）
を大幅に減少させることができる。例えば、本発明によ
るアドレス及びデータ転送回路を具える階層構造型マル
チポートメモリが３２ポートを有する場合、３２ポート
を有する従来のマルチポートメモリに比べて占有面積が
数分の１になることが見積もられる。具体的には、シン
グルポートメモリをＲＯＭやＤＲＡＭのように小型のメ
モリとした場合、必要な占有面積が５０分の１以下にな
ることが見積もられ、シングルポートメモリをＳＲＡＭ
のような大型のメモリとした場合でも、２０分の１以下
になることが見積もられる。
【００４２】本発明は、上記実施の形態に限定されるも
のではなく、幾多の変更及び変形が可能である。例え
ば、起動回路、アクティブアドレス選択回路及びアクテ
ィブデータ選択回路を、上記実施の形態以外の他の構成
とすることができる。また、ｐ型のトランジスタｎ型に
するとともに、ｎ型のトランジスタをｐ型のトランジス
タにすることもできる。さらに、上記信号の値１を値０
にするとともに値０を値１にすることもできる。
のではなく、幾多の変更及び変形が可能である。例え
ば、起動回路、アクティブアドレス選択回路及びアクテ
ィブデータ選択回路を、上記実施の形態以外の他の構成
とすることができる。また、ｐ型のトランジスタｎ型に
するとともに、ｎ型のトランジスタをｐ型のトランジス
タにすることもできる。さらに、上記信号の値１を値０
にするとともに値０を値１にすることもできる。
【図面の簡単な説明】
【図１】 本発明によるアドレス及びデータ転送回路を
有するマルチポートメモリの線形図である。
有するマルチポートメモリの線形図である。
【図２】 本発明によるアドレス及びデータ転送回路の
実施の形態の構成図である。
実施の形態の構成図である。
【図３】 図２の起動回路の回路図である。
【図４】 図３のアドレス選択動作起動回路の回路図で
ある。
ある。
【図５】 図３の読出し／書込み動作起動回路の回路図
である。
である。
【図６】 図２のアクティブアドレス選択回路の回路図
である。
である。
【図７】 図６のトランスミッションゲートの回路図で
ある。
ある。
【図８】 図２のアクティブデータ選択回路の回路図で
ある。
ある。
【図９】 図８の双方向通信バッファの回路図である。
【図１０】 図８のトライステートバッファの回路図で
ある。
ある。
【符号の説明】 １−１〜１−Ｍ シングルポートメモリ ２−１〜２−Ｍ アドレス及びデータ転送回路 ３ 接続回路 ４ 衝突処理回路 ５ 起動回路 ６ アクティブアドレス選択回路 ７ アクティブデータ選択回路 ８−１，８−２，．．．，８−Ｎ アドレス選択起動回
路 ９−１，９−２，．．．，９−Ｎ 読出し／書込み動作
起動回路 １０，１１ Ｎ入力ＯＲゲート １２ Ｎ入力ＡＮＤゲート １３，１４ ２入力ＮＡＮＤゲート １５ インバータ １６−１，１６−２，．．．，１６−Ｎ トランスミッ
ションゲート １７ アドレスデコーダ １８ スイッチ １９−１，１９−２，．．．，１９−Ｎ 双方向性バッ
ファ ２０，２１ トライステートバッファ
路 ９−１，９−２，．．．，９−Ｎ 読出し／書込み動作
起動回路 １０，１１ Ｎ入力ＯＲゲート １２ Ｎ入力ＡＮＤゲート １３，１４ ２入力ＮＡＮＤゲート １５ インバータ １６−１，１６−２，．．．，１６−Ｎ トランスミッ
ションゲート １７ アドレスデコーダ １８ スイッチ １９−１，１９−２，．．．，１９−Ｎ 双方向性バッ
ファ ２０，２１ トライステートバッファ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
Claims (4)
- 【請求項１】 外部の複数のポートのうちのいずれかの
ポートからのアクセス要求に応じて、対応するシングル
ポートメモリを動作可能にする起動手段と、 この起動手段の起動によってアドレスを選択するアドレ
ス選択手段と、 前記起動手段の起動によってデータを選択するデータ選
択手段とを具えることを特徴とする階層構造型マルチポ
ートメモリ用アドレス及びデータ転送回路。 - 【請求項２】 前記起動手段が、 前記複数のポートの各々に対応する選択信号が外部から
入力されるとともに、前記アドレス選択手段にアドレス
選択信号を出力するアドレス選択起動手段と、 前記複数のポートの各々に対応する外部からの読出し／
書込み信号及び対応する前記アドレス選択起動手段から
のアドレス選択信号が入力されるとともに、これら読出
し／書込み信号及びアドレス選択信号に基づいた読出し
信号及び書込み信号を出力する読出し／書込み動作起動
手段と、 前記アドレス選択信号が入力されるとともにその論理和
を前記アドレス選択手段及び前記シングルポートメモリ
に出力する第１論理和演算手段と、 前記読出し信号及び書込み信号が入力されるとともにそ
の論理和を前記シングルポートメモリに出力する第２論
理和演算手段とを有することを特徴とする請求項１記載
の階層構造型マルチポートメモリ用アドレス及びデータ
転送回路。 - 【請求項３】 前記アドレス選択手段を、外部からのア
ドレス信号をマルチプレクサ処理してその出力を前記シ
ングルポートメモリに入力するマルチプレクサによって
構成したことを特徴とする請求項１又は２記載の階層構
造型マルチポートメモリ用アドレス及びデータ転送回
路。 - 【請求項４】 前記データ選択手段を、外部からのデー
タをマルチプレクサ処理してその出力を前記シングルポ
ートメモリに出力するマルチプレクサと、前記シングル
ポートメモリからのデータをデマルチプレクサ処理して
その出力を外部に出力するデマルチプレクサとによって
構成したしたことを特徴とする請求項１から３のうちの
いずれか１項に記載の階層構造型マルチポートメモリ用
アドレス及びデータ転送回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11081288A JP2000276400A (ja) | 1999-03-25 | 1999-03-25 | アドレス及びデータ転送回路 |
| US09/533,336 US6516392B1 (en) | 1999-03-25 | 2000-03-23 | Address and data transfer circuit |
| TW089105448A TW441081B (en) | 1999-03-25 | 2000-03-24 | Address and data transfer circuit |
| EP00106456A EP1039475B1 (en) | 1999-03-25 | 2000-03-24 | Address and data transfer circuit |
| DE60003482T DE60003482T2 (de) | 1999-03-25 | 2000-03-24 | Adressen- und Datenübertragungsschaltung |
| KR1020000015127A KR100333521B1 (ko) | 1999-03-25 | 2000-03-24 | 주소 및 데이터 전송회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11081288A JP2000276400A (ja) | 1999-03-25 | 1999-03-25 | アドレス及びデータ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000276400A true JP2000276400A (ja) | 2000-10-06 |
Family
ID=13742203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11081288A Pending JP2000276400A (ja) | 1999-03-25 | 1999-03-25 | アドレス及びデータ転送回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6516392B1 (ja) |
| EP (1) | EP1039475B1 (ja) |
| JP (1) | JP2000276400A (ja) |
| KR (1) | KR100333521B1 (ja) |
| DE (1) | DE60003482T2 (ja) |
| TW (1) | TW441081B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845429B2 (en) | 2000-08-11 | 2005-01-18 | President Of Hiroshima University | Multi-port cache memory |
| JP2014533861A (ja) * | 2011-11-16 | 2014-12-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多重バンクへの同時に起こる読出し／書込みアクセスを提供するように構成されたメモリ |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712125B2 (ja) * | 1987-11-20 | 1998-02-10 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0485788A (ja) * | 1990-07-27 | 1992-03-18 | Toshiba Corp | 多ポートキャッシュメモリ |
| US5204841A (en) * | 1990-07-27 | 1993-04-20 | International Business Machines Corporation | Virtual multi-port RAM |
| US5542067A (en) | 1992-04-23 | 1996-07-30 | International Business Machines Corporation | Virtual multi-port RAM employing multiple accesses during single machine cycle |
| JPH0660007A (ja) * | 1992-08-05 | 1994-03-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH07271654A (ja) * | 1994-04-01 | 1995-10-20 | Tokyo Electron Ltd | コントローラ |
| JPH09147563A (ja) * | 1995-11-29 | 1997-06-06 | Hitachi Ltd | 複数ポートメモリ |
| US5717646A (en) * | 1996-12-05 | 1998-02-10 | Kyi; Ben-I | Random access multiport memory capable of simultaneously accessing memory cells from a plurality of interface ports |
| US6212607B1 (en) * | 1997-01-17 | 2001-04-03 | Integrated Device Technology, Inc. | Multi-ported memory architecture using single-ported RAM |
-
1999
- 1999-03-25 JP JP11081288A patent/JP2000276400A/ja active Pending
-
2000
- 2000-03-23 US US09/533,336 patent/US6516392B1/en not_active Expired - Fee Related
- 2000-03-24 DE DE60003482T patent/DE60003482T2/de not_active Expired - Lifetime
- 2000-03-24 TW TW089105448A patent/TW441081B/zh not_active IP Right Cessation
- 2000-03-24 EP EP00106456A patent/EP1039475B1/en not_active Expired - Lifetime
- 2000-03-24 KR KR1020000015127A patent/KR100333521B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6845429B2 (en) | 2000-08-11 | 2005-01-18 | President Of Hiroshima University | Multi-port cache memory |
| JP2014533861A (ja) * | 2011-11-16 | 2014-12-15 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 多重バンクへの同時に起こる読出し／書込みアクセスを提供するように構成されたメモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| DE60003482D1 (de) | 2003-07-31 |
| KR20010006866A (ko) | 2001-01-26 |
| KR100333521B1 (ko) | 2002-04-25 |
| EP1039475A2 (en) | 2000-09-27 |
| EP1039475B1 (en) | 2003-06-25 |
| US6516392B1 (en) | 2003-02-04 |
| DE60003482T2 (de) | 2004-04-29 |
| EP1039475A3 (en) | 2001-06-20 |
| TW441081B (en) | 2001-06-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030527 |