KR100333521B1 - 주소 및 데이터 전송회로 - Google Patents

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KR100333521B1
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한스유르겐마타우쉬
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야스오 하라다
일본국 (히로시마 대학장 소관)
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Abstract

주소 및 데이터 전송회로는 복수의 외부포트의 대응 포트에서 출력된 접근요청에 따라 단일포트 메모리를 기동하기 위한 기동회로를 포함한다. 액티브-주소선택회로는 대응 포트로부터 주소를 선택하고 기동회로의 활성작용에 응답하여 그 주소를 단일포트 메모리에 전달한다. 액티브-데이터선택회로는 대응 포트로부터의 데이터를 선택하고 기동회로의 활성작용에 응답하여 데이터를 단일포트 메모리로 혹은 단일포트 메모리로부터 전송한다.

Description

주소 및 데이터 전송회로 {ADDRESS AND DATA TRANSFER CIRCUIT}
본 발명은 복수의 단일포트 메모리(single-port memory)를 구비하는 계층적다중포트 메모리(hierarchical multi-port memory)에 필요로하는 주소 및 데이터 전송회로에 관한 것이다.
오디오 및/또는 비디오 처리 혹은 언어 번역과 같은 고도한 처리기능을 갖는 단일 칩 시스템을 실현하기 위해서는, 높은 데이터처리 비트율을 얻는 것이 필수불가결하다. 그러므로 장래에는 도달 가능한 데이터처리 대역폭이 현재 시점에서 가능한 것보다 수십 혹은 수백배까지 높아질 필요가 있다. 그와 같은 필요를 충족시키기 위해, 약 50 Gbit/s 정도의 실용적인 한계를 갖는 것으로 평가되는 단일포트 메모리 대신에, 테라비트급(1012bits) 엑세스 대역폭을 갖는 다중포트 메모리가 사용되어야 한다. 초당 테라비트급의 엑세스 대역은 예컨대, 실용적인 클럭 주파수인 500 MHz 이하에서 워드길이가 각 포트당 64 비트인 32포트를 갖는 다중포트 메모리에서 구현될 수 있다.
종래의 다중포트 메모리를 구성하는 경우에, 넓은 회로면적이 필요하고 따라서, 이러한 다중포트 메모리를 상용의 대용량 저장장치로 사용하는 것은 곤란하였다. 그와 같은 곤란성을 고려하여, 예컨대 1997년 9월 영국 사우스앰프톤(Southampton)에서 발행된 'Proc. 23rdEuropean Solid-State Circuits Conf.'의 348-351쪽의 H. J. Mattausch의 'Hierarchical N-Port Memory Architecture based on 1-Port Memory Cells'에 기술된 계층적 다중포트 메모리가 제안된 바 있다. 이와 같은 다중포트 메모리는 단일포트 메모리들로 구성되고, 따라서 좁은 회로영역만을 필요로 할뿐이다.
그러나, 상기 계층적 다중포트 메모리는 데이터 입/출력 기능과 상기 외부 포트들을 단일포트 메모리에 선택적으로 접속해주는 기능을 가져야 하므로, 주소 및 데이터 전송회로들이 필요한데, 이들은 종래의 다른 다중포트 메모리에는 필요치 않는 것이다.
본 발명은 매우 좁은 점유면적을 차지하며 초당 테라비트급의 엑세스 대역폭을 실현할 수 있는 계층적 다중포트 메모리에 필요한 주소 및 데이터 전송회로를 제공하는 것을 그 목적으로 한다.
도 1은 본 발명에 의한 주소 및 데이터 전송회로를 구비하는 다중포트 메모리의 개략적인 구성도이다.
도 2는 본 발명에 의한 주소 및 데이터 전송회로의 일 실시예의 개략적인 형태를 보여주는 구성도이다.
도 3은 도 2에 도시된 기동회로의 회로도이다.
도 4는 도 3에 도시된 액티브-주소선택회로 및 액티브-데이터선택회로(AASC & ADSCEC)의 회로도이다.
도 5는 도 3에 도시된 읽기/쓰기동작회로(R/W-OPC)의 회로도이다.
도 6은 도 2에 도시된 액티브-주소선택회로의 회로도이다.
도 7은 도6에 도시된 전송게이트의 회로도이다.
도 8은 도 2에 도시된 액티브-데이터선택회로의 회로도이다.
도 9는 도8에 도시된 쌍방향통신 버퍼의 회로도이다.
도 10은 삼상태 버퍼의 회로도이다.
** 도면의 주요부분에 대한 부호의 설명 **
1-1~1-M: 단일포트 메모리
2-1~2-M: 주소 및 데이터 전송회로
3: 접속회로
4: 충돌처리회로
5: 기동회로
6: 액티브-주소선택회로
7: 액티브-데이터선택회로
8-1~8-N: 주소선택 기동회로
9-1~9-N: 읽기/쓰기동작 기동회로
10, 11: N입력 오아(OR)게이트
12: N입력 앤드(AND)게이트
13, 14: 2입력 낸드(NAND)게이트
15: 인버터
16-1~16-N: 전송게이트
17: 주소디코더
18: 스위치
19-1~19-N: 쌍방향통신 버퍼
20, 21: 삼상태버퍼
본 발명에 따르면, 복수개의 외부포트들 중 대응 포트로부터의 엑세스 요청에 따라 단일포트 메모리를 기동하기 위한 기동회로수단;
상기 기동회로수단의 활성동작에 응답하여, 상기 대응 포트로부터 주소를 선택하고 상기 주소를 단일포트 메모리로 전송하기 위한 액티브-주소선택회로수단; 및
상기 기동회로수단의 활성동작에 응답하여, 상기 대응 포트로부터 데이터를 선택하고 상기 데이터를 상기 단일포트 메모리로 또는 상기 단일포트 메모리로부터 전송하기 위한 액티브-데이터선택회로수단을 구비하는 주소 및 데이터 전송회로가 제공된다.
본 발명에 따른 위에 언급된 구성에 의하면, 매우 좁은 점유면적을 차지하고 초당 테라비트급의 엑세스 대역폭을 갖는 계층적 다중포트 메모리가 구현될 수 있다.
바람직하게는, 상기 기동회로수단은, 각각 선택신호들을 상기 대응 포트로부터 입력받고, 주소선택신호를 상기 액티브-주소선택회로수단으로 출력하는 기동회로들; 각각 상기 대응 포트로부터의 읽기/쓰기신호와 상기 주소선택신호를 입력받고, 상기 읽기/쓰기신호와 또한 상기 주소선택신호에 의거한 읽기신호와 쓰기신호를 상기 액티브-데이터선택회로수단으로 출력하는 동작회로들; 복수개의 상기 주소선택신호들을 입력받고, 상기 주소선택신호들의 논리합을 상기 액티브-주소선택회로수단과 상기 단일포트 메모리로 출력하는 제1 오어게이트; 및 복수개의 상기 쓰기신호들을 입력받고, 상기 쓰기신호들의 논리합을 상기 단일포트 메모리로 출력하는 제2 오어게이트를 구비한다.
바람직하게는, 상기 액티브-주소선택회로수단은 상기 주소신호들을 멀티플렉싱하고 상기 멀티플렉스된 주소신호들을 상기 단일포트 메모리에 입력하는 멀티플렉서를 구비한다.
바람직하게는, 상기 액티브-데이터선택회로수단은 상기 데이터를 멀티플렉싱하고 상기 멀티플렉스된 데이터를 상기 단일포트 메모리로 출력하는 멀티플렉서; 및 상기 단일포트 메모리로부터의 상기 데이터를 디멀티플렉싱하고 상기 디멀티플렉스된 데이터를 상기 대응 포트로 출력하는 디멀티플렉서를 구비한다.
이하에서는 본 발명에 의한 주소 및 데이터 전송회로의 일 실시예가 첨부된 도면을 참조하여 상세히 기술된다.
도 1은 본 발명에 의한 주소 및 데이터 전송회로를 구비하는 다중포트 메모리의 개략적인 구성도이다. 도 1에서, 계층적 다중포트 메모리는 단지 2-레벨 계층(2-level hierarchy)으로 도시되며, N개의(N은 2보다 작지 않은 수) 포트를 갖는다. 상기 메모리는 한 줄로 정렬되는 단일포트 메모리(1-1, ..., 1-M-1, 1-M)(M은 2보다 작지 않은 수); 각각이 상기 단일포트 메모리(1-1, ..., 1-M-1, 1-M)중 하나에 대응되는 주소 및 데이터 전송회로들(2-1, ..., 2-M-1, 2-M); 각각의 단일포트 메모리를 2-레벨 계층에서 주소 디코더(비도시)의 대응 포트에 접속시켜주는 접속회로(3); 그리고 하나의 단일포트 메모리에 대하여 매순간 단 하나의 포트만의 엑세스를 허용하도록 해주는 충돌처리회로(4)를 갖는다. 이 경우, 상기 워드길이는 1 비트이다.
각각의 단일포트 메모리(1-1, ..., 1-M-1, 1-M)는 데이터 입력단자, 데이터 출력단자, 주소 디코더 등의 통상적인 구성을 가진다. 이들 구성요소들은 도시하지 않았다.
주소 및 데이터 전송회로(address and data transfer circuit: ADTC)(2-1, ..., 2-M-1 또는 2-M) 각각에는 대응되는 단일포트 메모리에 대한 외부 선택신호 S1, ..., SM-1또는 SM이 접속회로(3)로부터 입력된다. 외부 선택신호 S1, ..., SM-1또는 SM각각은 k비트를 갖는다. k는 1 보다 작지 않은 수이다. 주소 및 데이터 전송회로(2-1, ..., 2-M-1 또는 2-M) 각각에는 N개의 제1레벨 계층 주소신호 An,level1과 N(N≥n≥1)개의 외부 읽기/쓰기 신호 R/Wn이 입력된다. 제1레벨 계층 주소신호 An,level1각각은 m1(m1은 1보다 작지 않음) 비트를 가진다. 주소 및 데이터 전송회로(2-1, ..., 2-M-1 또는 2-M) 각각에는 상기 접속회로(3)를 통해 N개의 데이터신호 Dn이 입력되며, 상기 접속회로(3)를 통해 데이터신호 Dn을 출력한다.
접속회로(3)는 각각이 m2(m2는 1보다 작지 않은 수)비트를 갖는 N개의 제2레벨 계층 입력주소신호들 An,level2와 N개의 외부 읽기/쓰기 신호 R/Wn을 외부로부터 입력받는다. 접속회로(3)는 충돌처리회로(4)로부터 N개의 입력 충돌 규제신호를 입력받는다. 충돌처리회로(4)는 제2레벨 계층 입력주소신호들 An,level2를 입력받고, 외부로 N개의 충돌상태신호들을 출력한다. 충돌처리회로(4)는 하나의 엑세스 사이클에 단일포트 메모리로 최대 한 번의 포트 엑세스만을 보장한다.
도 1에 도시된 다중포트 메모리와 접속회로(3)의 구성과 동작이 위에서 언급한 문헌에 상세하게 개시되어 있다. 충돌처리회로(4)의 구성과 동작에 관한 자세한 설명은 예컨대, 1998년 9월 네덜란드 헤이그에서 발행된 Proc. 24th European Solid-State circuits Conf.,의 22-24쪽에 K. Yamada, H. Lee, T. Murakami, 그리고 H. J. Mattausch에 의한 'An Area-Efficient Circuit Concept for Dynamical Conflict Management of N-port Memories with Multi-GBits/s Access Bandwidth'에 개시되어 있다. 그러므로, 이들 회로의 구성과 동작은 이하에서는 자세하게 설명하지 않기로 한다.
도 2는 본 발명에 의한 주소 및 데이터 전송회로의 일 실시예의 개략적인 형태를 보여주는 구성도이다. 도면은 계층적 다중포트 메모리의 제1레벨 계층의 주소 및 데이터 전송회로를 도시할 뿐이다. 도 2에 도시된 주소 및 데이터 전송회로는 도 1에 도시된 주소 및 데이터 전송회로들(2-1, ..., 2-M-1, 2-M)의 어떤 하나와 대응된다. 상기 주소 및 데이터 전송회로는 기동회로(5)를 구비하는데, 이 기동회로(5)는 대응 단일포트 메모리(비도시), 주소를 요청한 상기 포트(port n)로부터 하나의 주소를 선택하는 액티브-주소선택회로(AASC)(6), 그리고 엑세스를 요청한 포트로부터 데이터를 선택하는 액티브-데이터선택회로(ADSC)(7)를 기동시켜준다.
기동회로(5)는 또한 N개의 외부 포트들중 어느 하나의 엑세스 요청에 따라서 액티브-주소선택회로(6)와 액티브-데이터선택회로(7)를 기동시키고, 대응하는 단일포트 메모리(비도시)를 동작 가능하게 만들어준다. 구체적으로, 기동회로(5)는 도 1에 도시된 외부 선택신호S1, ..., SM-1또는 SM들 중 어떤 하나의 신호에 대응하는 각 포트로부터 N개의 외부 선택신호 Skn를(각각은 k비트를 가짐) 입력받으며, 각 포트로부터 N개의 외부의 읽기/쓰기 신호 R/Wn(각각은 1비트를 가짐)를 입력받는다. 기동회로(5)는 N개의 주소선택신호 SAn을 액티브-주소선택회로(6)로 출력하고, N개의 읽기선택신호들 SRn과 N개의 쓰기선택신호들 SWn을 액티브-데이터선택회로(7)로 출력하며, 예컨대 단일포트 메모리내의 주소 디코더(비도시)와 액티브-주소선택회로(6)를 구동하는 단일포트 메모리 기동신호 Sintemal를 출력하고, 대응하는 단일포트 메모리에서 읽기/쓰기 동작을 수행하기 위한 읽기/쓰기신호 R/Wintemal을 단일포트메모리의 입력단자(비도시)로 출력한다. 기동회로(5)의 상세한 구성은 아래에서 설명하기로 한다.
외부 선택신호 Skn의 비트수 k는 단일포트 메모리의 배치에 의존한다. 단일포트 메모리들이 일렬로 배치되는 경우, k는 1과 같다. 단일포트 메모리들이 매트릭스 형태로 배치될 때는 k는 2와 같고, 단일포트 메모리들이 3차원 배치를 가지는 때에는 k는 3과 같다.
액티브-주소선택회로(6)는 N개의 제1 레벨 계층 입력주소신호들 An,level1(각 신호는 m1비트를 가짐)와 그밖에 주소선택신호 SAn과 단일포트 메모리 기동신호 Sintemal을 입력받는다. 액티브-주소 선택회로(6)는 주소신호 Aintemal(각 신호는 m1비트를 가짐)을 단일포트 메모리의 주소 디코더로 출력한다. 액티브-주소선택회로(6)는 포트 n으로부터 제공되는 제1-레벨 계층의 주소신호 An,level1(각 신호는 m1비트를 가짐)를 선택하고 그것을 단일포트 메모리의 주소디코더에 주소신호 Aintemal로서 출력한다. 그 결과, 액티브-주소선택회로(6)는 바람직하게는 N입력-1출력 멀티플렉서로 구성된다. 상기 액티브-주소선택회로(6)의 상세한 구성은 아래에서 설명하기로 한다.
액티브-데이터선택회로(7)는 데이터신호 Dintemal을 단일포트 메모리의 입력단자(비도시)에 입력하고, 데이터신호 Dintemal을 단일포트 메모리의 출력단자(비도시)로부터 입력받는다. 액티브-데이터선택회로(7)는 또한 접속회로(3)(도 1)를 통해외부로부터 N개의 데이터신호 Dn뿐만 아니라 N개의 읽기선택신호 SRn과 쓰기선택신호 SWn을 각각 입력받으며, 접속회로(3)를 통해 상기 데이터신호 Dn을 외부에 출력한다. 액티브-데이터선택회로(7)는 엑세스 요청을 갖는 포트의 데이터라인을 상기 단일포트 메모리의 내부 데이터라인에 접속해주는 기능을 갖는다. 액티브-데이터선택회로(7)는 외부로부터 단일포트 메모리로 혹은 단일포트 메모리로부터 외부로 데이터를 전송할 수 있는 기능을 가질 것이 요구된다. 그 결과, 액티브-데이터선택회로(7)는 바람직하게는 쌍방향의 N입력-1출력/1입력-N출력 멀티플렉서/디멀티플렉서로 구성된다. 액티브-데이터선택회로(7)의 상세한 구성은 아래에 기술된다.
실시예에 있어서, N개의 외부 포트 각각은 비트 폭이 1인 데이터를 가진다. 그렇지만, 비트 폭이 w(단 w는 2보다 작지 않음)이면, 데이터신호 Dintemal과 Dn의 비트 폭은 각각 w와 같다.
도 3은 도 2에 도시된 기동회로의 회로도이다. 기동회로는 N개의 액티브-주소선택회로 및 액티브-데이터선택회로 기동회로들(AASC & ADSCEC)(8-1, 8-2, ..., 8-N)과, N개의 읽기/쓰기동작회로들(R/W-OPC)(9-1, 9-2, ..., 9-N)과, N 입력 오어게이트(10, 11)를 구비한다.
액티브-주소선택회로 및 액티브-데이터선택회로 기동회로들(8-1, 8-2, ..., 8-N)은 각각 외부 선택신호들 S11, S21, ..., Sk1; S12, S22, ..., Sk2; ..; S1N, S2N, ..., SkN을 입력받는다. 액티브-주소선택회로 및 액티브-데이터선택회로기동회로들(8-1, 8-2, ..., 8-N)은 주소선택신호들 SA1, SA2, ..., SAN을 액티브-주소선택회로(6)(도 2)에 각각 출력한다. 액티브-주소선택회로 및 액티브-데이터선택회로 기동회로들(8-1, 8-2, ..., 8-N) 각각은 예컨대, k 입력 앤드게이트(12)(도 4)로 구성된다.
읽기/쓰기 동작회로들(9-1, 9-2, ..., 9-N)은 주소선택신호들 SA1, SA2, ..., SAN과 외부 읽기/쓰기신호들 R/W1, R/W2, ..., R/WN중 대응하는 하나의 신호를 입력받는다. 읽기/쓰기동작회로들(9-1, 9-2, ..., 9-N)은 읽기선택신호들 SR1, SR2, ..., SRN중 대응하는 하나의 신호나 또는 쓰기선택신호들 SW1, SW2, ..., SWN중 대응하는 하나의 신호를 출력한다.
각각의 읽기/쓰기동작회로(9-1, 9-2, ..., 또는 9-N)는 두 개의 2입력 앤드게이트(13, 14)와 인버터(15)(도 5)로 구성된다. 이 경우, 대응 포트 (port n)가 선택되지 않으면(SAn=0), 읽기선택신호 SRn과 쓰기선택신호 SWn이들 둘의 값은 0과 같다. 만약 대응 포트 (port n)가 선택된다면(SAn=1), 읽기동작이 수행되어야 할 것인지 혹은 쓰기동작이 수행되어야 할 것인지가 정해진다. 즉, 읽기선택신호 SRn또는 쓰기선택신호 SWn이 1과 같은지가 결정된다.
N 입력 오어게이트(10)는 단일포트 메모리 기동신호 Sintemal을 주소선택신호들 SA1, SA2, ..., SAN의 논리합으로서 출력하며, 각각의 주소선택신호는 N 입력 오어게이트(10)의 대응 입력단자로 입력된다. N 입력 오어게이트(11)는 읽기/쓰기신호 R/Wintemal을 쓰기선택신호들 SW1, SW2, ..., SWN의 논리합으로서 출력하며, 각각의 쓰기선택신호는 N 입력 오어게이트(11)의 대응 입력단자로 입력된다.
도 6은 도 2에 도시된 액티브-주소선택회로의 회로도이다. 액티브-주소선택회로는 N개의 전송게이트들(16-1, 16-2, ..., 16-N)과 N개의 p형 트랜지스터를 포함하는 스위치들(18)을 구비하는 멀티플렉싱회로에 의해 실현되는데, 각 전송게이트는 주소버퍼(17)의 각 외부 포트 (1, 2, ..., N)에 대응하며, 주소버퍼(17)를 통해서는 상기 전송게이트들의 출력들 중 어느 하나가 입력된다.
전송게이트들(16-1, 16-2, ..., 16-N)은 각각 주소선택신호들 SA1, SA2, ..., SAN에 의해 제어된다. 이와 같은 방식으로, 접근포트(accessing port)의 주소 비트만이 내부 노드에 전송되어 상기 주소디코더에 접속된다.
만약 단일포트 메모리에 접근하는 포트가 없으면, 단일포트 메모리 기동신호 Sintemal의 값은 0과 같게 되며, 전송게이트 각각을 통과한 후 다른 부동 노드들(floating nodes)은 스위치들(18)로 정의한 전압값으로 선충전(pre-charge)된다. 도 6에서, 선충전 전압이 공급전압 Vdd로 설정된다. 물론, 상기 선충전 전압을 다른 전압으로 설정하는 것도 가능하다. 도 7은 도6에 도시된 전송게이트의 회로도이다. 도 7에서, p와 n은 각각 트랜지스터들의 도전형을 나타낸다.
도 8은 도 2에 도시된 액티브-데이터선택회로의 회로도이다. 액티브-데이터선택회로는 양방향(쌍방향) 전송버퍼(1901, 19-2, ..., 19-N)를 가지며, 각각은 외부 포트(1, 2, ..., N) 각각에 대응한다. 양방향 전송버퍼(1901, 19-2, ..., 19-N) 각각은 대응 외부포트를 단일포트 메모리의 입력단자 혹은 출력단자에 접속시켜준다.
도 9는 도8에 도시된 쌍방향통신 버퍼의 회로도이다. 도 9에 도시된 삼상태 버퍼(20)는 상기 데이터를 읽을 때 읽기선택신호 SRn에 의해 활성화된다. 도 9에 도시된 삼상태 버퍼(21)는 상기 데이터를 쓸 때 쓰기선택신호 SWn에 의해 활성화된다. 도 10은 삼상태 버퍼의 회로도이다. 도 10에서, n과 p는 각각 트랜지스터의 도전형을 나타내며, '입력', '출력', 'Vdd', 'Vss', '제어'는 각각 입력단자, 출력단자, 공급전압, 기준전압 및 읽기 혹은 쓰기 선택신호 SRn또는 SWn을 나타낸다.
이하에서는 상기 실시예의 동작을 기술하기로 한다. 포트 n이 대응하는 단일포트 메모리에 엑세스를 요청할 때, 외부 선택신호 Skn과 읽기/쓰기 신호 R/Wn은 기동회로(5)에 공급되고, 제1레벨 계층 입력주소신호들 An,level1은 액티브-주소선택회로(6)에 공급되며, 상기 데이터 Dn은 액티브-데이터선택회로(7)에 공급된다.
충돌처리회로(4)는 매 엑세스 사이클마다 많아야 한 개 포트의 엑세스를 단일포트 메모리에 접속해준다. 그와 같은 방식으로, 상기 외부 선택신호들 Skn은 많아야 한 개의 포트 n에 대하여 상기 단일포트 메모리를 기동시켜준다.
만일 모든 대응하는 외부 선택신호들 Skn이 1의 값을 가지면, 상기 포트 n은 상기 대응하는 단일포트 메모리에 엑세스할 수 있다. 이 경우, 기동회로(5)는 주소선택신호 SAn과 단일포트 메모리 기동신호 Sintemal을 생성하며, 각각은 1의 값을 갖는다.
만일 읽기/쓰기신호 R/Wn이 0의 값을 가지면, 기동회로(5)는 쓰기신호 SWn을 생성하며, 상기 읽기신호 SRn의 값은 0으로 유지된다. 만일, 상기 쓰기신호 SWn의 값이 1이 되면, 상기 읽기/쓰기신호 R/Wintemal의 값은 1이 되고 상기 단일포트 메모리는 상기 쓰기 모드로 절환된다. 한편, 상기 읽기/쓰기신호 R/Wintemal의 값이 0이 되면, 상기 단일포트 메모리는 읽기모드로 유지된다. 어떤 다른 읽기신호들, 쓰기신호들 및 주소신호들은 0의 값을 가진다. 왜냐하면 어떤 다른 포트들도 선택되지 않았기 때문이다.
기동회로(5)가 1의 값을 갖는 주소선택신호 SAn을 생성할 때, 포트 n의 주소 비트들은 상기 단일포트 메모리의 디코더에 접속되고, 1의 값을 갖는 단일포트 메모리 기동신호 Sintemal은 상기 단일포트 메모리 디코더를 기동시킨다. 이에 의해, 특정 단일포트 메모리에 대한 엑세스 경로는 활성화되고, 읽기/쓰기신호 R/Wintemal에 따라서 읽기동작을 수행할 것인지 혹은 쓰기동작을 수행할 것인지가 결정된다.
만약 읽기동작이 수행되면, 즉 SRn=1 이고 SWn=0 이면, 상기 단일포트 메모리로부터 읽어낸 데이터 Dintemal은 액티브-데이터선택회로(7)에 의해 멀티플렉스되고, 그러한 방식으로 멀티플렉스된 상기 데이터 Dn은 상기 포트 n으로 출력된다.
만약 쓰기동작이 수행되면, 즉 SRn=0 이고 SWn=1 이면, 상기 삼상태버퍼(21)가 활성화되고, 삼상태 버퍼(21)는 상기 포트 n으로부터의 데이터 Dn을 상기 단일포트 메모리의 입력단자로 전송한다. 이와 같은 방식으로, 그러한 방식으로 포트 n으로부터의 상기 데이터 Dn은 상기 단일포트 메모리에 정확하게 기록된다.
만약 대응되는 단일포트 메모리가 선택되지 않으면, 주소선택신호 SAn, 읽기선택신호 SRn및 쓰기선택신호 SWn은 각각 0의 값을 유지한다. 그 결과, 상기 주소 및 데이터 전송회로는 상기 대응하는 단일포트 메모리로부터 모든 주소와 모든 데이터를 분리한다. 상기 단일포트 메모리 기동신호 Sintemal의 값이 0이 될 때, 상기 단일포트 메모리의 상기 디코더의 동작은 중단된다.
그러한 주소 및 데이터 전송회로는 점유면적을 대폭적으로 감소시키면서 초당 테라비트급의 엑세스 대역폭을 달성할 수 있는 계층적 다중포트 메모리에 있어서는 필수적이다. 종래의 다중포트 메모리는 포트 수의 제곱에 비례하는 점유면적을 가져서, 상기 계층적 다중포트 메모리는 만약 다중포트 메모리에 많은 수의 포트가 있다면 종래의 메모리의 그것에 비해 현저하게 좁은 점유면적(실리콘 면적)을 가진다. 예컨대, 본 발명에 따른 주소 및 데이터 전송회로를 갖춘 계층적 다중포트메모리가 32개의 포트를 가지면, 상기 계층적 다중포트 메모리는 32개의 포트를 갖는 종래의 다중포트 메모리가 차지하는 점유면적의 작은 부분만을 가질 것이다. 구체적으로, 상기 단일포트 메모리 셀이 ROM 셀이나 DRAM 셀과 같이 소형 셀인 경우에, 상기 계층적 다중포트 메모리를 위해서는 종래의 다중포트 메모리가 차지하는 점유면적의 1/50정도밖에 필요치 않으며, 상기 단일포트 메모리가 설사 SRAM 셀과 같이 대형 셀이라 하더라도, 상기 계층적 다중포트 메모리를 위해서는 종래의 다중포트 메모리가 차지하는 점유면적의 1/20을 넘지 않는 정도의 면적이 필요할 뿐이다.
이상에서는 바람직한 실시예를 참조하여 본 발명이 설명되었지만, 그것은 단지 예시적인 방법으로 표현된 것이고 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자라면 명확히 인지할 수 있을 것이다. 예컨대 상기 기동회로, 상기 액티브-주소선택회로 및 상기 액티브-데이터선택회로는 앞서 기술된 것과는 다른 구조를 취할 수도 있다. 상기 n형 트랜지스터와 상기 p형 트랜지스터 대신 각각 p형 트랜지스터와 n형 트랜지스터를 사용할 수도 있다. 상기 신호의 값 1과 0 대신 각각 0과 1을 사용할 수도 있다.

Claims (4)

  1. 복수개의 외부포트들 중 대응 포트로부터의 엑세스 요청에 따라 단일포트 메모리를 기동하기 위한 기동회로수단;
    상기 기동회로수단의 활성동작에 응답하여, 상기 대응 포트로부터 주소를 선택하고 상기 주소를 단일포트 메모리로 전송하기 위한 액티브-주소선택회로수단; 및
    상기 기동회로수단의 활성동작에 응답하여, 상기 대응 포트로부터 데이터를 선택하고 상기 데이터를 상기 단일포트 메모리로 또는 상기 단일포트 메모리로부터 전송하기 위한 액티브-데이터선택회로수단을 구비하는 것을 특징으로 하는 주소 및 데이터 전송회로.
  2. 제 1항에 있어서, 상기 기동회로수단은,
    각각, 선택신호들을 상기 대응 포트로부터 입력받고, 주소선택신호를 상기 액티브-주소선택회로수단으로 출력하는 기동회로들;
    각각, 상기 대응 포트로부터의 읽기/쓰기 신호와 상기 주소선택신호를 입력받고, 상기 읽기/쓰기 신호와 또한 상기 주소선택신호에 의거한 읽기신호와 쓰기신호를 상기 액티브-데이터선택회로수단으로 출력하는 동작회로들;
    복수개의 상기 주소선택신호들을 입력받고, 상기 주소선택신호들의 논리합을 상기 액티브-주소선택회로수단과 상기 단일포트 메모리로 출력하는 제1 오어게이트; 및
    복수개의 상기 쓰기신호들을 입력받고, 상기 쓰기신호들의 논리합을 상기 단일포트 메모리로 출력하는 제2 오어게이트를 구비하는 것을 특징으로 하는 주소 및 데이터 전송회로.
  3. 제 1항에 있어서, 상기 액티브-주소선택회로수단은 상기 주소신호들을 멀티플렉싱하고 상기 멀티플렉스된 주소신호들을 상기 단일포트 메모리에 입력하는 멀티플렉서를 구비하는 것을 특징으로 하는 주소 및 데이터 전송회로.
  4. 제 1항에 있어서, 상기 액티브-데이터선택회로수단은,
    상기 데이터를 멀티플렉싱하고 상기 멀티플렉스된 데이터를 상기 단일포트 메모리로 출력하는 멀티플렉서; 및
    상기 단일포트 메모리로부터의 상기 데이터를 디멀티플렉싱하고 상기 디멀티플렉스된 데이터를 상기 대응 포트로 출력하는 디멀티플렉서를 구비하는 것을 특징으로 하는 주소 및 데이터 전송회로.
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